KR20060022996A - 고전압 소자의 정전기 보호장치 - Google Patents

고전압 소자의 정전기 보호장치 Download PDF

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Abstract

본 발명은 스냅백 (Snapback) 홀딩 (Holding) 전압을 동작전압보다 높게 유지하고, 열적 항복전압이 턴온(Turn-On) 전압에 비해 크게 하여, 안정적으로 동작할 수 있는 고전압 소자의 정전기보호 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 제1 도전형의 기판상에 소정간격을 두고 구비되는 제1 게이트 패턴과 제2 게이트 패턴; 상기 제1 게이트 패턴의 하단일측의 소정영역과 접하도록, 기판내 소정의 제1 트랜치 영역에 구비된 제1 도전형의 웰; 상기 웰내에 형성된 제2 도전형의 소스영역; 상기 소스영역을 감싸는 형태로 상기 웰내에 구비되는 제1 도전형의 카운트 피켓 소스영역; 및 상기 제2 게이트 패턴의 하단면과 접하며, 상기 제1 게이트 패턴의 하단 타측면과 접하도록, 기판 내 소정의 제2 트랜지영역에 구비된 제2 도전형의 드리프트 영역을 구비하는 고전압 소자의 정전기 보호장치를 제공한다.
반도체, 정전기, 고전압소자, 웰, 드리프트.

Description

고전압 소자의 정전기 보호장치{CIRCUIT FOR PROTECTING ELECTROSTATIC DISCHARGE IN HIGH VOLTAGE DEVICE}
도1은 반도체 장치에서 정전기 보호장치의 특성을 나타내는 그래프.
도2는 종래기술에 의한 고전압 소자의 정전기 보호장치를 나타내는 단면도.
도3은 도2에 도시된 정전기 보호장치의 동작특징을 나타내는 그래프.
도4는 본 발명의 바람직한 실시예에 따른 고전압 소자의 정전기 보호장치를 나타내는 단면도.
도5는 도4에 도시된 고전압 소자의 정전기 보호장치의 동작특성을 나타내는 그래프.
도6은 본 발명의 바람직한 제2 실시예에 따른 고전압 소자의 정전기 보호장치를 나타내는 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
1,2 : 게이트 패턴 3 : 피형 HP웰 픽업 영역
4 : 앤형 소스영역 5 : 앤형 드리프트영역
6 : 앤형 액티브 영역 7 : 피형 소스영역
8 : 피형 드레인 9 : 앤형 드레인영역
10 : 피형 앤필드스탑영역 11 : 피형 HP웰
12 : 피형 기판 13 : 소자분리영역
14 : 피형 카운터 포켓 소스 (Counter Pocket Source) 영역
본 발명은 반도체 장치의 고전압 소자에 관한 것으로 특히 고전압 소자의 정전기 보호장치에 관한 것이다.
일반적으로, 정전기(ELECTROSTATIC DISCHARGE, ESD)는 반도체 칩의 신뢰성을 좌우하는 요소 중의 하나로서, 반도체 칩의 취급 시 또는 시스템에 장착하는 경우 발생되어 칩을 손상시킨다. 따라서, 반도체 소자의 데이터 입/출력 영역에는 정전기로 부터 반도체 소자를 보호하기 위하여, 정전기 방전 회로가 구비되어야 한다.
반도체 장치에 발생하는 정전기에 대하여 살펴보면, 대전된 인체나 기계에 반도체 집적회로(IC)가 접촉하면, 인체나 기계에 대전되어 있던 정전기가 집적회로의 외부 핀을 통해 입/출력 패드를 거쳐 반도체 내부로 방전되면서 큰 에너지를 가진 과도 정전기 전류파가 반도체 장치의 내부회로에 큰 손상을 가할 수 있다.
여기서 인체에 의해 대전된 정전기에 관한 모델을 HBM(human body model)이라 하고, 기계에 의해 대전된 정전기에 관한 모델을 MM(machine model)이라 한다.
한편, 반도체 장치의 내부에 대전되어 있던 정전기가 반도체 장치가 기계와 접촉함으로 인해 반도체 장치의 내부에서 기계로 큰 정전기 전류가 흐르게 되면서 반도체 장치의 내부 회로에 손상을 가하기도 한다. 여기에 관한 정전기 모델을 CDM(charge device model)이라 한다.
대부분의 반도체 장치는 정전기에 의해 발생하는 이러한 손상으로부터 내부의 주요회로를 보호하기 위해 입/출력 패드와 반도체 내부회로 사이에 정전기(ESD)보호장치를 구비하고 있다.
일반적인 고전압에서 동작하는 고전압트랜지스터(High voltage transistor)는 애벌런치 접합 브레이크다운 전압(Avalanch break down voltage)을 향상시키기 위하여 고도핑된 소스/드레인과 저도핑된 영역(드리프트 영역)을 형성하여 사용하고 있다.
도1은 반도체 장치에서 정전기 보호장치의 특성을 나타내는 그래프이다.
도1을 참조하여 반도체 장치의 정전기 보호장치의 특성을 살펴보면, 정전기 보호장치에 정상적인 동작전압(Operation Voltage, Vop)이 인가되었을 때는 동작하지 않아야 한다. 즉, 정전기 보호장치의 에밸랜치 항복전압(Avalanche Breakdown Voltage, Vav) 및 턴온 전압이 반도체 장치의 동작전압(Vop)보다 커야 한다.(Vop < Vav,Vtr)
또한 항복전압(Vav)보다 낮은 전압이 인가될 때에는 누설전류(Leakage Current)는 충분히 작아야 한다.
또한, 반도체 보호장치가 동작하는 동안에 반도체 보호장치 및 주변회로를 구성하는 트랜지스터의 게이트 절연막이 파괴되지 않아야 한다. 이를 위해서는 턴 온전압(Vtr)과 열적 항복전압(Thermal Breakdown Voltage, Vtb)이 게이트절연막의 파괴전압(Gate Oxide Breakdown Voltage, Vgox)보다 작아야 한다.(Vtr, Vtb < Vgox)
또한, 정전기 보호장치가 래치업(Latch-up)에 의해 비정상적으로 동작하지 않아야 한다. 이를 위해서는 정전기 보호장치는 충분히 세이프티마진(Safety Margin,ΔV )을 가지고, 스냅백 홀딩 전압(Snpback Holding Voltage, Vh)이 반도체 장치의 동작전압보다 커야한다.(Vop + ΔV < Vh) 또는 턴온전류(Itr)가 충분히 커야한다.(Itr > ~ 100mA)
또한, 정전기 보호장치가 그 자체에 정전기신호에 발생하여 스트레스를 가지는 정전기 전류에 대해 충분히 강해야 한다. 즉, 열적 항복전압이 발생하기 전에 충분히 많은 양의 정전기 전류를 소화할 수 있어야 한다.(Itb : Large)
또한, 정전기 보호장치는 멀티핑거(Multi-finger) 구조로 형성될 경우 각각의 핑거가 균일하게 동작해야 한다. 즉, 멀티 핑거 구조에 특정 핑거에서 턴온이 발생하여 열적 항복전압(Vtb)에 이르기 전에 다른 핑거에서도 턴온이 발생하여 정전기 전류를 방전시켜야 한다.
이를 위해서는 열적 항복전압(Vtb)이 턴온전압(Vtr)에 비해 크거나 또는 적어도 비슷해야 한다.(Vtr ≤ Vtb)
전술한 정전기 보호장치의 특성에 대한 만족하려면 도1에서 빗금친 영역에서 정전기 보호장치가 동작해야 하는 것이다.
도2는 종래기술에 의한 고전압 소자의 정전기 보호장치를 나타내는 단면도이 다. 도2는 고전압에서 동작하는 반도체 장치에서 적용되는 전형적인 정전기 보호장치를 나타낸 것으로, N-type Silicon Controlled Rectifier with PMOS Pass(이하 NSCR_PPS) 구조를 나타내는 것이다.
도2를 참조하여 고전압 소자의 정전기 보호장치의 제조방법을 살펴보면, 먼저 피형 기판(12)에 피형 HP웰(11)을 형성한다. HP웰은 고에너지로 이온을 주입하여 형성하는 웰을 말한다.
이어서 피형 HP웰(11) 영역 내부에 각각 피형 HP웰 픽업 영역(3)과, 앤형 소스영역(4), 앤형 액티브영역(6), 피형 소스영역(7), 피형 드레인영역(8), 앤형 드레인영역(9)등의 활성영역을 조성한다.
이어서 피형 HP웰(11) 내부에 앤형 드리프트 영역(5)을 조성하되, 앤형 드리프트 영역(5)이 앤형 액티브영역(6), 피형 소스영역(7), 피형 드레인영역(8), 앤형 드레인영역(9)등의 활성영역을 포함하게 된다.
이어서 앤형 소스영역(4)과 앤형 드리프트 영역사이에 제1 게이트 패턴(1)을 형성한다. 이 때 앤형 소스영역(4)는 제1 게이트 패턴(1)과 인접하게 배치하고, 앤형 드리프트영역(5)은 제1 게이트 패턴(1)과 인접하게 배치하거나 또는 오버랩되게 배치한다.
이어서 피형 소스영역(7)과, 피형 드레인영역(8)의 사이에는 제1 게이트 패턴(2)을 형성한다. 이 때 피형 소스영역(7)과 피형 드레인영역(8)은 각각 제2 게이트패턴과 인접하게 배치한다. 이와 같이 조성하면, 피형 소스영역(7), 피형 드레인영역(8), 제2 게이트 패턴(2)의 조합에 의해 피모스 패스(PMOS PASS) 구조가 형성 되는 것이다.
피형 HP웰 픽업영역(3)과, 앤형 소스영역(4)과, 앤형 액티브영역(6)과, 피형 소스영역(7)과, 피형 드레인영역(8)과, 앤형 드레인영역(9)등의 활성영역 사이에는 소자분리막(13)과 피형 앤필드스탑영역(10)을 형성하여 전기적으로 분리시킨다.
이어서 피형 HP웰 픽업영역(3)과, 앤형 소스영역(4)과, 제1 게이트 패턴(1)등을 전기적으로 함께 연결하여 제1 전극으로(Electrode-1:Ground) 연결시킨다. 이어서 P형 드레인영역(8)과, 앤형 드레인영역(9)을 함께 연결하여 제2 전극(Electrode-2:Positive)으로 연결시킨다.
계속해서 전술한 고전압 소자의 정전기보호장치의 동작을 살펴보면, 제1 전극(Electrode-1:Ground)과 제2 전극Electrode-2:Positive) 사이에 정전기 신호가 인가되면, 수평으로 형성된 NPN 바이폴라트랜지스터(앤형 소스영역(4)과, 피형 HP웰(11)과, 앤형 드리프트 영역(5)이 만드는 바이폴라 트랜지스터)와 수직으로 형성된 PNP 바이폴라트랜지스터(피형 드레인영역(8)과, 앤형 드리프트 영역(5)과, 피형 HP웰(11)에 의해 형성되는 바이폴라트랜지스터)가 동작하여 정전기 신호를 방전시키게 된다.
이 때 NPN형 바이폴라트랜지스터의 항복전압(Vav)은 앤형 드리프트영역(5)과 피형 HP웰(11)간의 수평접합에 의한 브레이크다운 전압에 의해 결정되며, PNP형 바이폴라트랜지스터의 항복전압은 앤형 드리프트영역(5)과, 피형 HP웰(11)간의 수직접합에 의한 브레이크 다운 전압에 의해 결정되는데, 일반적으로 수평접합이 수직접합에 비해 브레이크 다운전압이 작다.
따라서 정전기 신호가 발생하여 제1 전극이 접지상태이고, 제2 전극이 고전위 상태일 경우에 전술한 NSCR_PPS형태의 정전기 보호장치가 동작할 때에는 턴온전압이 수평접합을 가지는 NPN 바이폴라트랜지스터의 항복전압에 의해 좌우된다.
한편, 정전기 신호가 발생하여 제1 전극에 고전위상태가 되고, 제2 전극이 접지상태인 경우에는 피형 HP웰(11)과 앤형 드리프트 영역(5)가 다이오드로 작동하고, 정전기신호에 의해 다이오드에 순방향 바이어스가 인가되어 정전기 신호의 방전이 일어나게 된다.
도3은 도2에 도시된 정전기 보호장치의 동작특징을 나타내는 그래프이다. 도3의 좌측도면은 우측도면에서 일정한 범위를 확대하여 본 것이다. 이하에서는 도3을 참조하여 전술한 정전기 보호장치의 문제점을 살펴본다.
전술한 NSCR_PPS 형태의 정전기 보호장치는 애밸런티 브레이크 다운 및 턴온이 발생하는 시점에서는 기생 NPN 바이폴라트랜지스터만 동작하기 때문에 대부분의 정전기 전류는 정전기 보호장치의 표면에 집중되고, 따라서 메인 전류가 흐르게 되는 경로는 평균적으로 상당히 높은 온-스테이트(on-state) 저항값을 갖게 된다. 그로 인해 제1 전극과 제2 전극의 사이에는 일정한 높은전압이 걸리게 된다.(도3에서 A 근처의 상황)
그러나, 정전기 보호장치로 유입되는 정전기 전류가 증가하면서 기생 PNP 바이폴라 트랜지스터가 동작하게 되고, 전류가 흐르는 경로는 정전기 보호장치의 표면뿐만 아니라 장치의 깊은 영역에서 넓게 분호하게 된다.
이와 같이 전류 경로가 깊은 방향으로 넓게 분포하게 되면, 결국 메인 전류의 경로는 평균적으로 매우 낮은 온-스테이트(on-state) 저항값을 갖게 되고, 그 결과 제1 전극과 제2 전극의 사이에는 매우 낮은 전압이 걸리게 된다.(도3의 B상황)
정전기 신호에 의한 정전기 전류가 증가하여도, 정전기 전류의 경로가 정전기 보호장치의 깊은 부분에서 넓게 퍼져 있는 상태에서는 전류 경로의 분포 및 낮은 온-스테이트 저항값이 인가되는 상황이 열적 항복전압에 도달하기까지 유지되어, 제1 전극과 제2 전극사이에는 매우 낮은 전압이 인가되게 된다.
도3에 도시된 그래프는 NSCR_PPS 형태의 정전기 보호장치에서 정전기 신호가 발생하여 정전기 전류가 유입되는 상황에서의 전류-전압 특성을 시뮬레이션 한 결과이다.
시뮬레이션 한 결과을 통해 종래기술에 의한 정전기 보호장치의 전류-전압 특성을 살펴보면, 스냅백 홀딩 전압(Vh)는 동작 전압보다 낮아지고(Vh< Vop), 열적 항복전압(Vh)은 동작전압(Vop)보다 낮아지고(Vh< Vop), 열적 항복전압은 트리거링 전압 즉, 턴온 전압(Vtb)보다 작은 것으로 나타났다.(Vtb < Vtr)
이와 같이 스냅백 홀딩 전압(Vh)이 동작전압(Vop)보다 낮아지게 되면, 래치업의 위험성에 노출되기 때문에 정전기 보호장치가 제대로 동작할 수 없다.
또한, 열적 항복전압(Vtb)이 턴온전압(Vtr)에 비해 휠씬 작기 때문에(Vtr > Vtb) 멀티 핑거 구조에서 각각의 핑거가 균일하게 동작하지 않을 수 있다.
따라서 NSCR_PPS 형태의 정전기 보호장치가 안정적인 정전기 보호동작을 구 현하려면 전술한 두가지 문제를 개선해야 하는 것이다.
본 발명은 스냅백 홀딩 전압을 동작전압보다 높게 유지하고, 열적 항복전압이 턴온전압에 비해 크게 하여, 안정적으로 동작할 수 있는 고전압 소자의 정전기보호 장치를 제공함을 목적으로 한다.
본 발명은 제1 도전형의 기판상에 소정간격을 두고 구비되는 제1 게이트 패턴과 제2 게이트 패턴; 상기 제1 게이트 패턴의 하단 일측의 소정영역과 접하도록, 기판내 소정의 제1 트랜치 영역에 구비된 제1 도전형의 웰; 상기 웰내에 형성된 제2 도전형의 소스영역; 상기 소스영역을 감싸는 형태로 상기 웰내에 구비되는 제1 도전형의 카운트 피켓 소스영역; 및 상기 제2 게이트 패턴의 하단면과 접하며, 상기 제1 게이트 패턴의 하단 타측면과 접하도록, 기판 내 소정의 제2 트랜지영역에 구비된 제2 도전형의 드리프트 영역을 구비하는 고전압 소자의 정전기 보호장치를 제공한다.
본 발명은 고전압 소자를 사용하는 반도체 장치의 정전기 보호회로에 관한 것으로, NSCR_PPS 형태의 정전기 보호회로를 근간으로 하여, 앤형 소스영역을 감싼 형태로 피형 카운트 피겟 소스 영역을 추가하고, 또한 피형 HP웰 영역을 적절하게 변화시켜 제조하게 된다. 이렇게 제조한 정전기 보호회로는 반도체 장치가 정전기 신호를 방전시키는 동작을 수행할 때에 내부저항을 적절하게 증가시키고, 그 결과로서 스냅백홀딩 전압을 동작전압보다 높게 유지하고 또한 열적 항복전압이 턴온전압에 비해 높게 하여, 신뢰성있는 정전기 보호작용을 할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도4는 본 발명의 바람직한 실시예에 따른 고전압 소자의 정전기 보호장치를 나타내는 단면도이다.
본 실시예에 제시하는 고전압 소자의 정전기 보호장치는 N-type Silicon Controlled Rectifier with PMOS Pass Structure and Counter Pocket Source(이하 NSCR_PPS_CPS) 구조이다.
도4를 참조하여 살펴보면, 본 실시예에 따른 고전압 소자의 정전기 보호장치는 NSCR_PPS 구조로 조성하되, 피형 HP웰(11) 영역을 축소시켜 그 가장자리가 게이트 패턴(1)의 중간에 걸치게 한다. 즉 피형 HP웰 영역이 앤형 드리프트 영역(5)에 겹치지 않게 함으로써, 앤형 드리프트 영역(5)과 그 내부의 앤형 액티브영역(6)과, 피형 소스영역(7)과, 피형 드레인 영역(8)과, 피형 드레인 영역(9)과, 앤형 드레인영역(9)등의 활성영역이 피형 기판(12)에 노출되게 하여 NSCR_PPS_CPS구조로 형성시킨다.
또한, 앤형 소스영역에 대해 일정한 오버랩 마진을 확보한 상태로 카운트 피 형 피켓 소스영역(14)을 형성시킨다. 즉, 앤형 소스를 완전히 감싼 형태로 앤형 소스영역(4)과 반대되는 극성의 피형 피켓 소스영역(14)를 형성시킨다.
본 실시예에 따른 각 영역을 형성할 때의 임플란타시키는 불순물 이온의 도우즈 양을 다름과 같다.
피형 HP웰 피겟영역(3)은 약 1015 ~ 1016 ㎝-3이고, 앤형 소스영역(4)은 약 1015 ~ 1016 ㎝-3이고, 앤형 드리프트영역(5)는 약 1013 ㎝ -3이고, 앤형 액티브영역(6)은 약 1015 ~ 1016 ㎝-3이고, 피형 소스영역(7)은 약 1015 ~ 1016 ㎝-3이고, 앤형 드레인 영역(9)는 약 1015 ~ 1016 ㎝-3이고, 피형 앤필드스탑영역(10)은 약 1012 ~ 1013 ㎝-3이고, 피형 HP웰(11)은 약 1012 ㎝-3이며, 피형 카운트 피켓소스(14)는 약 1013 ~ 1014 ㎝-3이다. 또한 피형 기판(12)는 약 1011 ㎝-3이다.
따라서, 피형 카운트 피켓소스(14)를 형성할 때의 불순물 농도는 앤형소스영역(4)보다는 작고, 앤형 드리프트영역보다는 높게 설정한다.
계속해서 전술한 바와 같이 구성한 NSCR_PPS_CSP 형태의 정전기 보호장치의 동작을 살펴보면, 정전기 신호가 발생하여 제1 전극(Electrode-1)에 접지전압이 인가되고, 제2 전극(Electrode-2)에 파지티브한 전압이 인가되면, 여전히 수평으로 형성된 NPN 바이폴라트랜지스터(앤형 소스영역(4)과, 피형 HP웰(11)과, 앤형 드리프트 영역(5)이 만드는 바이폴라 트랜지스터)와 수직으로 형성된 PNP 바이폴라트 랜지스터(피형 드레인영역(8)과, 앤형 드리프트 영역(5)과, 피형 HP웰(11)에 의해 형성되는 바이폴라트랜지스터)가 동작하여 정전기 신호를 방전시키게 된다.
참고적으로 여기서의 NPN 바이폴라트랜지스터와 PNP 바이폴라트랜지스터가 결합된 형태를 SCR(Silicon Controlled Rectifier) 회로라고 한다.
수평 NPN 바이폴라트랜지스터의 항복전압(Vav)은 앤형 드리프트영역(5)와, 피형 기판(12)의 접합에 의한 브레이크 다운 전압에 의해 결정되며, 수직 PNP바이폴라트랜지스터의 항복전압은 앤형 드리프트 영역(5)와, 피형 기판(12)의 접합에 의한 브레이크 다운전압에 의해 결정되는데, 일반적으로 수평 애블런치 브레이크 다운전압이 수직 브레이크 다운전압보다 작다.
따라서 정전기 신호가 발생하여 제1 전극(Electrode-1)에 접지전압이 인가되고, 제2 전극(Electrode-2)에 파지티브한 전압이 인가되는 상황에서 동작하는 NSCR_PPS 형태의 정전기 보호장치의 턴온전압은 수평NPN 바이폴라트랜지스터의 애밸랜치 브레이크 다운 전압에 의해 좌우된다.
통상적으로, 앤형 드리프트 영역(5)과 피형 기판(12)의 접합에서 생기는 브레이크 다운 전압은 앤형 드리프트영역(5)과 피형 HP웰(11)간에 접합에서 생기는 브레이트 단운 전압에 비해 약간 크게 나타내는 경항이 있는 데, 이러한 애밸런치 항복전압의 증가는 앤형 드리프트 영역(5)의 가장자리와 앤형 액티브영역(6)의 가장자리 사이 거리(L)를 적절하게 축소시킴으로서 쉽게 보상할 수 있다.
한편 정전기신호가 발생하여 제1 전극(Electrode-1)에 파지티브 전압이 걸리고, 제2 전극(Electrode-2)에 접지전압이 인가되는 경우에는 피형 기판(12)과 앤형 드리프트 영역(5)이 다이오드로 작동하고, 정전기신호에 의해 다이오드에 순방향 바이어스가 인가되어 정전기 신호의 방전이 일어나게 된다.
도5는 도4에 도시된 고전압 소자의 정전기 보호장치의 동작특성을 나타내는 그래프이다. 도5에 도시된 좌측의 그래프가 우측의 그래프중 일정범위만을 확대하여 본 것이다.
계속해서 도5를 참조하여 전술한 실시예에 따른 정전기 보호장치의 동작을 살펴보면, NSCR_PPS_CPS 형태의 정전기 보호장치는 애밸런치 브레이크 다운 및 턴온이 발생하는 시점에서는 NSCR_PPS 형태의 정전기 보호장치에서와 마참가지로 기생으로 생기는 NPN 바이폴라트랜지스터만 동작하기 때문에 대부분의 정전기 전류는 정전기 보호장치의 표면을 통해 흐르게 된다.
따라서 정전기 신호에 의한 메인 전류가 흐르는 경로는 평균적으로 상당히 높은 온-스테이트 저항값을 가지게 된다. 그러므로 제1 전극과 제2 전극사이에 일정한 레벨의 전압이 걸리게 된다.(포인트 A근처의 상황)
정전기 보호장치로 유입되는 정전기 신호에 의한 정전기 전류가 증가하면서 기생 PNP 바이폴라트랜지스터가 동작하게 되고, 이 때부터는 정전기 전류가 표면뿐만 아니라 정전기 보호장치의 내부 깊은 방향에서도 흐르게 된다.
정전기 전류가 흐르게 되는 경로가 정정기 보호장치의 내부 깊은 곳에서 흐르게 되더라도, 종래보다 좁아진 피형 HP웰(11)영역과 피형 카운트 피켓 소스영역(14)의 영향으로 인해 정전기 신호에 의한 메인 전류가 흐르게 되는 경로는 여전히 평균적으로 높은 온-스테이트 저항값을 나타낸다.
따라서 제1 전극(Electrode-1)과 제2 전극((Electrode-2) 사이에는 여전히 일정한 전압이 걸리게 된다.(포인트 B 근처의 상황) 정전기 전류가 점차 증가하여도 정전기 보호장치의 온-스테이트 저항은 크게 바뀌지 않기 때문에 제1 전극과 제2 전극의 사이에 걸리는 전압은 두 전극사이에 흐르는 전류에 비례하여 증가하게 된다.(포인트 C 근처의 상황)
도5에 도시된 그래프는 본 실시예에서와 같이 NSCR_PPS_CPS 형태의 정전기 보호장치에 정전기 전류가 유입되는 상황에서 전류-전압특성을 시뮬레이션을 통해 분석한 결과이다. 시뮬레이션을 통해 추출한 전류-전압 특성에 의하면, 본 실시예에 따른 정전기보호장치의 스냅백 홀딩 전압(Vh)은 동작전압(Vop)보다 높고(Vh>Vop), 열적 항복전압(Vtb) 역시 턴온전압(Vtr)보다 높은 것으로 나타났다.(Vtb > Vtr)
결론적으로 NSCR_PPS_CPS 형태의 정전기 보호장치는 스냅백 홀딩전압이 동작전압보다 높기 때문에, 래치업의 위험에 노출되지 않는다. 또한, 열적 항복전압이 턴온전압보다 크기 때문에, 정전기 보호장치가 멀티핑거 구조로 되어 있을 경우에 각각의 핑거아 모두 안정적으로 동작할 수 있다.
따라서 본 실시예에 따른 정전기 보호장치를 반도체 장치에 적용하는 경우에 종래보다 안정적으로 정전기 신호에 대비할 수 있게 되는 것이다.
도6은 본 발명의 바람직한 제2 실시예에 따른 고전압 소자의 정전기 보호장치를 나타내는 단면도로서, 도5에 도시한 NSCR_PPS_CPS 형태의 정전기 보호장치의 멀티-핑거 구조를 나타낸 것이다.
멀티 핑거 구조의 NSCR_PPS_CPS 형태의 정전기 보호장치를 만들기 위해서는 제2 전극(Electride-2)에 연결된 피형 드레인영역(8), 앤형 드레인영역(9)등의 활성영역을 축으로 제2 게이트 패턴(2), 피형 소스영역(7), 앤형 액티브영역(6), 제1 게이트 패턴(1), 앤형 소스영역(4), 카운트 피켓 소스 영역(14)등의 구조를 대칭적으로 배치한다.
또한, 제1 전극(Electride-1)에 연결된 제1 게이트 패턴(1), 앤형 소스영역(4)와, 카운트 피켓 소스영역(14)를 축으로 제1 게이트 패턴(1)과, 앤형 드리프트영역(5)와, 앤형 액티브영역(6)과, 피형 소스영역(6)과, 제2 게이트 패턴(2)와, 피형 드레인영역(8)과, 앤형 드레인영역(9)드으이 영역을 대칭적으로 배치하면 된다. 멀티핑거의 핑거수를 늘리기 위해서는 이러한 대칭적인 배치를 반복하면 된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에서 제시하는 NSCR_PPS_CPS 형태의 정전기 보호장치를 반도체 장치에 적용하게 되면, 다음과 같은 효과가 있다.
첫째로 본 발명에 의한 정전기 보호장치는 스냅백 홀딩 전압은 반도체 장치의 동작전압보다 높아지기 때문에 래치업의 위험성이 제거된다.
둘째로 열적 항복전압이 정전기 보호장치의 턴온전압에 비해 크기 때문에 멀티 핑거 구조를 형성할 경우, 각각의 핑거가 균일하게 전압하는 게 보장된다.
결론적으로 본 발명의 정전기 보호장치를 반도체 장치에 적용하게 되면, 안정적으로 정전기로 부터 내부회로를 보호할 수 있다. 비록 종래의 NSCR_PPS형태의 정전기 보호장치에 비해 열적 항복전류 레벨(Itb)이 약간 낮아지는 단점이 있긴 하지만, NSCR_PPS_CPS형 정전기 보호장치는 스트레스 전류에 대한 효율은 여전히 종래보다 놓은 편이다.
따라서 본 발명에 의한 NSCR_PPS_CPS 형태의 정전기 보호장치를 적용하게 되면, 신뢰성있는 반도체 장치를 제조할 수 있게 된다.

Claims (12)

  1. 제1 도전형의 기판상에 소정간격을 두고 구비되는 제1 게이트 패턴과 제2 게이트 패턴;
    상기 제1 게이트 패턴의 하단 일측의 소정영역과 접하도록, 기판내 소정의 제1 트랜치 영역에 구비된 제1 도전형의 웰;
    상기 웰내에 형성된 제2 도전형의 소스영역;
    상기 소스영역을 감싸는 형태로 상기 웰내에 구비되는 제1 도전형의 카운트 피켓 소스영역; 및
    상기 제2 게이트 패턴의 하단면과 접하며, 상기 제1 게이트 패턴의 하단 타측면과 접하도록, 기판 내 소정의 제2 트랜지영역에 구비된 제2 도전형의 드리프트 영역을 구비하는 고전압 소자의 정전기 보호장치.
  2. 제 1 항에 잇어서,
    상기 드리프트 영역내에 구비되며, 상기 제2 게이트 패턴의 하단 일측면에 접하도록 구비된 제1 도전형 소스영역과,
    상기 드리프트 영역내에 구비되며, 상기 제2 게이트 패턴의 하단 타측면에 접하도록 구비된 제1 도전형 드레인영역을 더 구비하는 것을 특징으로 하는 고전압 소자의 정전기 보호장치.
  3. 제 2 항에 있어서,
    상기 드리프트 영역내에 구비되며, 상기 제1 도전형 소스영역과 접하는 제2 도전형의 액티브영역과,
    상기 드리프트 영역내에 구비되며, 상기 제1 도전형 드레인영역과 접하는 제2 도전형의 드레인영역을 더 구비하는 것을 특징으로 하는 고전압 소자의 정전기 보호장치.
  4. 제 1 항에 있어서,
    상기 제1 게이트 패턴과 접속되는 제1 전극과, 상기 제2 게이트 패턴과 접속되는 제2 전극을 더 구비하는 것을 특징으로 하는 고전압 소자의 정전기 보호장치.
  5. 제 1 항에 있어서,
    상기 제1 도전형 영역은 피형 불순물로 이루어지며, 제2 도전형 영역은 앤형 불순물로 이루어지는 것을 특징으로 하는 고전압 소자의 정전기 보호장치.
  6. 제 1 항에 있어서,
    상기 제1 도전형의 카운트 피켓 소스영역의 불순물 농도는 상기 웰내에 구비되는 제2 도전형의 소스영역보다는 작고, 상기 제2 도전형의 드리프트 영역보다 높은 것을 특징으로 하는 고전압 소자의 정전기 보호장치.
  7. 제 6 항에 있어서,
    상기 카운트 피켓 소스영역의 불순물 농도는 1013 ~ 1014 ㎝-3범위인 것을 특징으로 하는 고전압 소자의 정전기 보호장치.
  8. 제 7 항에 있어서,
    상기 웰내에 구비되는 제2 도전형의 소스영역의 불순물 농도는 1015 ~ 1016 ㎝-3범위인 것을 특징으로 하는 고전압 소자의 정전기 보호장치.
  9. 제 3 항에 있어서,
    상기 제1 게이트 패턴에 접하는 드리프트 영역의 가장자리와 상기 제2 도전형의 액티브영역간의 거리를 줄여서, 제2 도전형의 드리프트 영역과 제1 도전형의 기판 사이에 접합에서 발생하는 애밸러치 항복전압을 줄이는 것을 특징으로 하는 고전압 소자의 정전기 보호장치.
  10. 제 3 항에 있어서,
    하단 일측면이 상기 제2 도전형의 드레인영역과 접하며, 상기 드리프트 영역내의 기판상에 상기 제2 게이트 패턴과 소정간격을 두고 구비되는 제3 게이트 패턴;
    상기 드리프트 영역내에 구비되며, 상기 제3 게이트 패턴의 하단 타측면과 접하며 구비되는 제1 도전형의 소스영역; 및
    상기 드리프트 영역내에 구비되며, 상기 제1 도전형의 소스영역과 접하는 제2 도전형의 드레인영역을 더 구비하는 것을 특징으로 하는 고전압 소자의 정전기 보호장치.
  11. 제 10 항에 있어서,
    상기 드리프트 영역과 소정간격을 두고 기판내의 제3 트랜지영역에 구비되는 제1 도전형의 기준웰;
    상기 기준웰과 상기 드리프트 영역과 각각 하단 일측면과 타측면이 접하는 제4 게이트 패턴;
    상기 제4 게이트 패턴과 소정간격을 두고 상기 기준웰과 하단 일측면이 접하 는 제5 게이트 패턴;
    상기 기준웰내에 구비되며, 상기 제4 게이트 패턴의 하단 타측면과 제5 게이트 패턴의 하단 일측면과 접하는 제2 도전형 소스영역; 및
    상기 기준웰 내에 구비되며, 상기 제2 도전형 소스영역을 감싸는 형태로 구비되는 제1 도전형 카운트 피켓 소스영역을 더 구비하는 것을 특징으로 하는 고전압 소자의 정전기 보호장치.
  12. 제 11 항에 있어서,
    상기 기준웰을 기준으로 대칭이 되도록 기준웰의 일측면에 구비된 모든 영역이 타측면에도 미러링되어 구비되는 것을 특징으로 하는 고전압소자의 정전기 보호장치.
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