JP2006080528A - 高電圧素子の静電気保護装置 - Google Patents

Abstract

【課題】 スナップバックホールディング電圧が動作電圧より高く、かつ熱的降伏電圧がターンオン電圧より高く維持され、安定して動作する高電圧素子の静電気保護装置を提供すること。
【解決手段】 第１導電型の基板１２上に所定の間隔を隔てて位置する第１ゲートパターン１及び第２ゲートパターン２と、第１ゲートパターン１の下部における一方側の所定の領域と接し、基板１２内における所定の第１領域に形成された第１導電型のウェル１１と、ウェル１１内に形成された第２導電型のソース領域４と、ソース領域４を覆い、ウェル１１内に形成された第１導電型のカウンタポケットソース領域１４と、第２ゲートパターン２の下部と接し、第１ゲートパターン１の下部の他方側の所定の領域と接するように、基板１１内における所定の第２領域に形成された第２導電型のドリフト領域５とを備えている。
【選択図】 図４

Description

本発明は、半導体装置の静電気保護装置に関し、特に、高電圧で動作する半導体素子（高電圧素子）の静電気保護装置に関する。

一般に、静電気は、半導体チップの信頼性を左右する外的要因の１つであり、半導体チップの取り扱い時、または半導体チップをシステムに実装する際に発生し、チップを損傷させることがある。したがって、静電気から半導体装置を保護するために、半導体装置のデータ入／出力領域には、静電気放電保護回路が設けられている。

例えば、半導体集積回路(ＩＣ)が帯電状態の人体や機械に接触すると、静電気が集積回路の外部ピン、入／出力パッドを介して集積回路の内部に流れて放電が起こる。その放電によって生じる大きなエネルギを有する過度の静電気電流が、集積回路に大きな損傷を起させる原因となる。

なお、人体に帯電している静電気に関するモデルはＨＢＭ(Human Body Model)と呼ばれ、機械に帯電している静電気に関するモデルはＭＭ(Machine Model)と呼ばれる。

上記の場合とは逆に、半導体装置の内部に帯電していた静電気が、半導体装置が機械と接触することによって、半導体装置の内部から機械に大きな静電気電流が流れ、その電流によって半導体装置の内部回路が損傷を受けることもある。このような静電気のモデルはＣＤＭ(Charge Device Model)と呼ばれる。

ほとんどの半導体装置は、静電気によって発生するこのような損傷から内部の主要な回路を保護するために、入／出力パッドと半導体内部回路との間に静電気保護装置を備えている。

一般に、高電圧で動作する高電圧トランジスタの場合には、アバランチ降伏電圧(Avalanche breakdown voltage)を高くするために、高濃度にドーピングされたソース/ドレイン領域及び低濃度にドーピングされた領域（ドリフト領域）が形成されている。

図１は、半導体装置における静電気保護装置の特性を示すグラフである。図１に示したように、半導体装置の静電気保護装置は、静電気保護装置に正常の動作電圧Ｖｏｐが印加された時には動作しないようになっている。そのためには、静電気保護装置のアバランチ降伏電圧Ｖａｖ及びターンオン電圧Ｖｔｒの方が、半導体装置の動作電圧Ｖｏｐより高くなければならない。

一方、アバランチ降伏電圧Ｖａｖより低い電圧が印加された時には、漏れ電流が、非常に少なくなければならない。

また、半導体保護装置が動作している間に、静電気保護装置及び周辺回路を構成するトランジスタのゲート絶縁膜が破壊されてはいけない。このためには、ターンオン電圧Ｖｔｒ及び熱的降伏電圧Ｖｔｂが、ゲート絶縁膜の降伏電圧Ｖｇｏｘより低くなければならない。

また、静電気保護装置が、ラッチアップによって、異常な動作を起さないようにしなければならない。このためには、静電気保護装置は十分なセーフティーマージンΔＶを有し、スナップバックホールディング電圧Ｖｈが、半導体装置の動作電圧ＶｏｐとΔＶとの和より高いか、ターンオン電流Ｉｔｒが、例えば１００ｍＡ以上といういように十分に大きくなければならない。

また、静電気保護装置は、それ自体の静電気ストレスによって発生する電流に対して十分に耐えるものでなければならない。さらに、静電気保護装置の熱的降伏電圧Ｖｔｂが十分に高く、多量の静電気電流に耐えるものでなければならない。

また、静電気保護装置は、マルチフィンガ構造に形成される場合、それぞれのフィンガが均等に動作しなければならない。すなわち、マルチフィンガ構造における特定のフィンガがターンオンされ、熱的降伏電圧Ｖｔｂに達する前に、他のフィンガもターンオンされ、静電気電流を放電させるように構成されていなければならない。

そのためには、熱的降伏電圧Ｖｔｂがターンオン電圧Ｖｔｒに比べて高いか、または少なくとも同等でなければならない。

上述の静電気保護装置の特性を満足するためには、図１に斜線で示した領域で、静電気保護装置が動作する必要がある。

図２は、従来の技術に係る高電圧素子の静電気保護装置の構成を示す断面図である。なお、図２は、高電圧で動作する半導体装置（高電圧素子）に適用される典型的な静電気保護装置を示したもので、ＰＭＯＳパスを有するＮ型シリコン制御整流器（N-type Silicon Controlled Rectifier with PMOS Pass：以下、ＮＳＣＲ−ＰＰＳと記す）構造を有している。

図２に示した高電圧素子の静電気保護装置の製造方法は次のとおりである。まず、高エネルギでイオンを注入し、Ｐ型基板１２にＰ型ウェル１１を形成する。

次いで、Ｐ型ウェル１１の領域内に、Ｐ型ウェルピックアップ領域３と、Ｎ型ソース領域４、Ｎ型アクティブ領域６、Ｐ型ソース領域７、Ｐ型ドレイン領域８、Ｎ型ドレイン領域９などのアクティブ領域とを形成する。

次いで、Ｐ型ウェル１１内に、Ｎ型ドリフト領域５を形成する。このＮ型ドリフト領域５に、Ｎ型アクティブ領域６、Ｐ型ソース領域７、Ｐ型ドレイン領域８、Ｎ型ドレイン領域９などのアクティブ領域が含まれる。

次いで、Ｎ型ソース領域４とＮ型ドリフト領域５との間に第１ゲートパターン１を形成する。この時、Ｎ型ソース領域４は、第１ゲートパターン１と隣接するように配置し、Ｎ型ドリフト領域５は、第１ゲートパターン１と隣接するように配置するか、またはオーバーラップするように配置する。

次いで、Ｐ型ソース領域７とＰ型ドレイン領域８との間に、第２ゲートパターン２を形成する。この時、Ｐ型ソース領域７とＰ型ドレイン領域８とは、それぞれの第２ゲートパターン２と隣接するように配置する。このように形成することにより、Ｐ型ソース領域７、Ｐ型ドレイン領域８及び第２ゲートパターン２の組合せで構成されるＰＭＯＳパス（ＰＭＯＳ ＰＡＳＳ）構造が形成される。

Ｐ型ウェルピックアップ領域３と、Ｎ型ソース領域４、Ｎ型アクティブ領域６、Ｐ型ソース領域７、Ｐ型ドレイン領域８及びＮ型ドレイン領域９とのアクティブ領域との間は、素子分離領域１３とＰ型Ｎフィールドストップ領域１０とを形成することにより、電気的に分離される。

次いで、Ｐ型ウェルピックアップ領域３と、Ｎ型ソース領域４と、第１ゲートパターン１とを電気的に接続し、さらに第１電極ＥＬＥＣＴＲＯＤＥ−１:ＧＲＯＵＮＤに接続する。次いで、Ｐ型ドレイン領域８と、Ｎ型ドレイン領域９とを接続し、さらに第２電極ＥＬＥＣＴＲＯＤＥ−２:ＰＯＳＩＴＩＶＥに接続する。

次に、高電圧素子の静電気保護装置の動作を説明する。第１電極ＥＬＥＣＴＲＯＤＥ-１:ＧＲＯＵＮＤと第２電極 ＥＬＥＣＴＲＯＤＥ-２:ＰＯＳＩＴＩＶＥとの間に静電気信号が印加されると、水平方向に形成されたＮＰＮ二極トランジスタ（Ｎ型ソース領域４と、Ｐ型ウェル１１と、Ｎ型ドリフト領域５とによって形成される二極トランジスタ）、及び垂直方向に形成されたＰＮＰ二極トランジスタ（Ｐ型ドレイン領域８と、Ｎ型ドリフト領域５と、Ｐ型ウェル１１とによって形成される二極トランジスタ）が動作し、静電気電流を放電させる。

この時、ＮＰＮ型二極トランジスタの降伏電圧Ｖａｖは、Ｎ型ドリフト領域５とＰ型ウェル１１との間の水平方向の境界部における降伏電圧によって決定される。また、ＰＮＰ型二極トランジスタの降伏電圧は、Ｎ型ドリフト領域５とＰ型ウェル１１との間の垂直方向の境界部における降伏電圧によって決定される。これらの降伏電圧のうち、一般に水平方向の境界部の方が、垂直方向の境界部に比べて電圧が低い。

したがって、静電気信号が発生して、第１電極が接地（ＧＲＯＵＮＤ）状態であり、第２電極が高電位（ＰＯＳＩＴＩＶＥ）の場合に、上述のＮＳＣＲ−ＰＰＳ型の静電気保護装置が動作する時には、ターンオン電圧は、水平方向の境界部を有するＮＰＮ二極トランジスタの降伏電圧によって左右される。

一方、静電気信号が発生して、第１電極が高電位状態になり、第２電極が接地状態である場合には、Ｐ型ウェル１１とＮ型ドリフト領域５とがダイオードとして動作し、静電気信号によって、ダイオードに順方向バイアスが印加され、静電気電流の放電が起こるようになる。

図３Ａ及び３Ｂは、図２に示した静電気保護装置の動作特性を示すグラフである。なお、図３Ｂは、図３Ａにおける一部の範囲を拡大して示す図である。以下、図３Ａ及び３Ｂを参照して、上記従来の静電気保護装置の問題点を説明する。

上記ＮＳＣＲ−ＰＰＳ型の静電気保護装置は、アバランチ降伏及びターンオンが発生する時点では、寄生ＮＰＮ二極トランジスタだけが動作するため、ほとんどの静電気電流は静電気保護装置の表面側に集中する。したがって、メイン電流が流れる経路は、平均的に非常に高いオンステート(on-state)抵抗値を有する。それによって、第１電極ＥＬＥＣＴＲＯＤＥ−１と第２電極ＥＬＥＣＴＲＯＤＥ−２との間には、一定の高い電圧が印加される（図３Ａに示したＡ部付近の状態）。

しかし、静電気保護装置に伝送される静電気電流が増加し、寄生ＰＮＰ二極トランジスタが動作するようになると、電流が流れる経路が静電気保護装置の表面側だけではなく、装置の深い領域まで広く分布するようになる。

このように電流経路が深い領域まで広く分布するようになると、メイン電流の経路は、平均的に非常に低いオンステート抵抗値を有するようになる。その結果、第１電極ＥＬＥＣＴＲＯＤＥ−１と第２電極ＥＬＥＣＴＲＯＤＥ−２との間の電圧は、非常に低くなる（図３Ａ及び図３Ｂに示したＢ部の状態）。

このように、静電気信号による静電気電流が増加しても、静電気電流の経路が静電気保護装置の深い部分で広がった状態では、電流経路の分布及び低いオンステート抵抗値を有する状況が、熱的降伏電圧に到達するまで維持され、第１電極ＥＬＥＣＴＲＯＤＥ−１と第２電極ＥＬＥＣＴＲＯＤＥ−２との間の電圧は非常に低い。

図３Ａ及び３Ｂに示したグラフは、ＮＳＣＲ−ＰＰＳ型の静電気保護装置において、静電気信号が発生して静電気電流が伝送される状況下での電流−電圧特性のシミュレーション結果を示している。

シミュレーション結果により、従来の技術に係る静電気保護装置の電流−電圧特性を説明すると、次のとおりである。スナップバックホールディング電圧Ｖｈは、動作電圧Ｖｏｐより低く、熱的降伏電圧Ｖｔｂは、動作電圧Ｖｏｐより低く、また、熱的降伏電圧Ｖｔｂは、トリガリング電圧、すなわち、ターンオン電圧Ｖｔｒより低いことが認められた。

このように、スナップバックホールディング電圧Ｖｈが、動作電圧Ｖｏｐより低いとラッチアップの危険性に曝されるため、静電気保護装置が正しく動作しにくい。

また、熱的降伏電圧Ｖｔｂがターンオン電圧Ｖｔｒに比べて著しく低いため、マルチフィンガ構造におけるそれぞれのフィンガが、均等に動作しないことが起こる。

したがって、ＮＳＣＲ−ＰＰＳ型の静電気保護装置が、安定して静電気保護動作を発揮するようにするためには、上述の２つの問題点を解決しなければならない。

本発明は、上記問題点を解決するためになされたものであって、その目的は、スナップバックホールディング電圧が動作電圧より高く、かつ熱的降伏電圧がターンオン電圧に比べて高く維持され、安定して動作する高電圧素子の静電気保護装置を提供することにある。

上記の目的を達成するため、本発明に係る高電圧素子の静電気保護装置は、第１導電型の基板上に所定の間隔を隔てて位置する第１ゲートパターン及び第２ゲートパターンと、前記第１ゲートパターンの下部における一方側の所定の領域と接し、前記基板内における所定の第１領域に形成された第１導電型のウェルと、該ウェル内に形成された第２導電型のソース領域と、該ソース領域を覆い、前記ウェル内に形成された第１導電型のカウンタポケットソース領域と、前記第２ゲートパターンの下部と接し、前記第１ゲートパターンの下部の他方側の所定の領域と接するように、前記基板内における所定の第２領域に形成された第２導電型のドリフト領域とを備えることを特徴としている。

本発明に係る高電圧素子の静電気保護装置の回路は、ＮＳＣＲ−ＰＰＳ型の静電気保護回路を基本とし、Ｎ型ソース領域を覆うようにＰ型カウンタＰポケットソース領域が形成され、またＰ型のウェル領域が適切に設定されている。このような静電気保護回路は、半導体装置（高電圧素子）が静電気信号を放電させる動作を行う際に、内部抵抗値の上昇が適切に制御される。その結果、スナップバックホールディング電圧が動作電圧より高く、かつ熱的降伏電圧がターンオン電圧より高く維持され、信頼性のある静電気保護作用が発揮される。

本発明に係るＮＳＣＲ−ＰＰＳ−ＣＰＳ型の静電気保護装置が、半導体装置、特に高電圧素子に適用された場合には、次のような効果が得られる。

第１に、スナップバックホールディング電圧が半導体装置の動作電圧より高いため、ラッチアップの危険性がほとんどない。

第２に、熱的降伏電圧が静電気保護装置のターンオン電圧に比べて高いため、マルチフィンガ構造を有する場合には、それぞれのフィンガが均等に動作することが保障される。

したがって、本発明に係る静電気保護装置が半導体装置に適用された場合には、半導体装置の内部回路が、安定して静電気から保護される。従来のＮＳＣＲ−ＰＰＳ型の静電気保護装置に比べ、熱的降伏電流レベルＩｔｂが多少低いが、ＮＳＣＲ−ＰＰＳ−ＣＰＳ型の静電気保護装置は、ストレス電流に対する効率が従来のＮＳＣＲ−ＰＰＳ型の静電気保護装置より高い。

このように、本発明に係るＮＳＣＲ−ＰＰＳ−ＣＰＳ型の静電気保護装置が半導体装置に適用された場合には、信頼性のある半導体装置が得られる。

以下、添付された図面を参照して、本発明に係る好ましい実施の形態を詳細に説明する。

図４は、本発明の好ましい実施の形態に係る高電圧素子の静電気保護装置の構成を示す断面図である。実施の形態に係る高電圧素子の静電気保護装置は、ＰＭＯＳパス構造及びカウンタポケットソースを有するＮ型シリコン制御整流器（N-type Silicon Controlled Rectifier with PMOS Pass Structure and Counter Pocket Source、以下、ＮＳＣＲ−ＰＰＳ−ＣＰＳと記す)構造となっている。

図４に示したように、実施の形態に係る高電圧素子の静電気保護装置は、ＮＳＣＲ−ＰＰＳ構造を有し、高エネルギを用いるイオン注入によって形成されるＰ型ウェル１１の領域が縮小され、その端部がゲートパターン１の中間部に位置している。すなわち、Ｐ型ウェル１１の領域がＮ型ドリフト領域５に重ならないようにすることにより、Ｎ型アクティブ領域６、Ｐ型ソース領域７、Ｐ型ドレイン領域８及びＮ型ドレイン領域９のアクティブ領域を内部に含むＮ型ドリフト領域５がＰ型基板１２に接するようにして、ＮＳＣＲ−ＰＰＳ−ＣＰＳ構造が構成されている。

また、Ｎ型ソース領域４に対して所定のオーバーラップマージンを確保した状態で、Ｐ型カウンタポケットソース領域１４が形成されている。すなわち、Ｎ型ソース領域４を完全に覆った形態で、Ｎ型ソース領域４と反対の極性であるＰ型カウンタポケットソース領域１４が形成されている。

各領域を形成する際にイオン注入される不純物イオンのドーズ量は以下の通りである。Ｐ型ウェルポケット領域３は約１０^１５〜１０^１６ｃｍ^-３、Ｎ型ソース領域４は約１０^１５〜１０^１６ｃｍ^-３、Ｎ型ドリフト領域５は約１０^１３ｃｍ^-３、Ｎ型アクティブ領域６は約１０^１５〜１０^１６ｃｍ^-３、Ｐ型ソース領域７は約１０^１５〜１０^１６ｃｍ^-３、Ｎ型ドレイン領域９は約 １０^１５〜１０^１６ｃｍ^-３、Ｐ型Ｎフィールドストップ領域１０は約１０^１２〜１０^１３ｃｍ^-３、Ｐ型ウェル１１は約１０^１２ｃｍ^-３、Ｐ型カウンタポケットソース領域１４は約１０^１３〜１０^１４ｃｍ^-３である。また、Ｐ型基板１２のドーズ量は約１０^１１ｃｍ^-３である。

したがって、Ｐ型カウンタポケットソース領域１４の不純物濃度は、Ｎ型ソース領域４より低く、Ｎ型ドリフト領域５より高く設定されている。

次に、上述のように構成されたＮＳＣＲ−ＰＰＳ−ＣＳＰ型の静電気保護装置の動作を説明する。静電気信号が発生して、第１電極ＥＬＥＣＴＲＯＤＥ−１に接地（ＧＲＯＵＮＤ）電圧が印加され、第２電極ＥＬＥＣＴＲＯＤＥ−２にプラス（ＰＯＳＩＴＩＶＥ）の電圧が印加されると、水平方向に形成されたＮＰＮ二極トランジスタ（Ｎ型ソース領域４、Ｐ型ウェル１１及びＮ型ドリフト領域５によって形成された二極トランジスタ）と、垂直方向に形成されたＰＮＰ二極トランジスタ（Ｐ型ドレイン領域８、Ｎ型ドリフト領域５及びＰ型ウェル１１によって形成された二極トランジスタ）とが動作して、静電気信号を放電するようになる。

なお、上記構成におけるＮＰＮ二極トランジスタとＰＮＰ二極トランジスタとが接続された回路は、ＳＣＲ（Silicon Controlled Rectifier：シリコン制御整流器）回路と呼ばれる。

水平方向のＮＰＮ二極トランジスタのアバランチ降伏電圧Ｖａｖは、Ｎ型ドリフト領域５とＰ型基板１２との境界部における降伏電圧によって決定される。一方、垂直方向のＰＮＰ二極トランジスタの降伏電圧は、Ｎ型ドリフト領域５と、Ｐ型基板１２との境界部における降伏電圧によって決定される。これらの電圧のうち、一般に、水平方向のアバランチ降伏電圧の方が、垂直方向の降伏電圧より低い。

したがって、静電気信号が発生して、第１電極ＥＬＥＣＴＲＯＤＥ−１に接地電圧が印加され、第２電極ＥＬＥＣＴＲＯＤＥ−２にプラスの電圧が印加される条件下で動作するＮＳＣＲ−ＰＰＳ型の静電気保護装置におけるターンオン電圧は、水平方向のＮＰＮ二極トランジスタのアバランチ降伏電圧によって左右されることになる。

通常、Ｎ型ドリフト領域５とＰ型基板１２との境界部で生じる降伏電圧は、Ｎ型ドリフト領域５とＰ型ウェル１１との間の境界部で生じる降伏電圧に比べて多少高い傾向がある。このようなアバランチ降伏電圧の上昇は、Ｎ型ドリフト領域５の端部とＮ型アクティブ領域６の端部との間の間隔Ｌを小さくし、その値を適切に設定することにより、容易に補償することができる。

一方、静電気信号が発生して、第１電極ＥＬＥＣＴＲＯＤＥ−１にプラスの電圧が印加され、第２電極ＥＬＥＣＴＲＯＤＥ−２に接地電圧が印加されると、Ｐ型基板１２とＮ型ドリフト領域５とがダイオードとして動作して、静電気信号によってダイオードに順方向のバイアスが印加され、静電気信号の放電が起こるようになる。

図５Ａ及び５Ｂは、図４に示した高電圧素子の静電気保護装置の動作特性を示すグラフである。なお、図５Ｂは、図５Ａに示したグラフのうち一部の範囲を拡大したグラフである。

以下、図５Ａ及び５Ｂを参照して、実施の形態に係る静電気保護装置の動作を説明する。ＮＳＣＲ−ＰＰＳ−ＣＰＳ型の静電気保護装置は、アバランチ降伏及びターンオンが発生する時点では、ＮＳＣＲ−ＰＰＳ型の静電気保護装置と同じように、寄生ＮＰＮ二極トランジスタだけが動作するため、ほとんどの静電気電流は静電気保護装置の表面部を流れる。

したがって、静電気信号によるメイン電流が流れる経路は、平均的に非常に高いオンステート抵抗値を有する。その結果、第１電極ＥＬＥＣＴＲＯＤＥ−１と第２電極ＥＬＥＣＴＲＯＤＥ−２との間に、所定のレベルの電圧が印加される（図５ＡにおけるＡ部近くの状態）。

静電気保護装置に伝送される静電気信号による静電気電流が増加し、寄生ＰＮＰ二極トランジスタが動作するようになると、静電気電流が、表面部だけではなく、静電気保護装置の内部の深い領域にも流れるようになる。

静電気電流が流れる経路が、静電気保護装置の内部の深い領域に広がっても、従来の静電気保護装置に比べ領域が狭いＰ型ウェル１１領域と、Ｐ型カウンタポケットソース領域１４との作用によって、静電気信号によるメイン電流が流れる経路のオンステート抵抗値は、平均的に高い状態に維持される。

したがって、第１電極ＥＬＥＣＴＲＯＤＥ−１と第２電極ＥＬＥＣＴＲＯＤＥ−２との間には、所定の電圧が印加された状態となる（図５Ａ及び５ＢにおけるＢ部近くの状態）。静電気電流が増加しても、静電気保護装置のオンステート抵抗値は大きくは変わらないため、第１電極と第２電極との間に印加される電圧は、二極間に流れる電流に比例して増加する（図５ＢにおけるＣ部近くの状態）。

図５Ａ及び５Ｂに示したグラフは、実施の形態に係る、ＮＳＣＲ−ＰＰＳ−ＣＰＳ型の静電気保護装置に静電気電流が伝送される条件下で、電流−電圧特性に関するシミュレーションを行い分析した結果である。シミュレーションによって求められた電流−電圧特性によると、実施の形態に係る静電気保護装置のスナップバックホールディング電圧Ｖｈは、動作電圧Ｖｏｐより高く、熱的降伏電圧Ｖｔｂもターンオン電圧Ｖｔｒより高いことが認められた。

すなわち、ＮＳＣＲ−ＰＰＳ−ＣＰＳ型の静電気保護装置は、スナップバックホールディング電圧Ｖｈが動作電圧Ｖｏｐより高いため、ラッチアップの危険に曝されにくい。また、熱的降伏電圧Ｖｔｂがターンオン電圧Ｖｔｒより高いため、静電気保護装置がマルチフィンガ構造を有する場合、それぞれのフィンガを安定して動作させることが可能である。

したがって、実施の形態に係る静電気保護装置が半導体装置（高電圧素子）に適用された場合、従来の静電気保護装置に比べて、より安定して静電気信号に対処することができる。

図６は、本発明の別の実施の形態に係る高電圧素子の静電気保護装置の構成を示す断面図であり、図４に示したＮＳＣＲ−ＰＰＳ−ＣＰＳ型の静電気保護装置がマルチフィンガ構造を有する場合を示している。

マルチフィンガ構造を有するＮＳＣＲ−ＰＰＳ−ＣＰＳ型の静電気保護装置は、図６に示したように、中央部に、第１導電型の基準ウェル１１Ａ及び２つのゲートパターン１Ａ、１Ｂ（第４、第５ゲートパターン）を含む領域（第３領域）を備えている。第１導電型の基準ウェル１１Ａは、ドリフト領域５と所定の間隔を隔てて位置している。また、ゲートパターン１Ａは、下部の一端側がドリフト領域５と、他端側が基準ウェル１１Ａと接しており、ゲートパターン１Ｂは、ゲートパターン１Ａと所定の間隔を隔てて位置し、下部の一端側が基準ウェル１１Ａと接している。

また、第２導電型のソース領域４Ａが、基準ウェル内に形成され、ゲートパターン１Ａ及びゲートパターン１Ｂの下部の他端側が、第２導電型ソース領域４Ａと接している。さらに、第１導電型カウンタポケットソース領域１４Ａが、第２導電型ソース領域４Ａを覆うように、基準ウェル１１Ａ内に形成されている。

この実施の形態に係る静電気保護装置は、基準ウェル１１Ａを基準に、両側が対称になるように、例えば、ゲートパターン１Ａの一方側に配置される全ての要素が、ゲートパターン１Ｂの他方側に配置されて全体が構成される。

また、第２電極ＥＬＥＣＴＲＩＤＥ−２に接続されたＰ型ドレイン領域８及びＮ型ドレイン領域９のアクティブ領域を軸に、第２ゲートパターン２、Ｐ型ソース領域７、Ｎ型アクティブ領域６、第１ゲートパターン１、Ｎ型ソース領域４及びカウンタポケットソース領域１４の構造が対称に配置されている。

また、第１電極ＥＬＥＣＴＲＩＤＥ−１に接続された第１ゲートパターン１、Ｎ型ソース領域４及びカウンタポケットソース領域１４を軸に、第１ゲートパターン１、Ｎ型アクティブ領域６、Ｐ型ソース領域７、第２ゲートパターン２、Ｐ型ドレイン領域８及びＮ型ドレイン領域９を対称に配置する。マルチフィンガのフィンガ数を増やすためには、このような対称の配置を反復すればよい。

本発明は、上記の実施の形態に限定されるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更が可能であり、それらも本発明の技術的範囲に属する。

半導体装置における静電気保護装置の特性を示すグラフである。 従来の技術に係る高電圧素子の静電気保護装置の構成を示す断面図である。 図２に示した静電気保護装置の動作特性を示すグラフである。 図２に示した静電気保護装置の動作特性を示すグラフである。 本発明の好ましい実施の形態に係る高電圧素子の静電気保護装置の構成を示す断面図である。 図４に示した高電圧素子の静電気保護装置の動作特性を示すグラフである。 図４に示した高電圧素子の静電気保護装置の動作特性を示すグラフである。 本発明の別の実施の形態に係る高電圧素子の静電気保護装置の構成を示す断面図である。

符号の説明

１、２、１Ａ、１Ｂ ゲートパターン
３ Ｐ型ウェルピックアップ領域
４、４Ａ Ｎ型ソース領域
５ Ｎ型ドリフト領域
６ Ｎ型アクティブ領域
７ Ｐ型ソース領域
８ Ｐ型ドレイン領域
９ Ｎ型ドレイン領域
１０ Ｐ型Ｎフィールドストップ領域
１１ Ｐ型ウェル
１２ Ｐ型基板
１３ 素子分離領域
１４、１４Ａ Ｐ型カウンタポケットソース領域

Claims (13)

1. 第１導電型の基板上に所定の間隔を隔てて位置する第１ゲートパターン及び第２ゲートパターンと、
   前記第１ゲートパターンの下部における一方側の所定の領域と接し、前記基板内における所定の第１領域に形成された第１導電型のウェルと、
   該ウェル内に形成された第２導電型のソース領域と、
   該ソース領域を覆い、前記ウェル内に形成された第１導電型のカウンタポケットソース領域と、
   前記第２ゲートパターンの下部と接し、前記第１ゲートパターンの下部の他方側の所定の領域と接するように、前記基板内における所定の第２領域に形成された第２導電型のドリフト領域とを備えることを特徴とする高電圧素子の静電気保護装置。
2. 前記ドリフト領域内に形成され、前記第２ゲートパターンの下部の一端側に接して設けられた第１導電型のソース領域と、
   前記ドリフト領域内に形成され、前記第２ゲートパターンの下部の他端側に接して設けられた第１導電型のドレイン領域とを、さらに備えることを特徴とする請求項１に記載の高電圧素子の静電気保護装置。
3. 前記ドリフト領域内に形成され、前記第１導電型のソース領域と接する第２導電型のアクティブ領域と、
   前記ドリフト領域内に形成され、前記第１導電型のドレイン領域と接する第２導電型のドレイン領域とを、さらに備えることを特徴とする請求項２に記載の高電圧素子の静電気保護装置。
4. 前記第２導電型のソース領域から所定の距離を隔てて位置する第１導電型のウェルピックアップ領域と、
   前記第１ゲートパターン、前記第１導電型のウェルピックアップ領域及び前記第２導電型のソース領域と接続された第１電極と、
   前記第１導電型のドレイン領域及び前記第２導電型のドレイン領域と接続された第２電極とを、さらに備えることを特徴とする請求項１に記載の高電圧素子の静電気保護装置。
5. 前記第１導電型は、Ｐ型不純物がドープされたＰ型であり、前記第２導電型は、Ｎ型不純物がドープされたＮ型であることを特徴とする請求項１に記載の高電圧素子の静電気保護装置。
6. 前記第１導電型のカウンタポケットソース領域の不純物濃度は、前記ウェル内に形成された前記第２導電型のソース領域より低く、前記第２導電型のドリフト領域より高いことを特徴とする請求項１に記載の高電圧素子の静電気保護装置。
7. 前記カウンタポケットソース領域の不純物濃度は、約１０^１３〜１０^１４ｃｍ^-３の範囲であることを特徴とする請求項６に記載の高電圧素子の静電気保護装置。
8. 前記ウェル内に形成された前記第２導電型のソース領域の不純物濃度は、約１０^１５〜１０^１６ｃｍ^-３の範囲であることを特徴とする請求項７に記載の高電圧素子の静電気保護装置。
9. 前記第１ゲートパターンに接するドリフト領域の端部と、前記第２導電型のアクティブ領域との間隔を狭くすることにより、第２導電型の前記ドリフト領域と第１導電型の前記基板との境界部で発生するアバランチ降伏電圧が低くなるように構成されていることを特徴とする請求項３に記載の高電圧素子の静電気保護装置。
10. 下部の一方側が、前記第２導電型のドレイン領域と接し、前記ドリフト領域内の前記基板上に、前記第２ゲートパターンと所定の間隔を隔てて位置する第３ゲートパターンと、
    前記ドリフト領域内に形成され、前記第３ゲートパターンの下部の他端側と接して形成された前記第１導電型のソース領域と、
    前記ドリフト領域内に形成され、前記第１導電型のソース領域と接する前記第２導電型のアクティブ領域とを、さらに備えることを特徴とする請求項３に記載の高電圧素子の静電気保護装置。
11. 前記ドリフト領域と所定の間隔を隔てて、前記基板内の第３領域に形成された第１導電型の基準ウェルと、
    前記ドリフト領域及び前記基準ウェルに、それぞれの下部の一端側及び他端側が接する第４ゲートパターンと、
    該第４ゲートパターンと所定の間隔を隔てて位置し、前記基準ウェルと下部の一端側が接する第５ゲートパターンと、
    前記基準ウェル内に位置し、前記第４ゲートパターンの下部の他端側及び前記第５ゲートパターンの下部の一端側と接する第２導電型のソース領域と、
    前記基準ウェル内に位置し、前記第２導電型ソース領域を覆うように形成された第１導電型のカウンタポケットソース領域とを、さらに備えることを特徴とする請求項１０に記載の高電圧素子の静電気保護装置。
12. 前記基準ウェルを基準に、両側が対称になるように前記第４ゲートの一方側に配置された全ての要素が、前記第５ゲートの他方側に配置されていることを特徴とする請求項１１に記載の高電圧素子の静電気保護装置。
13. 前記第１領域及び第２領域は、トレンチ型に形成されていることを特徴とする請求項１に記載の高電圧素子の静電気保護装置。
    

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