JP2002118178A - 半導体装置 - Google Patents
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
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Abstract
(57)【要約】
【課題】 トリガ電圧を低下させ、高密度の集積回路で
信頼性ある静電放電保護特性を得られる半導体装置、具
体的にはシリコン制御整流素子（ＳＣＲ）を提供するこ
と。 【解決手段】 本発明によるＳＣＲは、トリガ電圧を低
下させるために、第１導電型の基板２１と、この基板に
形成された第２導電型の半導体領域２２と、前記基板に
形成された第１導電型の第１領域２３と、前記基板に形
成された第２導電型の第２領域２４と、前記基板と前記
半導体領域の間の境界面から所定距離ほど離れて前記半
導体領域に形成された第２導電型の第３領域６２と、前
記半導体領域に形成された第１導電型の第４領域２８
と、前記半導体領域に形成された第２導電型の第５領域
２９とを含む。
信頼性ある静電放電保護特性を得られる半導体装置、具
体的にはシリコン制御整流素子（ＳＣＲ）を提供するこ
と。 【解決手段】 本発明によるＳＣＲは、トリガ電圧を低
下させるために、第１導電型の基板２１と、この基板に
形成された第２導電型の半導体領域２２と、前記基板に
形成された第１導電型の第１領域２３と、前記基板に形
成された第２導電型の第２領域２４と、前記基板と前記
半導体領域の間の境界面から所定距離ほど離れて前記半
導体領域に形成された第２導電型の第３領域６２と、前
記半導体領域に形成された第１導電型の第４領域２８
と、前記半導体領域に形成された第２導電型の第５領域
２９とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に係り、
詳しくは、集積回路に採用される静電放電保護素子に関
し、さらにはシリコン制御整流素子を利用して低電圧の
集積回路で静電放電に対する保護機能を実行する装置に
関する。
詳しくは、集積回路に採用される静電放電保護素子に関
し、さらにはシリコン制御整流素子を利用して低電圧の
集積回路で静電放電に対する保護機能を実行する装置に
関する。
【０００２】
【従来の技術】ＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ
ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）技術によって形成された半導体集積回路は、人体の
接触等によって発生する静電気（又は静電放電）から流
入される高電圧に非常に大きな影響を受ける。そのよう
な静電放電（ｅｌｅｃｔｒｏｓｔａｔｉｃ ｄｉｓｃｈ
ａｒｇｅ：ＥＳＤ）現象は、瞬時に高電圧がチップ内部
に流入されるので、集積回路内部に形成された薄い絶縁
膜の破壊又はチャンネル短絡のように、集積回路チップ
の動作を不能にする結果を招来しやすい。これを防止す
るために、一般的に、集積回路チップには入力保護機能
として静電放電保護回路が設計される。静電放電保護回
路は、瞬間的に流入される高電圧（又は過度電圧）又は
高電流（又は過度電流）がチップ内部の他の回路に流入
されないように、予め放電させる機能を有する。
ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）技術によって形成された半導体集積回路は、人体の
接触等によって発生する静電気（又は静電放電）から流
入される高電圧に非常に大きな影響を受ける。そのよう
な静電放電（ｅｌｅｃｔｒｏｓｔａｔｉｃ ｄｉｓｃｈ
ａｒｇｅ：ＥＳＤ）現象は、瞬時に高電圧がチップ内部
に流入されるので、集積回路内部に形成された薄い絶縁
膜の破壊又はチャンネル短絡のように、集積回路チップ
の動作を不能にする結果を招来しやすい。これを防止す
るために、一般的に、集積回路チップには入力保護機能
として静電放電保護回路が設計される。静電放電保護回
路は、瞬間的に流入される高電圧（又は過度電圧）又は
高電流（又は過度電流）がチップ内部の他の回路に流入
されないように、予め放電させる機能を有する。
【０００３】静電放電に対する保護機能を実行する手段
として、ＰＮジャンクションを利用したシリコン制御整
流素子（ｓｉｌｉｃｏｎ−ｃｏｎｔｒｏｌｌｅｄ ｒｅ
ｃｔｉｆｉｅｒ：以下“ＳＣＲ”と言う）が優れる。Ｅ
ＳＤ保護のためのＳＣＲに関しては、米国特許第４４０
０７１１号、第４４８４２４４号又は第５０１２３１７
号等に開示されている。
として、ＰＮジャンクションを利用したシリコン制御整
流素子（ｓｉｌｉｃｏｎ−ｃｏｎｔｒｏｌｌｅｄ ｒｅ
ｃｔｉｆｉｅｒ：以下“ＳＣＲ”と言う）が優れる。Ｅ
ＳＤ保護のためのＳＣＲに関しては、米国特許第４４０
０７１１号、第４４８４２４４号又は第５０１２３１７
号等に開示されている。
【０００４】図１は、ＳＣＲ（例えば、米国特許第５０
１２３１７号に開示された構造）が半導体基板に形成さ
れた状態の断面構造を示す。図１で、外部パッド１５か
らプラスのＥＳＤ電流が流入することによって発生した
正孔がＮ型ウェル３を通して基板１に流入されて、寄生
ＮＰＮバイポーラトランジスタＱ１のベース−エミッタ
電圧が上昇する。これによって、寄生ＰＮＰバイポーラ
トランジスタＱ２がターンオンされて、接地電圧（ＶＳ
Ｓ）パッド１３からの電子が基板１を通してＮ型ウェル
３に注入されるので、ＥＳＤ電流はＰ−Ｎ−Ｐ−Ｎ接合
によって接地電圧パッド１３に放電される。この時、Ｎ
型ウェル３とＰ型基板１からなるＮ−Ｐ接合が逆バイア
スされる。ここで、ブレークダウンが発生する電圧はＳ
ＣＲのトリガ電圧（ｔｒｉｇｇｅｒ ｖｏｌｔａｇｅ：
又はしきい値電圧）である。
１２３１７号に開示された構造）が半導体基板に形成さ
れた状態の断面構造を示す。図１で、外部パッド１５か
らプラスのＥＳＤ電流が流入することによって発生した
正孔がＮ型ウェル３を通して基板１に流入されて、寄生
ＮＰＮバイポーラトランジスタＱ１のベース−エミッタ
電圧が上昇する。これによって、寄生ＰＮＰバイポーラ
トランジスタＱ２がターンオンされて、接地電圧（ＶＳ
Ｓ）パッド１３からの電子が基板１を通してＮ型ウェル
３に注入されるので、ＥＳＤ電流はＰ−Ｎ−Ｐ−Ｎ接合
によって接地電圧パッド１３に放電される。この時、Ｎ
型ウェル３とＰ型基板１からなるＮ−Ｐ接合が逆バイア
スされる。ここで、ブレークダウンが発生する電圧はＳ
ＣＲのトリガ電圧（ｔｒｉｇｇｅｒ ｖｏｌｔａｇｅ：
又はしきい値電圧）である。
【０００５】
【発明が解決しようとする課題】しかし、半導体集積回
路が高密度化され、ＭＯＳトランジスタの大きさが縮小
されるに従って、図１のようなＳＣＲのトリガ電圧は現
在の集積回路上で十分な保護機能をしにくくしている。
即ち、通常、ＳＣＲのトリガ電圧の範囲は２５Ｖ〜７０
Ｖであるが、実際にＰＮジャンクションで高電圧による
ブレークダウンが発生する時までの時間によって、実際
的なトリガ電圧はさらに高くなる。従って、ＳＣＲが正
しく動作する時まで（ターンオンされる時まで）、ＥＳ
Ｄによる瞬時高電圧が集積回路内部の他の部分に損壊を
与えることになる。図１のＳＣＲで動作可能なトリガ電
圧は約７０Ｖにいたる。
路が高密度化され、ＭＯＳトランジスタの大きさが縮小
されるに従って、図１のようなＳＣＲのトリガ電圧は現
在の集積回路上で十分な保護機能をしにくくしている。
即ち、通常、ＳＣＲのトリガ電圧の範囲は２５Ｖ〜７０
Ｖであるが、実際にＰＮジャンクションで高電圧による
ブレークダウンが発生する時までの時間によって、実際
的なトリガ電圧はさらに高くなる。従って、ＳＣＲが正
しく動作する時まで（ターンオンされる時まで）、ＥＳ
Ｄによる瞬時高電圧が集積回路内部の他の部分に損壊を
与えることになる。図１のＳＣＲで動作可能なトリガ電
圧は約７０Ｖにいたる。
【０００６】ＥＳＤ保護用ＳＣＲのトリガ電圧を減らす
ための技術が米国特許第４９３９６１１号（ＴＩ）又は
第５０７２２７３号（Ｓａｒｎｏｆｆ）等に開示されて
いる。ＴＩ特許（’６１６）では、高濃度のＮ型拡散領
域がＮ型ウェル（例えば、図１の符号３）と基板（図１
の符号１）に跨って形成されている。ここで、Ｎ型拡散
領域でブレークダウンが発生することによって、トリガ
電圧は低下する。一方、Ｓａｒｎｏｆｆ特許（’２７
３）では、図２に示すように、基板とウェルに跨って形
成されたＮ型（又はＰ型）拡散領域１２の存在以外に、
基板に形成された高濃度のＮ型及びＰ型拡散領域５，７
を電気的に連結する構造を紹介している。このような構
造は入力パッド（又は、外部パッド）と接地電圧の間で
なされるＥＳＤ保護機能に対しては効果的であるが、入
力パッドと電源電圧の間では十分な保護機能を実行でき
ない。参照番号１３及び１５が各々入力パッド及び電源
電圧なら、入力パッドに流入されるマイナスの瞬時成分
（電圧又は電流）を放電させるために水平ＮＰＮＰ接合
が形成されるべきにもかかわらず、基板１と入力パッド
が電気的にショートされることによって、水平ＮＰＮＰ
接合が形成されない。
ための技術が米国特許第４９３９６１１号（ＴＩ）又は
第５０７２２７３号（Ｓａｒｎｏｆｆ）等に開示されて
いる。ＴＩ特許（’６１６）では、高濃度のＮ型拡散領
域がＮ型ウェル（例えば、図１の符号３）と基板（図１
の符号１）に跨って形成されている。ここで、Ｎ型拡散
領域でブレークダウンが発生することによって、トリガ
電圧は低下する。一方、Ｓａｒｎｏｆｆ特許（’２７
３）では、図２に示すように、基板とウェルに跨って形
成されたＮ型（又はＰ型）拡散領域１２の存在以外に、
基板に形成された高濃度のＮ型及びＰ型拡散領域５，７
を電気的に連結する構造を紹介している。このような構
造は入力パッド（又は、外部パッド）と接地電圧の間で
なされるＥＳＤ保護機能に対しては効果的であるが、入
力パッドと電源電圧の間では十分な保護機能を実行でき
ない。参照番号１３及び１５が各々入力パッド及び電源
電圧なら、入力パッドに流入されるマイナスの瞬時成分
（電圧又は電流）を放電させるために水平ＮＰＮＰ接合
が形成されるべきにもかかわらず、基板１と入力パッド
が電気的にショートされることによって、水平ＮＰＮＰ
接合が形成されない。
【０００７】本発明は前述した従来の問題点を解決する
もので、高密度の集積回路において信頼性のあるＥＳＤ
保護特性を有する半導体装置、具体的にはＳＣＲを提供
することを目的とする。
もので、高密度の集積回路において信頼性のあるＥＳＤ
保護特性を有する半導体装置、具体的にはＳＣＲを提供
することを目的とする。
【０００８】さらに本発明は、低トリガ電圧を有するＥ
ＳＤ保護用の半導体装置、具体的にはＳＣＲを提供する
ことを目的とする。
ＳＤ保護用の半導体装置、具体的にはＳＣＲを提供する
ことを目的とする。
【０００９】さらに本発明は、ＣＭＯＳ工程によって製
造れる高密度の集積回路でＣＭＯＳ製造工程に適用可能
であり、低トリガ電圧を有する半導体装置、具体的には
ＳＣＲを提供することを目的とする。
造れる高密度の集積回路でＣＭＯＳ製造工程に適用可能
であり、低トリガ電圧を有する半導体装置、具体的には
ＳＣＲを提供することを目的とする。
【００１０】さらに本発明は、両方向に動作可能なＥＳ
Ｄ保護用の半導体装置、具体的にはＳＣＲを提供するこ
とを目的とする。
Ｄ保護用の半導体装置、具体的にはＳＣＲを提供するこ
とを目的とする。
【００１１】
【課題を解決するための手段】本発明の第１の半導体装
置は、第１導電型の基板と、この基板に形成された第２
導電型の半導体領域と、基板に形成された第１導電型の
第１領域と、基板に形成された第２導電型の第２領域
と、基板と半導体領域の間の境界面から所定距離ほど離
れて半導体領域に形成された第２導電型の第３領域と、
半導体領域に形成された第１導電型の第４領域と、半導
体領域に形成された第２導電型の第５領域とを含む。第
１領域と第２領域は第１ターミナルに共通に連結され、
第４領域と第５領域は第２ターミナルに共通に連結され
る。又、第２領域と第３領域の間の表面の上部には第１
ターミナルに連結されたゲート層が設けられる。
置は、第１導電型の基板と、この基板に形成された第２
導電型の半導体領域と、基板に形成された第１導電型の
第１領域と、基板に形成された第２導電型の第２領域
と、基板と半導体領域の間の境界面から所定距離ほど離
れて半導体領域に形成された第２導電型の第３領域と、
半導体領域に形成された第１導電型の第４領域と、半導
体領域に形成された第２導電型の第５領域とを含む。第
１領域と第２領域は第１ターミナルに共通に連結され、
第４領域と第５領域は第２ターミナルに共通に連結され
る。又、第２領域と第３領域の間の表面の上部には第１
ターミナルに連結されたゲート層が設けられる。
【００１２】本発明の第２の半導体装置は、第１導電型
の半導体基板と、この半導体基板に形成された第２導電
型の半導体領域と、基板に形成された第１導電型の第１
領域と、基板に形成された第２導電型の第２領域と、基
板と半導体領域の間の境界面から所定距離ほど離れて基
板に形成された第１導電型の第３領域と、半導体領域に
形成された第１導電型の第４領域と、半導体領域に形成
された第２導電型の第５領域とを含む。第１領域は第１
ターミナルに連結され、第２領域は第２ターミナルに連
結され、第４領域と第５領域は第３ターミナルに共通に
連結される。
の半導体基板と、この半導体基板に形成された第２導電
型の半導体領域と、基板に形成された第１導電型の第１
領域と、基板に形成された第２導電型の第２領域と、基
板と半導体領域の間の境界面から所定距離ほど離れて基
板に形成された第１導電型の第３領域と、半導体領域に
形成された第１導電型の第４領域と、半導体領域に形成
された第２導電型の第５領域とを含む。第１領域は第１
ターミナルに連結され、第２領域は第２ターミナルに連
結され、第４領域と第５領域は第３ターミナルに共通に
連結される。
【００１３】本発明による第３の半導体装置は、プラス
又はマイナスの瞬時成分に対する両方向性ＥＳＤ保護構
造を提供するために、第１導電型の半導体基板と、この
基板に形成された第２導電型の第１ウェルと、この第１
ウェルに形成された第１導電型の第１領域と、この第１
領域と共に第１ターミナルに連結されて第１ウェルに形
成された第２導電型の第２領域と、第１ウェルから離れ
て基板に形成された第２導電型の第２ウェルと、この第
２ウェルに形成された第２導電型の第３領域と、この第
３領域と共に第２ターミナルに連結されて第２ウェルに
形成された第１導電型の第４領域と、第１ウェルと基板
に跨って形成された第５領域と、第２ウェルと基板に跨
って形成され、第５領域と同一の導電型である第６領域
とを含む。第５領域及び第６領域は第１導電型又は第２
導電型で構成される。
又はマイナスの瞬時成分に対する両方向性ＥＳＤ保護構
造を提供するために、第１導電型の半導体基板と、この
基板に形成された第２導電型の第１ウェルと、この第１
ウェルに形成された第１導電型の第１領域と、この第１
領域と共に第１ターミナルに連結されて第１ウェルに形
成された第２導電型の第２領域と、第１ウェルから離れ
て基板に形成された第２導電型の第２ウェルと、この第
２ウェルに形成された第２導電型の第３領域と、この第
３領域と共に第２ターミナルに連結されて第２ウェルに
形成された第１導電型の第４領域と、第１ウェルと基板
に跨って形成された第５領域と、第２ウェルと基板に跨
って形成され、第５領域と同一の導電型である第６領域
とを含む。第５領域及び第６領域は第１導電型又は第２
導電型で構成される。
【００１４】又、両方向性ＥＳＤ保護構造の他の形態と
して、本発明による半導体装置は、第１導電型の半導体
基板と、この基板に形成された第２導電型の第１ウェル
と、この第１ウェルに形成された第１導電型の第１領域
と、この第１領域と共に第１ターミナルに連結されて第
１ウェルに形成された第２導電型の第２領域と、第１ウ
ェルから離れて基板に形成された第２導電型の第２ウェ
ルと、この第２ウェルに形成された第２導電型の第３領
域と、この第３領域と共に第２ターミナルに連結されて
第２ウェルに形成された第１導電型の第４領域と、基板
と第１ウェルの間の境界面から第１距離だけ離れて基板
に形成された第１導電型の第５領域と、基板と第２ウェ
ルの間の境界面から第１距離だけ離れて基板に形成され
た第１導電型の第６領域とを含む。基板と第１ウェルの
間の境界面から第２距離だけ離れて第１ウェルに形成さ
れた第２導電型の第７領域と、基板と第２ウェルの間の
境界面から第２距離だけ離れて第２ウェルに形成された
第２導電型の第８領域とをさらに設けることができる。
して、本発明による半導体装置は、第１導電型の半導体
基板と、この基板に形成された第２導電型の第１ウェル
と、この第１ウェルに形成された第１導電型の第１領域
と、この第１領域と共に第１ターミナルに連結されて第
１ウェルに形成された第２導電型の第２領域と、第１ウ
ェルから離れて基板に形成された第２導電型の第２ウェ
ルと、この第２ウェルに形成された第２導電型の第３領
域と、この第３領域と共に第２ターミナルに連結されて
第２ウェルに形成された第１導電型の第４領域と、基板
と第１ウェルの間の境界面から第１距離だけ離れて基板
に形成された第１導電型の第５領域と、基板と第２ウェ
ルの間の境界面から第１距離だけ離れて基板に形成され
た第１導電型の第６領域とを含む。基板と第１ウェルの
間の境界面から第２距離だけ離れて第１ウェルに形成さ
れた第２導電型の第７領域と、基板と第２ウェルの間の
境界面から第２距離だけ離れて第２ウェルに形成された
第２導電型の第８領域とをさらに設けることができる。
【００１５】
【発明の実施の形態】以下、添付した図面を参照して本
発明の望ましい実施形態を詳細に説明する。
発明の望ましい実施形態を詳細に説明する。
【００１６】図３及び図４は、本発明の第１実施形態に
よるＳＣＲの断面構造であり、ＳＣＲのトリガ電圧を少
なくとも３０Ｖ以下（従来技術の場合、７０Ｖ以下のト
リガ電圧範囲を有する）に低下させ得る構造を提供す
る。先ず、図３はプラスの瞬時成分（プラスの過度電圧
又は過度電流）に対する保護機能を実行するＳＣＲの構
造を示し、Ｐ型半導体基板２１に形成されたＮ型ウェル
２２には高濃度のＮ型拡散領域２７及び２９と、高濃度
のＰ型拡散領域２８とが離れて形成されている。Ｐ型拡
散領域２８とＮ型拡散領域２９は、金属のような導電層
を通して信号ターミナルとしての入力パッド２０に共通
に連結されている。Ｎ型拡散領域２７は導電層３１を通
して半導体基板２１に形成された高濃度のＮ型拡散領域
２５と電気的に連結される。Ｎ型拡散領域２５はＮ型ウ
ェル２２から離れ、半導体基板２１に形成されたＮ型拡
散領域２４とゲート層２６と共にＮＭＯＳトランジスタ
構造を形成する。Ｎ型拡散領域２４は半導体基板２１に
形成されたＰ型拡散領域２３及びゲート層２６と共に接
地電圧ターミナルとしての接地電圧（ＶＳＳ）パッド１
０に導電層を通して連結される。
よるＳＣＲの断面構造であり、ＳＣＲのトリガ電圧を少
なくとも３０Ｖ以下（従来技術の場合、７０Ｖ以下のト
リガ電圧範囲を有する）に低下させ得る構造を提供す
る。先ず、図３はプラスの瞬時成分（プラスの過度電圧
又は過度電流）に対する保護機能を実行するＳＣＲの構
造を示し、Ｐ型半導体基板２１に形成されたＮ型ウェル
２２には高濃度のＮ型拡散領域２７及び２９と、高濃度
のＰ型拡散領域２８とが離れて形成されている。Ｐ型拡
散領域２８とＮ型拡散領域２９は、金属のような導電層
を通して信号ターミナルとしての入力パッド２０に共通
に連結されている。Ｎ型拡散領域２７は導電層３１を通
して半導体基板２１に形成された高濃度のＮ型拡散領域
２５と電気的に連結される。Ｎ型拡散領域２５はＮ型ウ
ェル２２から離れ、半導体基板２１に形成されたＮ型拡
散領域２４とゲート層２６と共にＮＭＯＳトランジスタ
構造を形成する。Ｎ型拡散領域２４は半導体基板２１に
形成されたＰ型拡散領域２３及びゲート層２６と共に接
地電圧ターミナルとしての接地電圧（ＶＳＳ）パッド１
０に導電層を通して連結される。
【００１７】図３の構造に従う等価回路上で、半導体基
板２１、Ｎ型拡散領域２４及びＮ型ウェル２２がＮＰＮ
バイポーラトランジスタＱ１のベース、エミッタ及びコ
レクタを各々形成し、Ｎ型ウェル２２、Ｐ型拡散領域２
８及びＰ型半導体基板２１がＰＮＰバイポーラトランジ
スタＱ２のベース、エミッタ及びコレクタを各々形成す
る。加えて、Ｎ型拡散領域２５及び２７は、ＮＰＮバイ
ポーラトランジスタＱ１のコレクタ又はＰＮＰバイポー
ラトランジスタＱ２のベースとして作用する。入力パッ
ド２０から接地電圧パッド１０までのＰ−Ｎ−Ｐ−Ｎ接
合の経路は、Ｐ型拡散領域２８、Ｎ型ウェル２２、Ｐ型
半導体基板２１及びＮ型拡散領域２４でなされる。Ｒｓ
１は基板２１とＰ型拡散領域２３の間で基板２１内部に
存在する寄生抵抗成分を示し、Ｒｓ２は基板２１とＮ型
ウェル２２の間で基板２１内部に存在する寄生抵抗成分
を示す。又、ＲｗｌはＮ型拡散領域２９とＮ型ウェル２
２の間でＮ型ウェル２２内部に存在する寄生抵抗成分を
示し、Ｒｗ２はＮ型ウェル２２と基板２１の間でＮ型ウ
ェル２２内部に存在する寄生抵抗成分を示す。
板２１、Ｎ型拡散領域２４及びＮ型ウェル２２がＮＰＮ
バイポーラトランジスタＱ１のベース、エミッタ及びコ
レクタを各々形成し、Ｎ型ウェル２２、Ｐ型拡散領域２
８及びＰ型半導体基板２１がＰＮＰバイポーラトランジ
スタＱ２のベース、エミッタ及びコレクタを各々形成す
る。加えて、Ｎ型拡散領域２５及び２７は、ＮＰＮバイ
ポーラトランジスタＱ１のコレクタ又はＰＮＰバイポー
ラトランジスタＱ２のベースとして作用する。入力パッ
ド２０から接地電圧パッド１０までのＰ−Ｎ−Ｐ−Ｎ接
合の経路は、Ｐ型拡散領域２８、Ｎ型ウェル２２、Ｐ型
半導体基板２１及びＮ型拡散領域２４でなされる。Ｒｓ
１は基板２１とＰ型拡散領域２３の間で基板２１内部に
存在する寄生抵抗成分を示し、Ｒｓ２は基板２１とＮ型
ウェル２２の間で基板２１内部に存在する寄生抵抗成分
を示す。又、ＲｗｌはＮ型拡散領域２９とＮ型ウェル２
２の間でＮ型ウェル２２内部に存在する寄生抵抗成分を
示し、Ｒｗ２はＮ型ウェル２２と基板２１の間でＮ型ウ
ェル２２内部に存在する寄生抵抗成分を示す。
【００１８】プラスの瞬時成分が入力パッド２０を通し
て流入されると、Ｐ型拡散領域２８とＮ型ウェル２２に
よるＰＮ接合は、順方向にバイアスされ、Ｎ型ウェル２
２と半導体基板２１によるＮＰ接合は逆方向にバイアス
される。この時、Ｎ型拡散領域２７を通してＮ型ウェル
２２に連結されているＮ型拡散領域２５と基板２１間の
ＰＮ接合で、ブレークダウン電圧が決定される。Ｎ型拡
散領域２５がＮ型ウェル２２に比べて相対的に高濃度領
域であるので、ブレークダウンが発生する電圧（又は降
伏電圧：電子−正孔対）（ＥＨＰ：ｅｌｅｃｔｉｏｎ−
ｈｏｌｅ ｐａｉｒ）増殖によりアバランシェが発生す
る電圧は、Ｎ型拡散領域２５が採用されない場合より低
下する（又は、より早くブレークダウンが発生する）。
ブレークダウンが発生する電圧が低下するということは
ＳＣＲのトリガ電圧が低下することを意味する。さら
に、接地電圧に連結されたゲート層２６によって、トリ
ガ電圧の下降効果はさらに加速される。
て流入されると、Ｐ型拡散領域２８とＮ型ウェル２２に
よるＰＮ接合は、順方向にバイアスされ、Ｎ型ウェル２
２と半導体基板２１によるＮＰ接合は逆方向にバイアス
される。この時、Ｎ型拡散領域２７を通してＮ型ウェル
２２に連結されているＮ型拡散領域２５と基板２１間の
ＰＮ接合で、ブレークダウン電圧が決定される。Ｎ型拡
散領域２５がＮ型ウェル２２に比べて相対的に高濃度領
域であるので、ブレークダウンが発生する電圧（又は降
伏電圧：電子−正孔対）（ＥＨＰ：ｅｌｅｃｔｉｏｎ−
ｈｏｌｅ ｐａｉｒ）増殖によりアバランシェが発生す
る電圧は、Ｎ型拡散領域２５が採用されない場合より低
下する（又は、より早くブレークダウンが発生する）。
ブレークダウンが発生する電圧が低下するということは
ＳＣＲのトリガ電圧が低下することを意味する。さら
に、接地電圧に連結されたゲート層２６によって、トリ
ガ電圧の下降効果はさらに加速される。
【００１９】図４の構造はマイナスの瞬時成分（マイナ
スの過度電圧又は過度電流）に対するＳＣＲの構造を示
す。図３の構造がＮ型拡散領域を利用してトリガ電圧を
低下させるのに対して、図４の構造はＰ型拡散領域を利
用する。半導体基板２１に形成されたＰ型拡散領域３３
は、Ｎ型ウェル２２に形成されたＰ型拡散領域３４と金
属等の導電層３６を通して連結されている。Ｎ型ウェル
２２の内部で、Ｐ型拡散領域３４はＰ型拡散領域２８及
びゲート層３５と共にＰＭＯＳトランジスタの構造を形
成する。ゲート層３５はＰ型拡散領域２８及びＮ型拡散
領域２９と共に導電層を通して電源電圧ターミナルとし
ての電源電圧（ＶＤＤ）パッド３０に連結されている。
基板２１に形成されたＰ型拡散領域２３は接地電圧パッ
ド１０に連結され、Ｎ型拡散領域２４は入力パッド２０
に電気的に連結される。図４の構造による等価回路の構
成は、トランジスタＱ２のエミッタ端子とベース端子が
電源電圧ＶＤＤに連結され、トランジスタＱ１のエミッ
タ端子が入力パッド２０に連結されることを除いて、図
３と同一である。
スの過度電圧又は過度電流）に対するＳＣＲの構造を示
す。図３の構造がＮ型拡散領域を利用してトリガ電圧を
低下させるのに対して、図４の構造はＰ型拡散領域を利
用する。半導体基板２１に形成されたＰ型拡散領域３３
は、Ｎ型ウェル２２に形成されたＰ型拡散領域３４と金
属等の導電層３６を通して連結されている。Ｎ型ウェル
２２の内部で、Ｐ型拡散領域３４はＰ型拡散領域２８及
びゲート層３５と共にＰＭＯＳトランジスタの構造を形
成する。ゲート層３５はＰ型拡散領域２８及びＮ型拡散
領域２９と共に導電層を通して電源電圧ターミナルとし
ての電源電圧（ＶＤＤ）パッド３０に連結されている。
基板２１に形成されたＰ型拡散領域２３は接地電圧パッ
ド１０に連結され、Ｎ型拡散領域２４は入力パッド２０
に電気的に連結される。図４の構造による等価回路の構
成は、トランジスタＱ２のエミッタ端子とベース端子が
電源電圧ＶＤＤに連結され、トランジスタＱ１のエミッ
タ端子が入力パッド２０に連結されることを除いて、図
３と同一である。
【００２０】マイナスの瞬時成分が入力パッド２０を通
して流入されると、Ｎ型拡散領域２４とＰ型基板２１で
形成されるＮ−Ｐ接合は順方向にバイアスされ、基板２
１とＮ型ウェル２２で形成されるＰ−Ｎ接合は逆方向に
バイアスされる。この時、Ｐ型拡散領域３３を通して基
板２１に連結されているＰ型拡散領域３４とＮ型ウェル
２２の間のＰＮ接合でブレークダウン電圧が決定され
る。Ｐ型拡散領域３４が基板２１に比べて相対的に高濃
度領域であるので、ブレークダウンが発生する電圧（Ｅ
ＨＰ増殖によってアバランシェ状態に至る電圧）はＰ型
拡散領域３３及び３４が採用されない場合より低下す
る。そして、ブレークダウンが発生する電圧が低下する
ということはＳＣＲのトリガ電圧が低下することを意味
する。さらに、ゲート層３５によって、トリガ電圧の下
降効果はさらに加速される。
して流入されると、Ｎ型拡散領域２４とＰ型基板２１で
形成されるＮ−Ｐ接合は順方向にバイアスされ、基板２
１とＮ型ウェル２２で形成されるＰ−Ｎ接合は逆方向に
バイアスされる。この時、Ｐ型拡散領域３３を通して基
板２１に連結されているＰ型拡散領域３４とＮ型ウェル
２２の間のＰＮ接合でブレークダウン電圧が決定され
る。Ｐ型拡散領域３４が基板２１に比べて相対的に高濃
度領域であるので、ブレークダウンが発生する電圧（Ｅ
ＨＰ増殖によってアバランシェ状態に至る電圧）はＰ型
拡散領域３３及び３４が採用されない場合より低下す
る。そして、ブレークダウンが発生する電圧が低下する
ということはＳＣＲのトリガ電圧が低下することを意味
する。さらに、ゲート層３５によって、トリガ電圧の下
降効果はさらに加速される。
【００２１】図５及び図６は本発明の第２実施形態によ
るＳＣＲの構造を示す。
るＳＣＲの構造を示す。
【００２２】先ず、図５はプラスの瞬時成分に対する構
造であり、半導体基板２１に形成されたＰ型拡散領域２
３及びＮ型拡散領域２４は、導電層を通して接地電圧パ
ッド１０に連結される。Ｎ型ウェル２２に形成されたＰ
型拡散領域２８及びＮ型拡散領域２９は、導電層を通し
て入力パッド２０に連結される。図３のように、基板２
１に形成されたＮ型拡散領域２５はＮ型ウェル２２に形
成されたＮ型拡散領域２７と導電層３１を通して直接に
連結される。これに加えて、基板２１にはＮ型拡散領域
２５に接してＰ型高濃度拡散領域４１が形成されてい
る。このような構造で、プラスの瞬時成分が入力パッド
２０に流入される時、ブレークダウンはＮ型ウェル２２
に形成されたＮ型拡散領域２７と電気的に連結されたＮ
型拡散領域２５とＰ型高濃度拡散領域４１の間で発生し
て、ＳＣＲのトリガ電圧を低下させる。
造であり、半導体基板２１に形成されたＰ型拡散領域２
３及びＮ型拡散領域２４は、導電層を通して接地電圧パ
ッド１０に連結される。Ｎ型ウェル２２に形成されたＰ
型拡散領域２８及びＮ型拡散領域２９は、導電層を通し
て入力パッド２０に連結される。図３のように、基板２
１に形成されたＮ型拡散領域２５はＮ型ウェル２２に形
成されたＮ型拡散領域２７と導電層３１を通して直接に
連結される。これに加えて、基板２１にはＮ型拡散領域
２５に接してＰ型高濃度拡散領域４１が形成されてい
る。このような構造で、プラスの瞬時成分が入力パッド
２０に流入される時、ブレークダウンはＮ型ウェル２２
に形成されたＮ型拡散領域２７と電気的に連結されたＮ
型拡散領域２５とＰ型高濃度拡散領域４１の間で発生し
て、ＳＣＲのトリガ電圧を低下させる。
【００２３】図６はマイナスの瞬時成分に対する構造で
あり、半導体基板２１に形成されたＰ型拡散領域２３は
接地電圧パッド１０に連結され、Ｎ型拡散領域２４は入
力パッド２０連結される。Ｎ型ウェル２２に形成された
Ｐ型拡散領域２８及びＮ型拡散領域２９は、電源電圧パ
ッド３０に共通に連結される。一方、基板２１に形成さ
れたＰ型拡散領域３３はＮ型ウェル２２に形成されたＰ
型拡散領域３４と導電層３６を通して連結される。これ
に加えて、Ｎ型ウェル２２にはＰ型拡散領域３４に接し
てＮ型高濃度拡散領域４７が形成されている。従って、
マイナスの瞬時成分が入力パッド２０を通して流入され
る時、基板２１に形成されたＰ型拡散領域３３と電気的
に連結されたＰ型拡散領域３４とＮ型高濃度拡散領域４
７の間でブレークダウンが発生して、ＳＣＲのトリガ電
圧を低下させる。
あり、半導体基板２１に形成されたＰ型拡散領域２３は
接地電圧パッド１０に連結され、Ｎ型拡散領域２４は入
力パッド２０連結される。Ｎ型ウェル２２に形成された
Ｐ型拡散領域２８及びＮ型拡散領域２９は、電源電圧パ
ッド３０に共通に連結される。一方、基板２１に形成さ
れたＰ型拡散領域３３はＮ型ウェル２２に形成されたＰ
型拡散領域３４と導電層３６を通して連結される。これ
に加えて、Ｎ型ウェル２２にはＰ型拡散領域３４に接し
てＮ型高濃度拡散領域４７が形成されている。従って、
マイナスの瞬時成分が入力パッド２０を通して流入され
る時、基板２１に形成されたＰ型拡散領域３３と電気的
に連結されたＰ型拡散領域３４とＮ型高濃度拡散領域４
７の間でブレークダウンが発生して、ＳＣＲのトリガ電
圧を低下させる。
【００２４】図７及び図８は本発明の第３実施形態によ
るＳＣＲの断面構造であり、ゲート層を利用したＭＯＳ
構造を示す。図７はプラスの瞬時成分に対する構造を、
図８はマイナスの瞬時成分に対する構造を示す。
るＳＣＲの断面構造であり、ゲート層を利用したＭＯＳ
構造を示す。図７はプラスの瞬時成分に対する構造を、
図８はマイナスの瞬時成分に対する構造を示す。
【００２５】図７を参照すると、Ｐ型半導体基板２１に
形成されたＰ型拡散領域２３とＮ型拡散領域２４と共に
接地電圧パッド１０に連結されたゲート層５１は、Ｎ型
ウェル２２内に形成されたＮ型拡散領域５２とＮ型拡散
領域２４の間の表面の上部に形成される。従って、ゲー
ト層５１は基板２１に形成されたＮ型拡散領域２４とＮ
型ウェル２２に形成されたＮ型拡散領域５２の間で、基
板２１の表面とＮ型ウェル２２の表面に跨って形成され
ている。Ｎ型ウェル２２に形成されたＮ型拡散領域５２
はバイアスが印加されないフローティング状態である。
ゲート層５１は、図３のゲート層２６と同様に、Ｎ型拡
散領域５２とＰ型基板２１の間で発生するブレークダウ
ンを加速させるので、ＳＣＲのトリガ電圧は低下する。
なお、Ｎ型ウェル２２内には、図３と同様にＰ型拡散領
域２８とＮ型拡散領域２９とが形成されている。
形成されたＰ型拡散領域２３とＮ型拡散領域２４と共に
接地電圧パッド１０に連結されたゲート層５１は、Ｎ型
ウェル２２内に形成されたＮ型拡散領域５２とＮ型拡散
領域２４の間の表面の上部に形成される。従って、ゲー
ト層５１は基板２１に形成されたＮ型拡散領域２４とＮ
型ウェル２２に形成されたＮ型拡散領域５２の間で、基
板２１の表面とＮ型ウェル２２の表面に跨って形成され
ている。Ｎ型ウェル２２に形成されたＮ型拡散領域５２
はバイアスが印加されないフローティング状態である。
ゲート層５１は、図３のゲート層２６と同様に、Ｎ型拡
散領域５２とＰ型基板２１の間で発生するブレークダウ
ンを加速させるので、ＳＣＲのトリガ電圧は低下する。
なお、Ｎ型ウェル２２内には、図３と同様にＰ型拡散領
域２８とＮ型拡散領域２９とが形成されている。
【００２６】図８を参照すると、基板２１に形成された
Ｐ型拡散領域５５とＮ型ウェル２２に形成されたＰ型拡
散領域２８の間の表面の上部にゲート層５７が形成され
る。ゲート層５７は、Ｎ型ウェル２２に形成されたＰ型
拡散領域２８及びＮ型拡散領域２９と共に、電源電圧パ
ッド３０に共通に連結される。基板２１に形成されたＰ
型拡散領域２３は接地電圧パッド１０に連結され、Ｎ型
拡散領域２４は入力パッド２０に連結される。基板２１
に形成されたＰ型拡散領域５５はバイアスが印加されな
いフローティング状態である。ゲート層５７は、図４の
ゲート層３５と同様に、Ｐ型拡散領域５５とＮ型ウェル
２２の間で発生するブレークダウンを加速させるので、
ＳＣＲのトリガ電圧は低下する。
Ｐ型拡散領域５５とＮ型ウェル２２に形成されたＰ型拡
散領域２８の間の表面の上部にゲート層５７が形成され
る。ゲート層５７は、Ｎ型ウェル２２に形成されたＰ型
拡散領域２８及びＮ型拡散領域２９と共に、電源電圧パ
ッド３０に共通に連結される。基板２１に形成されたＰ
型拡散領域２３は接地電圧パッド１０に連結され、Ｎ型
拡散領域２４は入力パッド２０に連結される。基板２１
に形成されたＰ型拡散領域５５はバイアスが印加されな
いフローティング状態である。ゲート層５７は、図４の
ゲート層３５と同様に、Ｐ型拡散領域５５とＮ型ウェル
２２の間で発生するブレークダウンを加速させるので、
ＳＣＲのトリガ電圧は低下する。
【００２７】マイナスの瞬時成分に対するＳＣＲの構造
を示す図４、図６及び図８において、Ｐ型半導体基板２
１に形成されたＰ型拡散領域２３を接地電圧パッド１０
に連結し、Ｎ型拡散領域２４を入力パッド２０に連結す
る理由は、Ｐ型拡散領域２３とＮ型拡散領域２４を入力
パッド２０に共通に連結した場合は、高電圧（又は高電
流）によって基板２１が入力パッドと短絡されて、マイ
ナスの瞬時成分に対するＳＣＲの接合構造のＮＰＮＰ接
合が破壊されるためである。
を示す図４、図６及び図８において、Ｐ型半導体基板２
１に形成されたＰ型拡散領域２３を接地電圧パッド１０
に連結し、Ｎ型拡散領域２４を入力パッド２０に連結す
る理由は、Ｐ型拡散領域２３とＮ型拡散領域２４を入力
パッド２０に共通に連結した場合は、高電圧（又は高電
流）によって基板２１が入力パッドと短絡されて、マイ
ナスの瞬時成分に対するＳＣＲの接合構造のＮＰＮＰ接
合が破壊されるためである。
【００２８】図９乃至図１１は本発明の第４実施形態を
示し、これらは、ブレークダウンに寄与する拡散領域の
形成位置に従ってトリガ電圧を決定する方式を利用する
構造である。
示し、これらは、ブレークダウンに寄与する拡散領域の
形成位置に従ってトリガ電圧を決定する方式を利用する
構造である。
【００２９】図９を参照すると、Ｐ型半導体基板２１と
Ｎ型ウェル２２の間の境界面Ｘを中心にして、基板２１
に形成されたＰ型高濃度拡散領域６１とＮ型ウェル２２
に形成されたＮ型高濃度拡散領域６２とが所定間隔Ａだ
け離れて形成されている。Ｐ型高濃度拡散領域６１とＮ
型高濃度拡散領域６２はバイアスが印加されないフロー
ティング状態にある。基板２１に形成されたＰ型拡散領
域２３及びＮ型拡散領域２４は接地電圧パッド１０に共
通に連結され、Ｎ型ウェル２２に形成されたＰ型拡散領
域２８及びＮ型拡散領域２９は入力パッド２０に共通に
連結さる。入力パッド２０を通してプラスの瞬時成分が
流入されると、Ｎ型高濃度拡散領域６２とＰ型高濃度拡
散領域６１の間が逆方向にバイアスされて、ブレークダ
ウンが発生する。Ｐ型高濃度拡散領域６１とＮ型高濃度
拡散領域６２の間の間隔Ａが狭いほど、ブレークダウン
に至る電圧が低下し、これに従って、ＳＣＲのトリガ電
圧も低下する。間隔Ａは少なくとも３０Ｖ以下のトリガ
電圧を発生させるために１〜１．２μｍ程度が適当であ
るが、工程及び周辺環境等を考慮して、本発明が実現し
ようとする目的（少なくとも３０Ｖ以下のトリガ電圧）
の範囲内で設計を変更することができる。
Ｎ型ウェル２２の間の境界面Ｘを中心にして、基板２１
に形成されたＰ型高濃度拡散領域６１とＮ型ウェル２２
に形成されたＮ型高濃度拡散領域６２とが所定間隔Ａだ
け離れて形成されている。Ｐ型高濃度拡散領域６１とＮ
型高濃度拡散領域６２はバイアスが印加されないフロー
ティング状態にある。基板２１に形成されたＰ型拡散領
域２３及びＮ型拡散領域２４は接地電圧パッド１０に共
通に連結され、Ｎ型ウェル２２に形成されたＰ型拡散領
域２８及びＮ型拡散領域２９は入力パッド２０に共通に
連結さる。入力パッド２０を通してプラスの瞬時成分が
流入されると、Ｎ型高濃度拡散領域６２とＰ型高濃度拡
散領域６１の間が逆方向にバイアスされて、ブレークダ
ウンが発生する。Ｐ型高濃度拡散領域６１とＮ型高濃度
拡散領域６２の間の間隔Ａが狭いほど、ブレークダウン
に至る電圧が低下し、これに従って、ＳＣＲのトリガ電
圧も低下する。間隔Ａは少なくとも３０Ｖ以下のトリガ
電圧を発生させるために１〜１．２μｍ程度が適当であ
るが、工程及び周辺環境等を考慮して、本発明が実現し
ようとする目的（少なくとも３０Ｖ以下のトリガ電圧）
の範囲内で設計を変更することができる。
【００３０】図１０及び図１１は、図９のＮ型拡散領域
６２及びＰ型拡散領域６１のうち、１つだけを形成した
構造を示す。即ち、図１０には、基板−ウェル境界面Ｘ
から間隔Ｂ（Ａの１／２すなわち、０．５〜０．６μ
ｍ）だけ離れてＮ型高濃度拡散領域６２がＮ型ウェル２
２に形成され、図１１では、基板−ウェル境界面Ｘから
間隔Ｂ（Ａの１／２すなわち、０．５〜０．６μｍ）だ
け離れてＰ型高濃度拡散領域６１が半導体基板２１に形
成される。プラスの瞬時成分が入力パッド２０から流入
される場合、図１０ではＮ型高濃度拡散領域６２と基板
２１の間でブレークダウンが発生し、図１１ではＮ型ウ
ェル２２とＰ型高濃度拡散領域６１の間でブレークダウ
ンが発生する。
６２及びＰ型拡散領域６１のうち、１つだけを形成した
構造を示す。即ち、図１０には、基板−ウェル境界面Ｘ
から間隔Ｂ（Ａの１／２すなわち、０．５〜０．６μ
ｍ）だけ離れてＮ型高濃度拡散領域６２がＮ型ウェル２
２に形成され、図１１では、基板−ウェル境界面Ｘから
間隔Ｂ（Ａの１／２すなわち、０．５〜０．６μｍ）だ
け離れてＰ型高濃度拡散領域６１が半導体基板２１に形
成される。プラスの瞬時成分が入力パッド２０から流入
される場合、図１０ではＮ型高濃度拡散領域６２と基板
２１の間でブレークダウンが発生し、図１１ではＮ型ウ
ェル２２とＰ型高濃度拡散領域６１の間でブレークダウ
ンが発生する。
【００３１】図９乃至図１１では、主に、プラスの瞬時
成分に対するバイアス状態を示し、マイナスの瞬時成分
に対する連結構造は図示しないが、前述した図４、図６
又は図８と同一の方式によって、マイナスの瞬時成分に
対する保護機能を実行できる。即ち、Ｎ型ウェル２２に
形成されたＰ型拡散領域２８及びＮ型拡散領域２９を電
源電圧パッド３０に共通に連結し、Ｐ型基板２１に形成
されたＰ型拡散領域２３及びＮ型拡散領域２４を接地電
圧パッド１０及び入力パッド２０に各々連結することに
よって、マイナスの瞬時成分に対する保護構造が完成す
る。
成分に対するバイアス状態を示し、マイナスの瞬時成分
に対する連結構造は図示しないが、前述した図４、図６
又は図８と同一の方式によって、マイナスの瞬時成分に
対する保護機能を実行できる。即ち、Ｎ型ウェル２２に
形成されたＰ型拡散領域２８及びＮ型拡散領域２９を電
源電圧パッド３０に共通に連結し、Ｐ型基板２１に形成
されたＰ型拡散領域２３及びＮ型拡散領域２４を接地電
圧パッド１０及び入力パッド２０に各々連結することに
よって、マイナスの瞬時成分に対する保護構造が完成す
る。
【００３２】図１２乃至図１６は垂直線Ｃを中心にして
対称構造を有し、入力パッド２０と接地電圧パッド１０
の間だけでなく、入力パッド２０と電源電圧パッド３０
の間でのＥＳＤ保護機能も実行できるＳＣＲの実施形態
を示す。トリガ電圧の減少効果はいうまでもない。
対称構造を有し、入力パッド２０と接地電圧パッド１０
の間だけでなく、入力パッド２０と電源電圧パッド３０
の間でのＥＳＤ保護機能も実行できるＳＣＲの実施形態
を示す。トリガ電圧の減少効果はいうまでもない。
【００３３】先ず、図１２を参照すると、高濃度Ｐ＋領
域２８及びＮ＋領域２９がＮ型ウェル２２（第１Ｎ型ウ
ェル）に形成されて、電源電圧パッド３０に共通に連結
される（プラスの瞬時成分に対する保護の時は入力パッ
ド２０に連結される）。また、Ｎ型ウェル７２（第２N
型ウェル）内に高濃度N＋領域７３及びP＋領域７４が形
成されて入力パッド２０に共通に連結される（プラスの
瞬時成分に対する保護の時は接地電圧パッド１０に連結
される）。Ｎ＋領域７５は基板２１とＮ型ウェル２２の
間の境界面において両方に跨って形成され、これと対称
的な位置でＮ＋領域７６は基板２１とＮ型ウェル７２の
間の境界面において両方に跨って形成される。Ｎ型ウェ
ル７２がＰ＋領域７４を基板２１から隔離させるので、
マイナスの瞬時成分が入力パッド２０を通して流入され
ても、Ｐ＋領域７４と基板２１は短絡されない。Ｎ＋領
域７５，７６はＳＣＲのトリガ電圧を低下させる。一
方、図１４に示すように、Ｎ＋領域７５，７６をＰ＋領
域７８，７９に代替することもできる。
域２８及びＮ＋領域２９がＮ型ウェル２２（第１Ｎ型ウ
ェル）に形成されて、電源電圧パッド３０に共通に連結
される（プラスの瞬時成分に対する保護の時は入力パッ
ド２０に連結される）。また、Ｎ型ウェル７２（第２N
型ウェル）内に高濃度N＋領域７３及びP＋領域７４が形
成されて入力パッド２０に共通に連結される（プラスの
瞬時成分に対する保護の時は接地電圧パッド１０に連結
される）。Ｎ＋領域７５は基板２１とＮ型ウェル２２の
間の境界面において両方に跨って形成され、これと対称
的な位置でＮ＋領域７６は基板２１とＮ型ウェル７２の
間の境界面において両方に跨って形成される。Ｎ型ウェ
ル７２がＰ＋領域７４を基板２１から隔離させるので、
マイナスの瞬時成分が入力パッド２０を通して流入され
ても、Ｐ＋領域７４と基板２１は短絡されない。Ｎ＋領
域７５，７６はＳＣＲのトリガ電圧を低下させる。一
方、図１４に示すように、Ｎ＋領域７５，７６をＰ＋領
域７８，７９に代替することもできる。
【００３４】図１３では、Ｎ型ウェル７２に形成された
Ｎ＋領域７７と、Ｎ型ウェル２２に形成されたＮ＋領域
６２とが、各Ｎ型ウェルと基板２１の間の境界面から所
定間隔Ｂほど離れて各Ｎ型ウェル内に形成されている。
このような構造は、図１０の構造を垂直線Ｃを中心にし
て左右対称型に構成したものと同一である。図１５は、
図１３が図１０の構造を利用した対称構造であることと
同様に、図１１に示すＰ＋領域６１及びＮ型ウェル２２
に対する対称構造を示す。Ｐ＋領域８１はＮ型ウェル７
２と基板２１の間の境界面から所定間隔Ｂほど離れて基
板２１に形成される。図１３及び図１５の構造を結合し
て対称構造とした図１６を参照すると、Ｎ＋領域６２と
Ｐ＋領域６１とが、またＮ＋領域７７とＰ＋領域８１と
が、ウェル−基板の境界面を挟んで各Ｎ型ウェルと基板
２１に各々形成される。
Ｎ＋領域７７と、Ｎ型ウェル２２に形成されたＮ＋領域
６２とが、各Ｎ型ウェルと基板２１の間の境界面から所
定間隔Ｂほど離れて各Ｎ型ウェル内に形成されている。
このような構造は、図１０の構造を垂直線Ｃを中心にし
て左右対称型に構成したものと同一である。図１５は、
図１３が図１０の構造を利用した対称構造であることと
同様に、図１１に示すＰ＋領域６１及びＮ型ウェル２２
に対する対称構造を示す。Ｐ＋領域８１はＮ型ウェル７
２と基板２１の間の境界面から所定間隔Ｂほど離れて基
板２１に形成される。図１３及び図１５の構造を結合し
て対称構造とした図１６を参照すると、Ｎ＋領域６２と
Ｐ＋領域６１とが、またＮ＋領域７７とＰ＋領域８１と
が、ウェル−基板の境界面を挟んで各Ｎ型ウェルと基板
２１に各々形成される。
【００３５】
【発明の効果】前述のように、本発明はＳＣＲのトリガ
電圧を低下させる効果がある。特に、トリガ電圧を低下
させるために形成されるＰ型拡散領域又はＮ型拡散領域
が既存のＣＭＯＳ製造工程上で追加的なマスク工程を使
用しなくても形成されるので、製造上の利点がある。
又、必要に従ってトリガ電圧を調整できるので（図９乃
至図１１のように）、弾力性のあるＳＣＲの構造を提供
できる。又、１つのＳＣＲ構造によってプラス又はマイ
ナスの瞬時成分に対する保護機能を共有できるので、効
率的なＥＳＤ保護機能を実行できる。
電圧を低下させる効果がある。特に、トリガ電圧を低下
させるために形成されるＰ型拡散領域又はＮ型拡散領域
が既存のＣＭＯＳ製造工程上で追加的なマスク工程を使
用しなくても形成されるので、製造上の利点がある。
又、必要に従ってトリガ電圧を調整できるので（図９乃
至図１１のように）、弾力性のあるＳＣＲの構造を提供
できる。又、１つのＳＣＲ構造によってプラス又はマイ
ナスの瞬時成分に対する保護機能を共有できるので、効
率的なＥＳＤ保護機能を実行できる。
【図１】一般的な低電圧用シリコン制御整流素子の断面
構造図である。
構造図である。
【図２】一般的な低電圧用シリコン制御整流素子の断面
構造図である。
構造図である。
【図３】本発明の第１実施形態によるシリコン制御整流
素子の断面構造図である。
素子の断面構造図である。
【図４】本発明の第１実施形態によるシリコン制御整流
素子の断面構造図である。
素子の断面構造図である。
【図５】本発明の第２実施形態によるシリコン制御整流
素子の断面構造図である。
素子の断面構造図である。
【図６】本発明の第２実施形態によるシリコン制御整流
素子の断面構造図である。
素子の断面構造図である。
【図７】本発明の第３実施形態によるシリコン制御整流
素子の断面構造図である。
素子の断面構造図である。
【図８】本発明の第３実施形態によるシリコン制御整流
素子の断面構造図である。
素子の断面構造図である。
【図９】発明の第４実施形態によるシリコン制御整流素
子の断面構造図である。
子の断面構造図である。
【図１０】本発明の第４実施形態によるシリコン制御整
流素子の断面構造図である。
流素子の断面構造図である。
【図１１】本発明の第４実施形態によるシリコン制御整
流素子の断面構造図である。
流素子の断面構造図である。
【図１２】本発明に従って対称構造を有するシリコン制
御整流素子の断面構造図である。
御整流素子の断面構造図である。
【図１３】本発明に従って対称構造を有するシリコン制
御整流素子の断面構造図である。
御整流素子の断面構造図である。
【図１４】本発明に従って対称構造を有するシリコン制
御整流素子の断面構造図である。
御整流素子の断面構造図である。
【図１５】本発明に従って対称構造を有するシリコン制
御整流素子の断面構造図である。
御整流素子の断面構造図である。
【図１６】本発明に従って対称構造を有するシリコン制
御整流素子の断面構造図である。
御整流素子の断面構造図である。
１０ 接地電圧（ＶＳＳ）パッド ２０ 入力パッド ２１ P型半導体基板 ２２，７２ Ｎ型ウェル ２３，２８，３３，３４，４１，５５，６１，７４，７
８，７９，８１高濃度Ｐ型拡散領域（Ｐ＋領域） ２４，２５，２７，２９，４７，５２，６２，７３，７
５，７６，７７高濃度Ｎ型拡散領域（Ｎ＋領域） ２６，３５，５１，５７ ゲート層 ３０ 電源電圧（ＶＤＤ）パッド ３１，３６ 導電層
８，７９，８１高濃度Ｐ型拡散領域（Ｐ＋領域） ２４，２５，２７，２９，４７，５２，６２，７３，７
５，７６，７７高濃度Ｎ型拡散領域（Ｎ＋領域） ２６，３５，５１，５７ ゲート層 ３０ 電源電圧（ＶＤＤ）パッド ３１，３６ 導電層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/74 Ｆターム(参考） 5F005 AD02 AE00 AH01 AH02 CA02 GA01 5F038 BH01 BH02 BH06 BH07 CD02 CD04 DF01 EZ20 5F048 AA02 BB05 BE09 CC06 CC08 CC10 CC13 CC15 CC19
Claims (25)
- 【請求項１】 第１導電型の基板と、 この基板に形成された第２導電型の半導体領域と、 前記基板に形成された前記第１導電型の第１領域と、 前記基板に形成された前記第２導電型の第２領域と、 前記基板と前記半導体領域の間の境界面から所定距離ほ
ど離れて、前記半導体領域に形成された前記第２導電型
の第３領域と、 前記半導体領域に形成された前記第１導電型の第４領域
と、 前記半導体領域に形成された前記第２導電型の第５領域
とを含み、 前記第１領域及び前記第２領域が第１ターミナルに共通
に連結され、前記第４領域及び前記第５領域が第２ター
ミナルに共通に連結されることを特徴とする半導体装
置。 - 【請求項２】 前記第２領域と前記第３領域の間の表面
の上部に形成され、前記第１ターミナルに連結されたゲ
ート層を含むことを特徴とする請求項１に記載の半導体
装置。 - 【請求項３】 前記半導体領域から離れて前記基板に形
成された前記第２導電型の第６領域を含み、前記第３領
域が導電層を通して前記第６領域に連結されることを特
徴とする請求項１に記載の半導体装置。 - 【請求項４】 前記第２領域と前記第６領域の間の表面
の上部に形成され、前記第１ターミナルに連結されたゲ
ート層を含むことを特徴とする請求項３に記載の半導体
装置。 - 【請求項５】 前記第６領域に隣接して前記基板に形成
された前記第１導電型の第７領域を含むことを特徴とす
る請求項３に記載の半導体装置。 - 【請求項６】 前記半導体領域と前記第１及び第２領域
から離れて前記基板に形成された前記第１導電型の第６
領域を含むこと特徴とする請求項１に記載の半導体装
置。 - 【請求項７】 第１導電型の半導体基板と、 この半導体基板に形成された第２導電型の半導体領域
と、 前記基板に形成された前記第１導電型の第１領域と、 前記基板に形成された前記第２導電型の第２領域と、 前記基板と前記半導体領域の間の境界面から所定距離ほ
ど離れて、前記基板に形成された前記第１導電型の第３
領域と、 前記半導体領域に形成された前記第１導電型の第４領域
と、 前記半導体領域に形成された前記第２導電型の第５領域
とを含み、 前記第１領域が第１ターミナルに連結され、前記第２領
域が第２ターミナルに連結され、前記第４領域及び前記
第５領域が第３ターミナルに共通に連結されることを特
徴とする半導体装置。 - 【請求項８】 前記第１ターミナルは前記第２ターミナ
ルに連結されることを特徴とする請求項７に記載の半導
体装置。 - 【請求項９】 前記第３領域と前記第４領域の間の表面
の上部に形成され、導電層を通して前記第３ターミナル
に連結されたゲート層を含むことを特徴とする請求項７
に記載の半導体装置。 - 【請求項１０】 前記半導体領域と前記基板の間の境界
面と前記第４及び第５領域から離れて前記半導体領域に
形成され、前記第３領域に連結された前記第１導電型の
第６領域を含むことを特徴とする請求項７に記載の半導
体装置。 - 【請求項１１】 前記第４領域と前記第６領域の間の表
面の上部に形成され、導電層を通して前記第３ターミナ
ルに連結されたゲート層を含むことを特徴とする請求項
１０に記載の半導体装置。 - 【請求項１２】 前記第６領域に隣接して前記半導体領
域に形成された第２導電型の第７領域を含むことを特徴
とする請求項１０に記載の半導体装置。 - 【請求項１３】 第１導電型の半導体基板と、 この基板に形成された第２導電型の第１ウェルと、 この第１ウェルに形成された前記第１導電型の第１領域
と、 この第１領域と共に第１ターミナルに連結されて前記第
１ウェルに形成された第２導電型の第２領域と、 前記第１ウェルから離れて前記基板に形成された第２導
電型の第２ウェルと、 この第２ウェルに形成された前記第２導電型の第３領域
と、 この第３領域と共に第２ターミナルに連結されて前記第
２ウェルに形成された前記第１導電型の第４領域とを含
むことを特徴とする半導体装置。 - 【請求項１４】 前記第１ターミナルは電源電圧ターミ
ナルであり、前記第２ターミナルは入出力信号ターミナ
ルであることを特徴とする請求項１３に記載の半導体装
置。 - 【請求項１５】 前記第２ターミナルは接地電圧ターミ
ナルであり、前記第１ターミナルは入出力信号ターミナ
ルであることを特徴とする請求項１３に記載の半導体装
置。 - 【請求項１６】 前記基板と前記第１ウェルに跨って形
成された第５領域と、 この第５領域と同一の導電型を有し、前記基板と前記第
２ウェルに跨って形成された第６領域を含むことを特徴
とする請求項１３に記載の半導体装置。 - 【請求項１７】 前記第５領域及び第６領域は第１導電
型であることを特徴とする請求項１６に記載の半導体装
置。 - 【請求項１８】 前記第５領域及び第６領域は第２導電
型であることを特徴とする請求項１６に記載の半導体装
置。 - 【請求項１９】 第１導電型の半導体基板と、 この基板に形成された第２導電型の第１ウェルと、 この第１ウェルに形成された第１導電型の第１領域と、 この第１領域と共に第１ターミナルに連結されて前記第
１ウェルに形成された第２導電型の第２領域と、 前記第１ウェルから離れて前記基板に形成された第２導
電型の第２ウェルと、 この第２ウェルに形成された前記第２導電型の第３領域
と、 この第３領域と共に第２ターミナルに連結されて前記第
２ウェルに形成された前記第１導電型の第４領域と、 前記基板と前記第１ウェルの間の第１境界面から所定距
離ほど離れて前記第１ウェルに形成された第２導電型の
第５領域と、 前記基板と前記第２ウェルの間の第２境界面から所定距
離ほど離れて前記第２ウェルに形成された第２導電型の
第６領域とを含むことを特徴とする半導体装置。 - 【請求項２０】 前記第１ターミナルは電源電圧ターミ
ナルであり、前記第２ターミナルは入出力信号ターミナ
ルであることを特徴とする請求項１９に記載の半導体装
置。 - 【請求項２１】 前記第２ターミナルは接地電圧ターミ
ナルであり、前記第１ターミナルは入出力信号ターミナ
ルであることを特徴とする請求項１９に記載の半導体装
置。 - 【請求項２２】 第１導電型の半導体基板と、 この基板に形成された第２導電型の第１ウェルと、 この第１ウェルに形成された前記１導電型の第１領域
と、 この第１領域と共に第１ターミナルに連結されて前記第
１ウェルに形成された第２導電型の第２領域と、 前記第１ウェルから離れて前記基板に形成された第２導
電型の第２ウェルと、 この第２ウェルに形成された前記第２導電型の第３領域
と、 この第３領域と共に第２ターミナルに連結されて前記第
２ウェルに形成された前記第１導電型の第４領域と、 前記基板と前記第１ウェルの間の第１境界面から第１距
離ほど離れて前記基板に形成された第１導電型の第５領
域と、 前記基板と前記第２ウェルの間に第２境界面から第１距
離ほど離れて前記基板に形成された第１導電型の第６領
域とを含むことを特徴とする半導体装置。 - 【請求項２３】 前記基板と前記第１ウェルの間の第１
境界面から第２距離ほど離れて前記第１ウェルに形成さ
れた前記第２導電型の第７領域と、 前記基板と前記第２ウェルの間の第２境界面から第２距
離ほど離れて前記第２ウェルに形成された前記第２導電
型の第８領域とを含むことを特徴とする請求項２２に記
載の半導体装置。 - 【請求項２４】 前記第１ターミナルは電源電圧ターミ
ナルであり、前記第２ターミナルは入出力信号ターミナ
ルであることを特徴とする請求項２２に記載の半導体装
置。 - 【請求項２５】 前記第２ターミナルは接地電圧ターミ
ナルであり、前記第１ターミナルは入出力信号ターミナ
ルであることを特徴とする請求項２２に記載の半導体装
置。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20000046681 | 2000-08-11 | ||
| KR2001P-19975 | 2001-04-13 | ||
| KR2000P-46681 | 2001-04-13 | ||
| KR10-2001-0019975A KR100407574B1 (ko) | 2000-08-11 | 2001-04-13 | 실리콘 제어 정류를 이용한 정전 방전 보호 장치 |
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|---|---|
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|---|---|---|---|
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