JP2010267923A - 半導体装置 - Google Patents
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Abstract
【解決手段】P型ウェル2内にはP型領域4,N型領域5aが、N型ウェル3内にはP型領域7a,N型領域8がそれぞれ形成され、両ウェル2及び3にまたがってN型領域6が形成されている。N型領域5aはN型ウェル3より不純物濃度が高く、N型領域6,8はそれよりも更に高い。P型領域7aはP型ウェル2より不純物濃度が高く、P型領域4はそれよりも更に高い。N型領域5aの上層には、不純物濃度がN型領域5aより高く、N型領域6,8と同程度のN型ドープトポリシリコン膜11がN型領域5aに接触して形成されている。P型領域7aの上層には、不純物濃度はP型領域7aより高く、P型領域4と同程度のP型ドープトポリシリコン膜12がP型領域7aに接触して形成されている。
【選択図】図2
Description
基板面と平行な第1方向に隣接して形成されたP型ウェル及びN型ウェルと、
前記P型ウェル内において、前記第1方向に素子分離領域で離隔して形成された第1P型領域及び第1N型領域と、
前記N型ウェル内において、前記第1方向に素子分離領域で離隔して形成された第2P型領域及び第2N型領域と、
前記P型ウェルの一部と前記N型ウェルの一部にまたがって形成された第3N型領域と、を有し、
前記第1〜第3N型領域は、前記N型ウェルより不純物濃度が高く、
前記第1及び第2P型領域は、前記P型ウェルより不純物濃度が高く、
前記第1P型領域は、前記第1N型領域を介して前記N型ウェルと対向する位置に形成され、
前記第2N型領域は、前記第2P型領域を介して前記P型ウェルと対向する位置に形成され、
前記第3N型領域は、前記第1N型領域と前記第2P型領域に挟まれる位置において、前記両領域と素子分離領域で分離して形成され、
前記第1N型領域と前記第2P型領域のうちの少なくとも一方の領域の上層には、当該領域に接触して、下層領域と同じ導電型で且つ同領域よりも不純物濃度が高いドープトポリシリコン膜が形成されている。
静電気等が入力された場合においても、当該静電気由来の電圧(電荷)を早期に半導体装置から逃がすことができ、内部回路を保護することができる。
を保護する
前記第1P型領域と前記第1N型領域が電気的に接続され、
前記第2P型領域と前記第2N型領域が電気的に接続されていることを別の特徴とする。
前記第2P型領域の上層に、前記第2P型領域よりも高濃度にドープされたP型ドープトポリシリコン膜が同領域に接触して形成され、
前記第1N型領域の上層に、前記第1N型領域よりも高濃度にドープされたN型ドープトポリシリコン膜が同領域に接触して形成され、
前記第1P型領域の不純物濃度は、前記第2P型領域よりも高濃度で、前記P型ドープトポリシリコン膜と同程度であり、
前記第2N型領域の不純物濃度は、前記第1N型領域よりも高濃度で、前記N型ドープトポリシリコン膜と同程度であることを特徴とする。
前記P型ウェル内において前記第1N型領域と前記第3N型領域にオーバーラップするようにトリガ用ゲート電極を有し、前記第1N型領域と前記第3N型領域をそれぞれソース/ドレインとするトリガ用MOSトランジスタが前記P型ウェル内に形成されていることを別の特徴とする。
前記第3N型領域の上層に、前記第3N型領域よりも高濃度にドープされたN型ドープトポリシリコン膜が同領域に接触して形成されていることを特徴とする。
基板上に形成されたP型ウェルと、
前記P型ウェル内において、基板面と平行な第1方向に離間して形成されたP型領域、第1N型領域、及び第2N型領域と、を有し、
前記P型領域は前記P型ウェルより不純物濃度が高く、
前記第1N型領域は、前記P型領域と前記第2N型領域に挟まれる位置に形成され、その上層には当該第1N型領域よりも不純物濃度が高いN型ドープトポリシリコン膜が当該領域に接触して形成されている。
前記第2N型領域の上層に、当該第2N型領域よりも不純物濃度が高いN型ドープトポリシリコン膜が当該領域に接触して形成されていることを特徴とする。
本発明の半導体装置の第1実施形態の模式的平面図を図1に、模式的断面図を図2に示す。なお、図2において、(a)は、図1内のL1−L1’線での断面、(b)はL2−L2’線での断面をそれぞれ表わしている。
本発明の半導体装置の第2実施形態の模式的平面図を図9に、模式的断面図を図10に示す。なお、図10は、図9内のL3−L3’線での断面を表わしている。なお、第1実施形態と同一の構成要素については同一の符号を付してその説明を省略する。また、本実施形態の半導体装置においても、第1実施形態と同様の方法を用いることで製造可能であるため、製法についての説明を省略する。
以下に別実施形態につき説明する。
2: P型ウェル
3: N型ウェル
4,4a: P型不純物拡散領域
5,5a: N型不純物拡散領域
6,6a: N型不純物拡散領域
7,7a: P型不純物拡散領域
8,8a: N型不純物拡散領域
10: 素子分離領域
11: N型ドープトポリシリコン膜
11a: ポリシリコン膜
12: P型ドープトポリシリコン膜
12a: ポリシリコン膜
13: ゲート電極
14: ゲート酸化膜
16: N型ドープトポリシリコン膜
17: N型ドープトポリシリコン膜
18: 絶縁膜
21: レジスト
22: レジスト
23: レジスト
24: レジスト
Claims (7)
- 基板面と平行な第1方向に隣接して形成されたP型ウェル及びN型ウェルと、
前記P型ウェル内において、前記第1方向に素子分離領域で離隔して形成された第1P型領域及び第1N型領域と、
前記N型ウェル内において、前記第1方向に素子分離領域で離隔して形成された第2P型領域及び第2N型領域と、
前記P型ウェルの一部と前記N型ウェルの一部にまたがって形成された第3N型領域と、を有し、
前記第1〜第3N型領域は、前記N型ウェルより不純物濃度が高く、
前記第1及び第2P型領域は、前記P型ウェルより不純物濃度が高く、
前記第1P型領域は、前記第1N型領域を介して前記N型ウェルと対向する位置に形成され、
前記第2N型領域は、前記第2P型領域を介して前記P型ウェルと対向する位置に形成され、
前記第3N型領域は、前記第1N型領域と前記第2P型領域に挟まれる位置において、前記両領域と素子分離領域で分離して形成され、
前記第1N型領域と前記第2P型領域のうちの少なくとも一方の領域の上層には、当該領域に接触して、下層領域と同じ導電型で且つ同領域よりも不純物濃度が高いドープトポリシリコン膜が形成されていることを特徴とする半導体装置。 - 前記第1P型領域と前記第1N型領域が電気的に接続され、
前記第2P型領域と前記第2N型領域が電気的に接続されていることを特徴とする請求項1に記載の半導体装置。 - 前記第2P型領域の上層に、前記第2P型領域よりも高濃度にドープされたP型ドープトポリシリコン膜が同領域に接触して形成され、
前記第1N型領域の上層に、前記第1N型領域よりも高濃度にドープされたN型ドープトポリシリコン膜が同領域に接触して形成され、
前記第1P型領域の不純物濃度は、前記第2P型領域よりも高濃度で、前記P型ドープトポリシリコン膜と同程度であり、
前記第2N型領域の不純物濃度は、前記第1N型領域よりも高濃度で、前記N型ドープトポリシリコン膜と同程度であることを特徴とする請求項1又は2に記載の半導体装置。 - 前記P型ウェル内において前記第1N型領域と前記第3N型領域にオーバーラップするようにトリガ用ゲート電極を有し、前記第1N型領域と前記第3N型領域をそれぞれソース/ドレインとするトリガ用MOSトランジスタが前記P型ウェル内に形成されていることを特徴とする請求項1〜3のいずれか1項に記載の半導体装置。
- 前記第3N型領域の上層に、前記第3N型領域よりも高濃度にドープされたN型ドープトポリシリコン膜が同領域に接触して形成されていることを特徴とする請求項1〜4のいずれか1項に記載の半導体装置。
- 基板上に形成されたP型ウェルと、
前記P型ウェル内において、基板面と平行な第1方向に離間して形成されたP型領域、第1N型領域、及び第2N型領域と、を有し、
前記P型領域は前記P型ウェルより不純物濃度が高く、
前記第1N型領域は、前記P型領域と前記第2N型領域に挟まれる位置に形成され、その上層には当該第1N型領域よりも不純物濃度が高いN型ドープトポリシリコン膜が当該領域に接触して形成されていることを特徴とする半導体装置。 - 前記第2N型領域の上層に、当該第2N型領域よりも不純物濃度が高いN型ドープトポリシリコン膜が当該領域に接触して形成されていることを特徴とする請求項6に記載の半導体装置。
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