JPS6331157A - Ｃ−ｍｏｓ ｌｓｉの保護回路 - Google Patents
Ｃ−ｍｏｓ ｌｓｉの保護回路Info
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- JPS6331157A JPS6331157A JP61174766A JP17476686A JPS6331157A JP S6331157 A JPS6331157 A JP S6331157A JP 61174766 A JP61174766 A JP 61174766A JP 17476686 A JP17476686 A JP 17476686A JP S6331157 A JPS6331157 A JP S6331157A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要〕
入力端に直列抵抗体を接続し、直列抵抗体と入力トラン
ジスタのゲートとの間に、保護トランジスタとして、ウ
ェル領域をベースにしたラテラルトランジスタを設け、
該ラテラルトランジスタのベースにＭＯＳ トランジス
タを接続し、未使用時はベースをフローテングとして、
異常電圧が印加したときにラテラルトランジスタが導通
し、放電するようにした構造のＣ−ＭＯＳ Ｌ Ｓ Ｉ
用の保護回路である。
ジスタのゲートとの間に、保護トランジスタとして、ウ
ェル領域をベースにしたラテラルトランジスタを設け、
該ラテラルトランジスタのベースにＭＯＳ トランジス
タを接続し、未使用時はベースをフローテングとして、
異常電圧が印加したときにラテラルトランジスタが導通
し、放電するようにした構造のＣ−ＭＯＳ Ｌ Ｓ Ｉ
用の保護回路である。
このような保護回路によれば、ＬＳＩの微細な低ゲート
耐圧の入力トランジスタも充分に保護される。
耐圧の入力トランジスタも充分に保護される。
［産業上の利用分野］
本発明は（ニーＭＯ３Ｌ Ｓ Ｉの保護回路に関する。
最近、Ｃ−ＭＯＳ トランジスタ（相補型モストラン
ジスタ）からなるＬＳＩ（大規模集積回路）が増加して
おり、これは２５６に、ＩＭ、４Ｍ、１６Ｍビットメモ
リと次第に高集積化が進むにつれて消費電力に限界が生
じ、そのため、低電力化の容易なＣ−ＭＯＳ トラン
ジスタを使用して、更に高集積化しようとする傾向にあ
るからである。
ジスタ）からなるＬＳＩ（大規模集積回路）が増加して
おり、これは２５６に、ＩＭ、４Ｍ、１６Ｍビットメモ
リと次第に高集積化が進むにつれて消費電力に限界が生
じ、そのため、低電力化の容易なＣ−ＭＯＳ トラン
ジスタを使用して、更に高集積化しようとする傾向にあ
るからである。
一方、個々のトランジスタは微細化されて、ゲート絶縁
膜が薄くなって、ゲート絶縁耐圧が低下している。従っ
て、これらのトランジスタで構成されるＬＳＩに適応で
きる静電破壊防止用の保護回路が要望されている。
膜が薄くなって、ゲート絶縁耐圧が低下している。従っ
て、これらのトランジスタで構成されるＬＳＩに適応で
きる静電破壊防止用の保護回路が要望されている。
さて、静電破壊防止用の保護回路とは、入力端に静電気
に伴う異常高圧、例えば、数百ボルトの高圧が印加され
たとき、ＩＣ内部のトランジスタが破壊されないように
保護する回路のことで、異常電圧はチャージされた人体
から受ける場合も多く、人体は容易に帯電して数千ボル
トにも達することもある。また、ＩＣの製造中、例えば
自動捺印機でゴム印からモールド容器が帯電して、それ
が入力端から入力する場合もある。
に伴う異常高圧、例えば、数百ボルトの高圧が印加され
たとき、ＩＣ内部のトランジスタが破壊されないように
保護する回路のことで、異常電圧はチャージされた人体
から受ける場合も多く、人体は容易に帯電して数千ボル
トにも達することもある。また、ＩＣの製造中、例えば
自動捺印機でゴム印からモールド容器が帯電して、それ
が入力端から入力する場合もある。
このような異常高圧によるＩＣの破壊を防ぐため、従来
からも種々の保護回路が考案されており、第４図は保護
トランジスタＱ１としてフィールドトランジスタを用い
た例で、Ｑ、は保護されるトランジスタ（被保護トラン
ジスタ）、Ｒ１は抵抗体である。フィールドトランジス
タとは、半導体基板に設けた膜厚数千人のフィールド絶
縁膜をゲート絶縁膜にしたトランジスタのことで、スレ
ーショルド電圧は数十ボルトと高いが、数百ボルトの異
常高圧が入力端Ｉｎから加わると、Ｑｌがオンして異常
電圧は被保護トランジスタＱＯに印加することなく、接
地電源（Ｖｓｓ）側へ放電される。
からも種々の保護回路が考案されており、第４図は保護
トランジスタＱ１としてフィールドトランジスタを用い
た例で、Ｑ、は保護されるトランジスタ（被保護トラン
ジスタ）、Ｒ１は抵抗体である。フィールドトランジス
タとは、半導体基板に設けた膜厚数千人のフィールド絶
縁膜をゲート絶縁膜にしたトランジスタのことで、スレ
ーショルド電圧は数十ボルトと高いが、数百ボルトの異
常高圧が入力端Ｉｎから加わると、Ｑｌがオンして異常
電圧は被保護トランジスタＱＯに印加することなく、接
地電源（Ｖｓｓ）側へ放電される。
Ｖｓｓはグラウンド（接地）に接続されている電源端子
で、大きな容量がある。尚、抵抗体Ｒ３は保護トランジ
スタＱ１がオンした時、印加した異常高圧をＱｌとで分
割するための抵抗体で、数にΩ以下の低抵抗が挿入され
る。
で、大きな容量がある。尚、抵抗体Ｒ３は保護トランジ
スタＱ１がオンした時、印加した異常高圧をＱｌとで分
割するための抵抗体で、数にΩ以下の低抵抗が挿入され
る。
第５図は他の保護回路を示しており、本例は最近汎用さ
れている回路例である。第４図と同じ（Ｑｌは保護トラ
ンジスタ、Ｑｏは被保護トランジスタ、Ｒ１は抵抗体で
あるが、ＱｌのゲートにはトランジスタＱ２が接続して
いる。そして、使用状態では、Ｑ２のゲートにはＶｃｃ
が印加しているから、オン状態になっているが、Ｑｌは
オフになっているため動作しない。
れている回路例である。第４図と同じ（Ｑｌは保護トラ
ンジスタ、Ｑｏは被保護トランジスタ、Ｒ１は抵抗体で
あるが、ＱｌのゲートにはトランジスタＱ２が接続して
いる。そして、使用状態では、Ｑ２のゲートにはＶｃｃ
が印加しているから、オン状態になっているが、Ｑｌは
オフになっているため動作しない。
一方、異常電圧ＶＱが入力端Ｉｎに加わると、接続端ｍ
にも同じ電圧がかかり、その電圧が保護トランジスタＱ
１のブレークダウン電圧ＶＢを越えると、Ｑｌがオンし
て接続端ｍとＶＳ３との間が導通し、異常電圧ｖ（１は
Ｖｓｓ側へ放電する。この動作状態を第６図の図表に図
示しており、このようにして、接続端ｍに現れた異常電
圧ｖｏはＱ、のゲートには印加せずに、Ｑ、が保護され
る。尚、第６図の図表において、異常電圧ＶＯが加わっ
て、ブレークダウン電圧ＶＢに達する時間はｐｓ（ピコ
秒）単位で、ＶＯが低下する時間は精々１μｓ（マイク
ロ秒）以下のトランジスタイムτに近似している。
にも同じ電圧がかかり、その電圧が保護トランジスタＱ
１のブレークダウン電圧ＶＢを越えると、Ｑｌがオンし
て接続端ｍとＶＳ３との間が導通し、異常電圧ｖ（１は
Ｖｓｓ側へ放電する。この動作状態を第６図の図表に図
示しており、このようにして、接続端ｍに現れた異常電
圧ｖｏはＱ、のゲートには印加せずに、Ｑ、が保護され
る。尚、第６図の図表において、異常電圧ＶＯが加わっ
て、ブレークダウン電圧ＶＢに達する時間はｐｓ（ピコ
秒）単位で、ＶＯが低下する時間は精々１μｓ（マイク
ロ秒）以下のトランジスタイムτに近似している。
且つ、これらの保護回路はｎチャネルＭＯ３，Ｃ−ＭＯ
Ｓのいずれにも適用される。
Ｓのいずれにも適用される。
［発明が解決しようとする問題点］
ところで、従前は、被保護トランジスタＱｏのゲート絶
縁膜は膜厚５００〜１０００人程度あり、そのゲート絶
縁耐圧は５０〜１００ボルト程度であったから、Ｑｌの
ブレークダウン電圧ＶＢが３０ボルト程度で充分に、Ｑ
Ｏを保護する役目が果たせていた。
縁膜は膜厚５００〜１０００人程度あり、そのゲート絶
縁耐圧は５０〜１００ボルト程度であったから、Ｑｌの
ブレークダウン電圧ＶＢが３０ボルト程度で充分に、Ｑ
Ｏを保護する役目が果たせていた。
しかし、最近、ＩＣが微細化されて、Ｑ、のゲート絶縁
膜が膜厚２００人程度になり、そのゲート耐圧が２０ボ
ルト程度と低くなって（ると、Ｑｌのブレークダウン電
圧ＶＢを２０ボルト以下に低下させなければ、Ｑ、を保
護できなくなってきた。
膜が膜厚２００人程度になり、そのゲート耐圧が２０ボ
ルト程度と低くなって（ると、Ｑｌのブレークダウン電
圧ＶＢを２０ボルト以下に低下させなければ、Ｑ、を保
護できなくなってきた。
ところが、Ｑｌのブレークダウン電圧ＶＢを低下させる
ためには、第５図に示した保護回路において、ゲート絶
縁膜を薄くする必要があり、そうすれば保護トランジス
タＱ１自身が破壊され易くなって、保護回路が役立たな
くなる問題がある。
ためには、第５図に示した保護回路において、ゲート絶
縁膜を薄くする必要があり、そうすれば保護トランジス
タＱ１自身が破壊され易くなって、保護回路が役立たな
くなる問題がある。
第７図は保護トランジスタＱ、の破壊され易い部分を図
示したもので、１はｐ型基板、２はフィールド絶縁膜、
３はｎ型ソース領域、４はゲート電極、５はゲート絶縁
膜、６はｐ＋型チャネルカット領域、７はｎ型ソース領
域であるが、異常電圧が印加されると、ゲート絶縁膜の
うちのゲーテッドジャンクション（Ｇａｔｅｄ Ｊｕｎ
ｃｔｉｏｎ） ５１部分でゲート絶縁膜が破壊され易（
、また、ｐ＋型チャネルカット領域６とｎ型ソース領域
３との境界３６も異常電圧で破壊され易い。
示したもので、１はｐ型基板、２はフィールド絶縁膜、
３はｎ型ソース領域、４はゲート電極、５はゲート絶縁
膜、６はｐ＋型チャネルカット領域、７はｎ型ソース領
域であるが、異常電圧が印加されると、ゲート絶縁膜の
うちのゲーテッドジャンクション（Ｇａｔｅｄ Ｊｕｎ
ｃｔｉｏｎ） ５１部分でゲート絶縁膜が破壊され易（
、また、ｐ＋型チャネルカット領域６とｎ型ソース領域
３との境界３６も異常電圧で破壊され易い。
従って、第５図に示す保護回路では、保護トランジスタ
Ｑ、のブレークダウン電圧を低くすると、最初の異常電
圧で破壊されて、以降に異常電圧がかかつても保護回路
の役目を果たさなくなる欠点がある。また、第４図に示
す保護回路は、印加電圧が更に高くなければ動作しない
から同様に役立たない。
Ｑ、のブレークダウン電圧を低くすると、最初の異常電
圧で破壊されて、以降に異常電圧がかかつても保護回路
の役目を果たさなくなる欠点がある。また、第４図に示
す保護回路は、印加電圧が更に高くなければ動作しない
から同様に役立たない。
本発明は、これらの保護回路に代わり、最近、汎用され
ているＣ−ＭＯＳ Ｌ Ｓ Ｉを保護するための保護回
路を提案するものである。
ているＣ−ＭＯＳ Ｌ Ｓ Ｉを保護するための保護回
路を提案するものである。
［問題点を解決するための手段］
その問題は、入力端と入力Ｃ−ＭＯＳ トランジスタ
のゲートとの間に、直列に抵抗体を接続し、該抵抗体と
前記ゲートとの間に、ウェル領域をベースにしたラテラ
ルトランジスタのコレクタを接続し、該ラテラルトラン
ジスタのエミッタを電源に接続し、前記ベースにＭＯＳ
トランジスタを接続して、ベースは未使用時にフローテ
ングとして、入力端から高電圧が印加されたときにラテ
ラルトランジスタが導通して放電するようにした保護回
路によって解決される。
のゲートとの間に、直列に抵抗体を接続し、該抵抗体と
前記ゲートとの間に、ウェル領域をベースにしたラテラ
ルトランジスタのコレクタを接続し、該ラテラルトラン
ジスタのエミッタを電源に接続し、前記ベースにＭＯＳ
トランジスタを接続して、ベースは未使用時にフローテ
ングとして、入力端から高電圧が印加されたときにラテ
ラルトランジスタが導通して放電するようにした保護回
路によって解決される。
［作用］
即ち、本発明は、Ｃ−ＭＯＳ Ｌ Ｓ Ｉの保護トラン
ジスタとして、ウェル領域をベースにしたラテラルトラ
ンジスタを使用するもので、そのラテラルトランジスタ
のベースにＭＯＳ トランジスタを接続し、未使用時
はベースをフローティグ状態とし、高電圧が印加された
ときにラテラルトランジスタが導通して、入力トランジ
スタを保護するようにした保護回路である。
ジスタとして、ウェル領域をベースにしたラテラルトラ
ンジスタを使用するもので、そのラテラルトランジスタ
のベースにＭＯＳ トランジスタを接続し、未使用時
はベースをフローティグ状態とし、高電圧が印加された
ときにラテラルトランジスタが導通して、入力トランジ
スタを保護するようにした保護回路である。
このような保護回路は、保護トランジスタがラテラルト
ランジスタであり、高電圧が印加してもコレクタエミッ
タ電圧Ｖｃｅまでしか電位が上昇しないために自壊せず
、そのＶｃｅを低（したラテラルトランジスタによって
、低ゲート耐圧の入力ｔ”ランジスタを保護することが
できる。
ランジスタであり、高電圧が印加してもコレクタエミッ
タ電圧Ｖｃｅまでしか電位が上昇しないために自壊せず
、そのＶｃｅを低（したラテラルトランジスタによって
、低ゲート耐圧の入力ｔ”ランジスタを保護することが
できる。
なお、ここに、ラテラルトランジスタを用いる理由は、
ラテラルトランジスタがＣ−ＭＯＳ Ｉ−ランジスタ
（素子）と同じ工程で作成できるバイポーラトランジス
タであるからで、ベースはウェルと同時に形成し、コレ
クタ、エミッタはソース、ドレインと同時に形成できる
。
ラテラルトランジスタがＣ−ＭＯＳ Ｉ−ランジスタ
（素子）と同じ工程で作成できるバイポーラトランジス
タであるからで、ベースはウェルと同時に形成し、コレ
クタ、エミッタはソース、ドレインと同時に形成できる
。
［実施例］
以下、図面を参照して実施例によって詳細に説明する。
第１図は本発明にかかる保護回路の概要構造図で、第２
図はその等価回路図である。これらの図において、Ｑ３
はｎｐｎラテラルトランジスタ。
図はその等価回路図である。これらの図において、Ｑ３
はｎｐｎラテラルトランジスタ。
Ｑ、は被保護の人力Ｃ−ＭＯＳ トランジスタ、Ｒ３
は抵抗体で、Ｑ８のベースにはｎチャネルトランジスタ
Ｑ４の一端（ソースまたはドレイン）が接続されている
。第１図では、Ｃ−ＭＯＳ ｌ−ランジスタＱｏのｐ
チャネルトランジスタのみ示しており、また、ｎｐｎラ
テラルトランジスタＱ３のＣはコレクタ、Ｂはベース、
Ｅはエミッタで、Ｖｃｃは電源、ＶＢＢは基板バイアス
電源、Ｖｓｓは接地電源である。
は抵抗体で、Ｑ８のベースにはｎチャネルトランジスタ
Ｑ４の一端（ソースまたはドレイン）が接続されている
。第１図では、Ｃ−ＭＯＳ ｌ−ランジスタＱｏのｐ
チャネルトランジスタのみ示しており、また、ｎｐｎラ
テラルトランジスタＱ３のＣはコレクタ、Ｂはベース、
Ｅはエミッタで、Ｖｃｃは電源、ＶＢＢは基板バイアス
電源、Ｖｓｓは接地電源である。
かくして、ＬＳＩが使用状態にある時、Ｑ４のゲートに
はＶｃｃが印加して、オン状態になっているが、Ｑ３が
オフになっているから、この保護回路は動作しない。
はＶｃｃが印加して、オン状態になっているが、Ｑ３が
オフになっているから、この保護回路は動作しない。
しかし、未使用状態にある時、ラテラルトランジスタＱ
３のベースＢはフローティングとなっており、その時、
静電気の異常電圧ＶＯが入力端Ｉｎに加わると、接続端
ｍにも同様の高電圧が印加し、その電圧がラテラルトラ
ンジスタＱ３のコレクタエミッタ電圧Ｖｃｅを越えると
、Ｑ、がオンして接続端ｍとＶｓｓとの間が導通し、異
常電圧ＶＯはＶｓｓ側へ放電する。この動作を第３図の
図表に図示しており、これはサイリスタと同様の作用で
ある。
３のベースＢはフローティングとなっており、その時、
静電気の異常電圧ＶＯが入力端Ｉｎに加わると、接続端
ｍにも同様の高電圧が印加し、その電圧がラテラルトラ
ンジスタＱ３のコレクタエミッタ電圧Ｖｃｅを越えると
、Ｑ、がオンして接続端ｍとＶｓｓとの間が導通し、異
常電圧ＶＯはＶｓｓ側へ放電する。この動作を第３図の
図表に図示しており、これはサイリスタと同様の作用で
ある。
即ち、Ｑ３のコレクタＣに異常電圧Ｖ。がかかつて、コ
レクタＣの電位が上昇すると、同時にベースＢの電位も
上昇して、ベースＢとエミッタＥ間が順方向になり、電
位がＶｃｅを越えると、導通してＶｓｓ側へ放電する。
レクタＣの電位が上昇すると、同時にベースＢの電位も
上昇して、ベースＢとエミッタＥ間が順方向になり、電
位がＶｃｅを越えると、導通してＶｓｓ側へ放電する。
そのため、本発明にかかる保護回路はベースＢがフロー
ティング状態にあることが重要で、ペースがフローティ
ング状態にある時、Ｖｃｅを越えると導通して放電する
から、ラテラルトランジスタＱ３は壊れない。
ティング状態にあることが重要で、ペースがフローティ
ング状態にある時、Ｖｃｅを越えると導通して放電する
から、ラテラルトランジスタＱ３は壊れない。
このような構造の保護トランジスタとしての、ラテラル
トランジスタＱ３のＶｃｅは、１０ボルト程度まで低下
させることが可能である。それは、ラテラルトランジス
タがＭＯＳ ｌ−ランジスタとは異質で、バイポーラト
ランジスタの一種であるため、設計面からの制約も少な
く、従って、Ｖｃｅを低下させた保護回路に構成できる
。
トランジスタＱ３のＶｃｅは、１０ボルト程度まで低下
させることが可能である。それは、ラテラルトランジス
タがＭＯＳ ｌ−ランジスタとは異質で、バイポーラト
ランジスタの一種であるため、設計面からの制約も少な
く、従って、Ｖｃｅを低下させた保護回路に構成できる
。
且つ、要すれば、コレクタ・エミッタ間隔ｄ（第１図参
照）をできるだけ小さくする方が、バイポーラトランジ
スタのβ（電流増幅率）が大きくなって、保護効果が大
きくなる。また、コレクタＣの領域は広い面積の方がカ
ップリング容量が大きくなって、同様に保護効果が高ま
る。これらの条件は設計上から考慮することができる。
照）をできるだけ小さくする方が、バイポーラトランジ
スタのβ（電流増幅率）が大きくなって、保護効果が大
きくなる。また、コレクタＣの領域は広い面積の方がカ
ップリング容量が大きくなって、同様に保護効果が高ま
る。これらの条件は設計上から考慮することができる。
［発明の効果］
以上の説明から明らかなように、本発明にかかる保護回
路によれば、微細な低ゲート絶縁耐圧の入力トランジス
タからなるＣ−門Ｏ３Ｌ Ｓ Ｉを十分に静電破壊から
保護することができ、高集積ＬＳＩの信頼性向上に大き
く貢献するものである。
路によれば、微細な低ゲート絶縁耐圧の入力トランジス
タからなるＣ−門Ｏ３Ｌ Ｓ Ｉを十分に静電破壊から
保護することができ、高集積ＬＳＩの信頼性向上に大き
く貢献するものである。
第１図は本発明にかかる保護回路の概要構造図、第２図
はその等価回路図、 第３図はその保護動作を説明する図表、第４図、第５図
は従来の保護回路を示す図、第６図はその保護動作を説
明する図表、第７図は従来の問題点を示す図である。 図において、 Ｑ、は被保護トランジスタ、 Ｑｌは従来のＭＯＳ トランジスタからなる保護トラン
ジスタ、 Ｑ、は本発明に適用するラテラルトランジスタからなる
保護トランジスタ、 Ｑ２．Ｑ４はＭＯＳ トランジスタ、 Ｒ，、Ｒａは抵抗体、 Ｃはコレクタ、 Ｂはベース、 Ｅはエミッタ を示している。 第１図 、Ｍ−月にママ１様言ｌ巨ＬｎトのＸ葎カロ路百〇第２
図 Ｖｃｇ −５−ｖｃ そに譚μラシジＺり司オカ炸面表 第３１２Ｉ 従禾轡條Ｔ＃■杯 第４図 便法Ａ３几１ｆ１２ｒｈｚ・１１牙薄口１幕第 ５ 図 第６図 １、旬鼓央り喜凶 第７図 手続補正書（自発） 昭和１／年特許願第２りｇｕ号 ３、補正をする者 事ｆ↑との関係 社許出願人 住所 神奈川県用崎市中原区上小田中１０１５％地（５
２２）名称富士通株式会社 ４、代 理 人 住所 神奈川県川崎市中
原区上小田中１０１５番地富士通株式会社内 ４鳴 皆 一＼ 一許庁 −ｈ−１々 （１） 明ｍ書の発明の名称を以下のとおり補正する
。 「ＭＩｓＬｓＩの保１回路Ｊ （２）明細書の特許請求の範囲を以下のとおり補正する
０ 僅回路」 （３） 明細を第２’ＩＮ第１０付記ａ ｒＣ−ＭＯ
Ｓ ＬＳＩ０ＪをｒＭＩＳ ＬＳＩの」に補正する。 （４）明細書第７頁第１０行記載ｒＣ−ＭＯ８ＬＳＩを
」を「ＭＩｓＬｓＩを」に補正する。 （５）明ａｌｌ書第７頁第１３行〜第８頁第２行を以下
のとおり補正する。 ［その問題は、ＬＳＩの被保護ＭＩＳトランジスタと外
部端子間に接続された抵抗体と、ＬＳＴのチップ表百に
形成されたウェル領域をベースとし、核ウェル領域内に
形成されたコレクタ及びエミッタがそれぞれ前記抵抗体
及び電源端子に接続されたラテラルトランジスタからな
る保護用トランジスタと、電源が供給されてい々いとキ
前記ペースをフローティング状態とし、電源が供給され
ているとき前記ベースを前記電源端子に導通させるトラ
ンジスタと全有するＭＩＳ ＬＳＩの保護回路」（６）
明細書第８頁第５行記載「Ｃ−ＭＯＳ ＬＳＩの」をｒ
ＭＩＳ ＬＳＩの」に補正する。 （７） 明細書第８頁第８行記載「ＭＯＳトランジス
タ」をｒＭＩＳＭＯＳトランジスタ正する。 （８）明細書第８頁第１９行〜第９頁第５行全以下のと
おり補正する。 「なお、ＭＩＳトランジスタとしてＣ−ＭＩＳ トラ
ンジスタを用いるＬＳＩに本発明の保護回路を設ける場
合は、ラテラルトランジスタがＣ−ＭＩＳトランジスタ
と同じ工程で作成できる。
はその等価回路図、 第３図はその保護動作を説明する図表、第４図、第５図
は従来の保護回路を示す図、第６図はその保護動作を説
明する図表、第７図は従来の問題点を示す図である。 図において、 Ｑ、は被保護トランジスタ、 Ｑｌは従来のＭＯＳ トランジスタからなる保護トラン
ジスタ、 Ｑ、は本発明に適用するラテラルトランジスタからなる
保護トランジスタ、 Ｑ２．Ｑ４はＭＯＳ トランジスタ、 Ｒ，、Ｒａは抵抗体、 Ｃはコレクタ、 Ｂはベース、 Ｅはエミッタ を示している。 第１図 、Ｍ−月にママ１様言ｌ巨ＬｎトのＸ葎カロ路百〇第２
図 Ｖｃｇ −５−ｖｃ そに譚μラシジＺり司オカ炸面表 第３１２Ｉ 従禾轡條Ｔ＃■杯 第４図 便法Ａ３几１ｆ１２ｒｈｚ・１１牙薄口１幕第 ５ 図 第６図 １、旬鼓央り喜凶 第７図 手続補正書（自発） 昭和１／年特許願第２りｇｕ号 ３、補正をする者 事ｆ↑との関係 社許出願人 住所 神奈川県用崎市中原区上小田中１０１５％地（５
２２）名称富士通株式会社 ４、代 理 人 住所 神奈川県川崎市中
原区上小田中１０１５番地富士通株式会社内 ４鳴 皆 一＼ 一許庁 −ｈ−１々 （１） 明ｍ書の発明の名称を以下のとおり補正する
。 「ＭＩｓＬｓＩの保１回路Ｊ （２）明細書の特許請求の範囲を以下のとおり補正する
０ 僅回路」 （３） 明細を第２’ＩＮ第１０付記ａ ｒＣ−ＭＯ
Ｓ ＬＳＩ０ＪをｒＭＩＳ ＬＳＩの」に補正する。 （４）明細書第７頁第１０行記載ｒＣ−ＭＯ８ＬＳＩを
」を「ＭＩｓＬｓＩを」に補正する。 （５）明ａｌｌ書第７頁第１３行〜第８頁第２行を以下
のとおり補正する。 ［その問題は、ＬＳＩの被保護ＭＩＳトランジスタと外
部端子間に接続された抵抗体と、ＬＳＴのチップ表百に
形成されたウェル領域をベースとし、核ウェル領域内に
形成されたコレクタ及びエミッタがそれぞれ前記抵抗体
及び電源端子に接続されたラテラルトランジスタからな
る保護用トランジスタと、電源が供給されてい々いとキ
前記ペースをフローティング状態とし、電源が供給され
ているとき前記ベースを前記電源端子に導通させるトラ
ンジスタと全有するＭＩＳ ＬＳＩの保護回路」（６）
明細書第８頁第５行記載「Ｃ−ＭＯＳ ＬＳＩの」をｒ
ＭＩＳ ＬＳＩの」に補正する。 （７） 明細書第８頁第８行記載「ＭＯＳトランジス
タ」をｒＭＩＳＭＯＳトランジスタ正する。 （８）明細書第８頁第１９行〜第９頁第５行全以下のと
おり補正する。 「なお、ＭＩＳトランジスタとしてＣ−ＭＩＳ トラ
ンジスタを用いるＬＳＩに本発明の保護回路を設ける場
合は、ラテラルトランジスタがＣ−ＭＩＳトランジスタ
と同じ工程で作成できる。
Claims (1)
- 入力端と入力Ｃ−ＭＯＳトランジスタのゲートとの間
に、直列に抵抗体を挿入し、該抵抗体と前記ゲートの間
に、ウェル領域をベースにしたラテラルトランジスタの
コレクタを接続し、該ラテラルトランジスタのエミッタ
を電源に接続し、前記ベースにＭＯＳトランジスタを接
続して、該ベースが未使用時にフローティング状態にあ
ることを特徴とするＣ−ＭＯＳＬＳＩの保護回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61174766A JPS6331157A (ja) | 1986-07-24 | 1986-07-24 | Ｃ−ｍｏｓ ｌｓｉの保護回路 |
| EP87306370A EP0257774A1 (en) | 1986-07-24 | 1987-07-17 | Protection circuit for large-scale integrated circuit |
| KR1019870008029A KR900004726B1 (ko) | 1986-07-24 | 1987-07-23 | 대규모 집적회로용 보호회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61174766A JPS6331157A (ja) | 1986-07-24 | 1986-07-24 | Ｃ−ｍｏｓ ｌｓｉの保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6331157A true JPS6331157A (ja) | 1988-02-09 |
Family
ID=15984299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61174766A Pending JPS6331157A (ja) | 1986-07-24 | 1986-07-24 | Ｃ−ｍｏｓ ｌｓｉの保護回路 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0257774A1 (ja) |
| JP (1) | JPS6331157A (ja) |
| KR (1) | KR900004726B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007067438A (ja) * | 1999-07-01 | 2007-03-15 | Toshiba Corp | 半導体装置とその製造方法 |
| JP2009111328A (ja) * | 2007-10-10 | 2009-05-21 | Sony Corp | 静電保護回路 |
| JP2010267923A (ja) * | 2009-05-18 | 2010-11-25 | Sharp Corp | 半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5465189A (en) * | 1990-03-05 | 1995-11-07 | Texas Instruments Incorporated | Low voltage triggering semiconductor controlled rectifiers |
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| DE69231494T2 (de) * | 1991-12-27 | 2001-05-10 | Texas Instruments Inc | Vorrichtung für ESD-Schutz |
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Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3746946A (en) * | 1972-10-02 | 1973-07-17 | Motorola Inc | Insulated gate field-effect transistor input protection circuit |
| JPS57109375A (en) * | 1980-12-26 | 1982-07-07 | Fujitsu Ltd | Mis type transistor protection circuit |
-
1986
- 1986-07-24 JP JP61174766A patent/JPS6331157A/ja active Pending
-
1987
- 1987-07-17 EP EP87306370A patent/EP0257774A1/en not_active Withdrawn
- 1987-07-23 KR KR1019870008029A patent/KR900004726B1/ko not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007067438A (ja) * | 1999-07-01 | 2007-03-15 | Toshiba Corp | 半導体装置とその製造方法 |
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0257774A1 (en) | 1988-03-02 |
| KR900004726B1 (ko) | 1990-07-05 |
| KR880002270A (ko) | 1988-04-30 |
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