KR900004726B1 - 대규모 집적회로용 보호회로 - Google Patents

대규모 집적회로용 보호회로 Download PDF

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Abstract

내용 없음.

Description

대규모 집적회로용 보호회로
제1도 및 제2도는 이전기술의 2종류의 대규모 집적회로용 보호회로.
제3도는 제2도의 도시된 이전기술 보호회로의 횡단면도.
제4도는 보호회로의 동작특성도.
제5도는 본 발명의 일실시예에 따른 대규모 집적회로용 보호회로의 횡단면도.
제6도는 제5도의 장치의 회로도.
제7도는 보호 트랜지스터의 동작특성도.
제8도는 본 발명의 일실시예에 따른 대규모 집적회로용 보호회로 실제패턴의 일예.
제9도는 본 발명의 다른 실시예를 도시한 도면.
제10도는 제7도의 장치의 회로도.
제11도는 본 발명의 다른 실시예를 도시한 도면.
본 발명은 대규모 집적회로용 보호회로에 관한 것이다. 본 발명에 따른 보호회로는 예를들면, 상보형 금속 인슐레이터 반도체(CMIS)트랜지스터를 이용한 대규모 집적회로에 사용된다.
보호회로는 정전충전에 의해 야기되는 비정상적인 고전압에 의한 집적회로의 트랜지스터의 파괴를 방지하기 위하여 대규모 집적회로에 제공된다. 정정충전은 집적회로의 제조과정중에 예를들어 500 내지 1000볼트 전위를 갖는 정전전하를 나를 수 있는 인체와 집적회로단자의 접촉에 의하여, 혹은 예를들어 러버로울형 스탬핑 기구에 의한 마크 스탬핑중에 누적되는 예를들어 수천볼트 전위를 갖는 정전전하를 나를 수 있는 집적회로의 모울드 패키지와 집적회로의 단자의 접촉에 의하여 야기된다.
여러형태의 이전기술 보호회로로서 입력저항 및 보호 트랜지스터의 조합이 사용된 것이 제안되었다. 그러나 그러한 이전기술의 보호회로는 만족할만하지 않으며 비정상적인 고전압에 반한 보호동작이 시작되는 전압치가 너무 높거나 매우 얇은 게이트 절연층이 트랜지스터 보호를 위해 사용되어 반복가해진 비정상적인 고전압에 대해서는 보호가 이루어질 수 없다는 점에서 문제점이 때로 발생된다.
비정상적인 고전압에 반한 보호동작이 적정 전압치에서 세트되어 보호동작이 트랜지스터 보호를 위해 매우 얇은 게이트 절연층이 사용되는 곳에서도 그러한 반복가해진 비정상적인 고전압에 반하여 신뢰성있게 수행될 수 있는 향상된 대규모 집적회로용 보호회로를 제공하는 것이 본 발명의 목적이다.
본 발명에 따르면, 보호될 금속 인슐레이터 반도체 트랜지스터 :외부단자와 보호될 트랜지스터의 게이트 사이에 접속된 저항 : 및 대규모 집적회로의 기판의 웰영역인 베이스를 갖는 보호 트랜지스터 포함하는 대규모 집적회로용 보호회로가 제공되었다. 보호 트랜지스터의 콜렉터는 보호될 트랜지스터의 게이트 및 저항과 접속되고 보호 트랜지스터의 에미터는 전압원과 접속되어 있다. 보호회로는 또한 보호 트랜지스터의 베이스와 상기 전압원 사이에 접속된 보조 트랜지스터를 포함한다. 보조 트랜지스터는 대규모 집적회로가 전원에 의해 에너가이즈되지 않으때 보호 트랜지스터의 베이스가 부유상태가 되게하며, 대규모 집적회로가 전원에 의해 에너가이즈될 때, 보호 트랜지스터의 베이스가 전압원과 전도상태가 되게한다.
본 발명의 바람직한 실시예를 기술하기에 앞서, 제1,2 및 3도에 도시된 이전기술의 대규모 집적회로용 보호회로 및 이전기술의 보호회로 동작이 제4도를 참고로 서술될 것이다. 이전기술의 보호회로의 제1예가 제1도에 도시되었다.
제1도의 장치에서, 입력저항(R3)은 입력단자(I)와 보호될 트랜지스터(Q1)사이에 접속되었다. 게이트 절연층은 수천 옹스트롬의 두께를 가지면 반도체 기판상에 형성된 피일드 절연층인 보호용 피일드 트랜지스터(Q5)는 저항(R3)의 일단과 전압원(Vss)사이에 접속되어 있다. 피일드 트랜지스터(Q5)의 게이트는 입력단자(I)에 접속되어 있다. 피일드 트랜지스터(Q5)의 드레스호울드 전압은 예를들어 20볼트로써 비교적 크다.
제1도의 장치에서, 비정상적인 수천볼트의 고전압(Vo)이 입력단자(I)에 가해질 때, 트랜지스터(Q5)는 온되고, 가해진 비정상적인 고전압(Vo)은 전압원(Vss)에 방전되어 접지전위가 되어 많은 양의 정전전하를 흡수할 수 있다. 트랜지스터(Q5)가 온된 후에, 가해진 비정상적인 고전압(Vo)은 트랜지스터(Q5)의 저항 대저항(R3)의 저항비에 따라 전압분할된다. 따라서 트랜지스터(Q1)의 게이트 전압인 저항(R3)이 단자(M) 저압은 더 낮게되어 트랜지스터(Q1)는 보호된다. 저항(R3)은 예를들어 수킬로오옴 혹은 이하의 저항을 갖는다.
제1도의 자이가 정규 조건하에 동작될 때, 피일드 트랜지스터(Q5)는 온되지 않으며 따라서 제1도의 장치의 정규 동작은 방지된다.
그러나 제1도의 장치에서는 비정상적인 고전압에 반한 보호 동작이 시작되는 전압치가 너무 높다는 점에서 문제점이 발생된다.
이전기술의 보호회로의 제2예가 제2도에 도시되어 있으며, 제2도의 장치에 대한 구조의 횡단면도가 제3도에 도시되었다. 제2도의 장치에서, 입력저항(R3)은 입력단자(I)와 보호될 트랜지스터(Q1)의 게이트 사이에 접속되고 보호 트랜지스터(Q6)는 저항(R3)의 1단자(M)와 전압원(Vss)사이에 접속되어 있다. 보조 트랜지스터(Q7)가 트랜지스터(Q6)의 게이트 전압원(Vss)사이에 접속되어 있다. 트랜지스터(Q7)의 게이트는 전압(Vcc)을 공급받아서 트랜지스터(Q7)가 온되지만 트랜지스터(Q6)는 오프된다. 따라서 제2의 장치의 정규 동작은 근본적으로는 방지되지 않는다.
제2도의 장치에서, 비정상적인 고전압(Vo)이 입력단자(I)에 가해져서 보호 트랜지스터에 공급될 저항(R3)의 단자(M)의 전의 V(M)'가 보호 트랜지스터(Q6)의 항복전압보다 높게될 때, 제4도의 파선곡선 V(M)'로 도시된 바와같이 트랜지스터(Q6)는 온되어서, 비정상적인 고전압(Vo)은 전압원(Vss)에 방전된다. 트랜지스터(Q6)가 온된 후에, 가해진 비정상적인 고전압(Vo)은 트랜지스터(Q6)의 저항 대 저항(R6)의 저항비에 따라서 분할된다. 따라서 트랜지스터(Q1)의 게이트 전압인 저항(R3)의 단자(M)의 전압 V(M)'은 낮아지며, 트랜지스터(Q1)의 보호는 실현된다.
제4도에서, 보호회로의 동작의 특성이 서술되었다. 비정상적인 고전압(Vo)의 공급에서 항복전압(Va')에 이르기까지의 신간은 피코세컨드 정도이다. 비정상적인 고전압(Vo)의 최하치에 떨어지는 시간은 1마이크로 세컨드 이하의 거의 순간적인 시간(T)이다.
제3도의 횡단면도에서, 폴리크리스탈린 실리콘(폴리-실리콘)의 저항층(R3)은 기판상에 형성된 이산화실리콘 절연층상에 형성되었다.
보호 트랜지스터(Q6)의 게이트는 두 n형 영역을 브릿지하기 위하여 기판상에 형성된 이산화실리콘 절연층상에 형성되었고 보조 트랜지스터(Q7)의 게이트는 두 n형 영역을 브릿지하기 위하여 기판상에 형성된 이산화실리콘 절연층상에 형성되어 있다. 보호될 트랜지스터(Q1)의 게이트는 두 n형 영역을 브릿지하기 위하여 기판상에 형성된 이산화실리콘 절연층상에 형성되었다.
제3도의 구조에서, 이산화실리콘 피일드 절연층은 트랜지스터(Q6와 Q7)사이 및 트랜지스터(Q7과 Q1)사이에 P형 기판의 표면상에 형성되었다. P+형 채널 컷(channel-cut)영역은 각각의 이렇나 피일드 절연층 및 저항(R3)밑의 절연층 밑에 형성된다.
제3도의 구조에서, 저항(R3)하의 P+형 채널 컷 영역과 n형 소오스 영역사이의 경제부분 "a"는 비정상적인 고전압에 의하여 파괴되기 쉽고, n형 소오스 영역과 트랜지스터(Q6)의 게이트하의 절연층 사이의 게이트 결합 "b"가 파괴되기 쉽다는 점에서 문제점이 발생된다.
제3도의 구조에서, 보호효과를 얻기위하여, 트랜지스터(Q6)의 항복전압(Va')을 예를들어 20볼트 이하까지 줄이는 것이 필요하다. 이느 최근 대규모 집적회로의 두께가 집적도의 증가에 부합하여 감소되었기 때문에 보호될 트랜지스터(Q!)의 게이트 절연층의 두께가 200옹스트롬 정도로 감소되어서 트랜지스터(Q1)의 게이트 항복전압을 예를들어 20볼트로 줄였기 때문이다.
따라서 트랜지스터(Q1)를 보호하기 위하여, 보호 트랜지스터(Q6)의 항복전압(Va')을 예를들어 20볼트 이하로 줄이는 것이 필요하다.
트랜지스터(Q6)의 항복전압(Va')을 줄이기 위하여 트랜지스터(Q6)의 게이트 절연층의 두께를 줄이는 것이 필요하다.
그러나,트랜지스터(Q6)의 게이트 절연층의 두께가 감소되면 상기 언급한 경계의 파괴 혹은 게이트 결합파괴가 제1비정상 고전압 때문에 발생할 수 있으며 제1비정상 고전압에 의한 파괴이후에 제3도의 장치는 더 이상 보호동작을 수행할 수 없다는 점에서 문제점이 발생된다. 따라서, 제2도의 장치에서 반복 가해진 비정성작인 고전압에 반한 보호동작은 실현될 수 없다는 문제점이 발생된다.
본 발명의 일실시예에 따른 대규모 집적회로용 보호회로는 제5도 및 제6도에 도시되었다.
횡단면 구조는 제5도에 도시되었고 제5도의 구조의 등가회로는 제6도에 도시되었다.
대규모 집적회로의 기판에 저항(R1), 보호 트랜지스터(Q3), 보조 트랜지스터(Q4) 및 보호될 금속 인슐레이터 반도체 트랜지스터(Q1)가 배치되어 있다. 저항(R1)은 기판상에 형성된 이산화실리콘(SiO2)절연층 상에 위치한 폴리크리스탈린 실리콘(폴리-실리콘)층에 의해 구성된다. 저항(R1)의 저항은 예를들어 500 내지 3000오옴이다. 보호 트랜지스터(Q3)는 기판의 웰영역내에 형성된 npn형 바이폴라 래터럴 트랜지스터이다. p영역, 좌 n영역 및 우 n영역은 각각 베이스, 콜렉터 및 에미터의 역할을 한다.
보조 트랜지스터(Q4)는 n채널 MIS 트랜지스터이며 금속 인슐레이터 반도체 트랜지스터(Q1)는 본 발명에 따른 보호될 대규모 집적회로에 있는 트랜지스터이다. 트랜지스터(Q4)는 기판의 p형 웰에 형성된 n형 소오스 및 n형 드레인을 갖는다. 트랜지스터(Q4)용 p형 웰은 보호 트랜지스터(Q3)의 베이스 형성과 동시에 형성될 수 있다. n형 소오스 및 드레인은 보호 트랜지스터(Q3)의 콜렉터 및 에미터의 형성과 동시에 형성될 수 있다. 트랜지스터(Q1)는 MIS 형이며 소오스 및 드레인, 양 p형, 절연층, 및 게이트를 갖는다.
저항(R1)의 좌단은 입력단자(I)에 접속되어 있고 저항(R1)의 우단은 Q3의 콜렉터 및 Q1의 게이트에 접속되어 있다. Q3의 베이스 Q4의 소오스(혹은 드레인)에 접속된다. Q3의 에미터 및 Q4의 드레인(혹은 소오스)은 접지전위를 갖는 전압원(Vss)에 접속되어 있다. Q4의 P영역은 기판 바이어스 기능을 갖는 전압원(VBB)혹은 전압원(Vss)에 접속되었다. Q4의 게이트 및 기판은 전압원에 접속되었다.
제5도의 장치는 고집적도의 대규모 집적회로로 구성되었다고 가정되었다. 따라서, 보호될 트랜지스터(Q1)의 게이트 절연층의 두께가 예를들면 200옹스트롬만큼 작아서 트랜지스터(Q1)의 게이트 항복전압은 예를들어 20볼트 정도로 낮다. 따라서, 보호 트랜지스터(Q3)의 항복전압은 보호동작을 실현하기 위하여 20볼트 이하가 되어야 한다.
제5도에 도시된 장치의 등가회로는 제6도에 도시되었다. 보호될 트랜지스터(Q1)의 드레인 및 소오스는 전압원(Vcc및 Vss)각각에 접속되어 있다. 저항(R1)의 단자(M)는 트랜지스터(Q1)의 게이트 접속된다. 보호 트랜지스터(Q3)의 코렉터 및 에미터는 M 및 전압원(Vss)에 각각 접속되며 보조 트랜지스터(Q4)의 드레인 및 소오스는 보호 트랜지스터(Q3)의 베이스 및 전압원(Vss)에 접속된다. 보호 트랜지스터(Q4)의 게이트 전압원(Vcc)에 접속된다.
제5도의 장치의 이제 서술될 것이다. 제5도의 대규모 집적회로가 동작중에 있을 때, 보조 트랜지스터(Q4)는 Vcc가 게이트에 공급되므로 온이지만 보호 트랜지스터(Q3)는 오프이다. 따라서 이 조건에서는 보호동작이 수행되지 않는다.
제5도의 대규모 집적회로가 동작중이 아닐 때, 보호 트랜지스터(Q3)의 베이스 부유상태에 있다. 비정상적인 정전전압(Vo)이 입력단자에 공급되어 M에 가해질 유사한 비정상적인 고전압을 야기한다고, 가정된다. M에서의 이러한 고전압이 보호 트랜지스터(Q3)의 코렉터-에미터 항복전압(BVCEO)보다 높게 될 때, 보호 트랜지스터(Q3)는 M과 Vss사이에서 전도되도록 온되어서, 가해진 비정상적인 고전압(Vo)은 전압원 (Vss)에 방전된다. 따라서, 제5도의 장치의 보호동작은 실현된다.
콜렉터 전위와 보호트랜지스터(Q3)의 콜렉터-에미터 전류의 관계는 제7도에 도시되었다. 보호 트랜지스터(Q3)의 동작은 사이리스터와 유사하다.
비정상적인 고전압(Vo)이 보호 트랜지스터(Q3)의 콜렉터에 가해질 때, 트랜지스터(Q3)의 콜렉터 전위 V(M)가 상승된다. 트랜지스터(Q3)의 베이스가 부유상태에 있으므로, 트랜지스터(Q3)의 콜렉터 전위의 상승에 따라 트랜지스터(Q3)의 베이스 전위는 따라서 상승된다. 트랜지스터(Q3)의 베이스 전위의 상승에 따라 베이스와 미터간의 전위차는 베이스로부터 에미터로 전도성있게 된다. 이 상태에서, 전압이 항복전압(VB)(콜렉터-에미터 항복전압(BVCEO)에 대응함)보다 크게될 때, 보호트랜지스터(Q3)는 온되어 제4도의 굵은선 V(M)으로 도시된 바와같이 전압원(Vss)에 방전한다. 항복전압(VB))은 예를들어 20V이며 이는 이전기술의 항복전압(VB') 30V 보다 낮다.
보호 트랜지스터(Q3)의 동작은 제4도의 타이밍도에 의한 전압곡선 V(M)으로 부터 역시 이해될 수 있을 것이다.
제5도의 장치의 상기 언급한 동작에서, 보호 트랜지스터(Q3)의 베이스는 부유상태에 있다. 트랜지스터(Q3)는 콜렉터와 에미터간의 전압이 항복전압보다 클 때 온되어서 콜렉터에 가해진 전압은 전압원(Vss)에 방전된다. 따라서, 보호 트랜지스터는 파괴되지 않는다.
제5도의 장치에서, 보호 트랜지스터(Q3)의 항복전압은 10volt 만큼 낮게 줄이는 것이 가능하다. 보호 트랜지스터(Q3)는 바이폴라형이므로 트랜지스터 설계에 있어서 MIS 형 트랜지스터 경우보다 제한이 적으며, 따라서 그러한 감소된 항복전압을 갖는 보호 트랜지스터를 포함하는 보호회로를 설계하는 것이 비교적 쉽다.
제5도의 장치의 구조에서, 보호 트랜지스터(Q3)의 콜렉터와 에미터간의 거리(d)는 가능한 작아야하며, 보호 트랜지스터(Q3)이 콜렉터의 영역은 가능한 커야 한다. 콜렉터와 에미터간의 거리(d)가 감소할 때 바이폴라 트랜지스터의 전류증폭을(β)은 증가하며 따라서 전류는 증가하고 보호 효과는 증가된다. 콜렉터의 영역이 증가할 때, 경계영역은 증가하며, 따라서 접합 정전용량이 역바이어스 경우에 증가하고 결합용량이 증가되고 따라서 보호효과는 증가된다.
본 발명의 일실시예에 따른 대규모 집적회로용 보호회로의 실제패턴의 일예가 제8도에 도시되었다.
제8도의 패턴은 입력단자 콜럭터부(A9), 저항부재(R1(a) 및 R1(b)로 구성된 입력저항, p형 웰영역에 형성된 보호 트랜지스터, 보조 트랜지스터(Q4), 보호될 트랜지스터(Q1)의 게이트에 접속된 콘덕터, 및 전압원 (Vcc및 Vss)을 포함한다. 각 저항부재(R1(a) 및 R1(b)의 저항은 585오옴이며 이는 입력저항에 총 1170오옴의 저항을 제공한다.
본 발명의 다른 실시예에 따른 대규모 집적회로용 보호회로는 제9도 및 제10도에 도시되어 있다. 제9도는 횡단면도이며 제8도의 구조의 등가회로는 제10도에 도시되어 있다.
제9도의 구조에서, 금속 인슐레이터 반도체 트랜지스터는 상보형 MIS 트랜지스터(Q1,Q2)에 의해 구성되었다. 트랜지스터의 게이트는 입력저항(R1)의 일단에 공통 접속되어 있다. 제9도의 장치의 보호동작은 근본적으로 제5도의 장치와 동일한다.
상보형 MIS 트랜지스터(Q1,Q2) 및 제9도에 도시된 보호회로를 갖는 집적회로장치의 제조과정에서, 보호 트랜지스터(Q3)의 베이스 영역 및 트랜지스터(Q4)의 웰영역은 상보형 MIS 트랜지스터(Q1,Q2)의 웰영여역의 형성과 동시에 형성될 수 있으며, 트랜지스터(Q3)의 콜렉터 및 에미터와 트랜지스터(Q4)의 소오스 및 드레인은 상보형 트랜지스터(Q1,Q2)이 형성과 동시에 형성될 수 있다. 따라서 제9도의 집적회로장치의 제조과정은 어떤 특정한 제조단계의 부가없이도 효과적인 보호회로를 형성하는 것이 가능하다는 점에서 유리하다.
본 발명의 또다른 실시예에 따른 집적회로용 보호회로는 제11도에 도시되었다. 제11도의 장치에서, 보호소자는 출력단측에 배열되었다. 저항(R2)의 일단은 출력단자(OUTPUT)에 접속되었다. 저항(R2)의 저항은 예를 들어 10 내지 50오옴이다 저항(R2)의 타단은 보호 트랜지스터(Q3')의 콜렉터 및 보호될 트랜지스터(Q1',Q2')의 결합에 접속되었다. 보조 트랜지스터(Q4')은 보호 트랜지스터(Q3')의 베이스와 전압원(Vss)사이에 접속되었다. 제11도의 장치의 보호동작은 제5도 혹은 제8도의 장치적 보호동작과 유사하다.

Claims (6)

  1. 보호될 금속 인슐레이터 반도체 트랜지스터 : 외부단자와 보호될 상기 트랜지스터 사이에 접속된 저항 ; 베이스 대규모 집적회로의 기판의 웰영역이며, 콜렉터는 보호될 상기 트랜지스터의 게이트와 상기 저항의 결합에 접속되며, 및 에미터가 전압원과 접속한 보호 트랜지스터; 및 상기 대규모 집적회로가 전원에 의해 에너가이즈되지 않을 때 상기 보호 트랜지스터의 상기 베이스가 부유상태가 되게하며 상기 대규모 집적회로가 전원에 의해 에너가이즈될 때 상기 보호 트랜지스터의 상기 베이스가 상기 전압원과 전도성있게 하며 상기 보호 트랜지스터의 베이스와 상기 전압원 사이에 접속된 보조 트랜지스터로 구성된 것을 특징으로 하는 대규모 집적회로용 보호회로.
  2. 제1항에 있어서, 보호될 상기 트랜지스터 및 상기 보조 트랜지스터는 금속 인슐레이터 반도체 트랜지스터이며 상기 보호 트랜지스터는 래터럴 바이폴라 트랜지스터인 것을 특징으로 하는 보호회로.
  3. 제1항에 있어서, 상기 저항은 상기 대규모 집적회로의 기판에 형성된 확산 저항영역으로 구성된 것을 특징으로 하는 보호회로.
  4. 제1항에 있어서, 보호될 상기 트랜지스터는 게이트가 공통접속된 상보형 금속 인슐레이터 반도체 트랜지스터의 형태로 구성되어 있는 것을 특징으로 하는 보호회로.
  5. 제1항에 있어서, 상기 저항이 접속된 상기 외부단자는 상기 대규모 집적회로의 입력단인 것을 특징으로 하는 보호회로.
  6. 제1항에 있어서, 상기 저항이 접속된 상기 외부단자는 상기 대규모 집적회로의 출력단인 것을 특징으로 하는 보호회로.
KR1019870008029A 1986-07-24 1987-07-23 대규모 집적회로용 보호회로 KR900004726B1 (ko)

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