JP2001168321A - 半導体保護装置とその保護方法 - Google Patents
半導体保護装置とその保護方法Info
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Abstract
(57)【要約】
【課題】 静電破壊に対する耐量を高くした半導体保護
装置を提供する。 【解決手段】 第１導電型のウエル９内にシャロートレ
ンチアイソレーション１を設け、このシャロートレンチ
アイソレーション１を挟むようにして、一方の側に第２
導電型のソース領域４を設け、他方の側に第２導電型の
ドレイン領域５を設け、且つ、前記第１導電型のウエル
９内にウエルコンタクト３が設けられ、前記ソース領域
４とウエルコンタクト３とが接続され、前記ドレイン領
域５には、ブレークダウン電流を流す為の湾曲部分５ａ
を設け、前記ドレイン領域５に正の高電圧が印加された
時、前記湾曲部分５ａに電界を集中させることで、この
湾曲部分５ａにブレークダウン電流２０を流すように構
成したことを特徴とする。
装置を提供する。 【解決手段】 第１導電型のウエル９内にシャロートレ
ンチアイソレーション１を設け、このシャロートレンチ
アイソレーション１を挟むようにして、一方の側に第２
導電型のソース領域４を設け、他方の側に第２導電型の
ドレイン領域５を設け、且つ、前記第１導電型のウエル
９内にウエルコンタクト３が設けられ、前記ソース領域
４とウエルコンタクト３とが接続され、前記ドレイン領
域５には、ブレークダウン電流を流す為の湾曲部分５ａ
を設け、前記ドレイン領域５に正の高電圧が印加された
時、前記湾曲部分５ａに電界を集中させることで、この
湾曲部分５ａにブレークダウン電流２０を流すように構
成したことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体保護装置と
その保護方法に係わり、特に、静電放電（ＥＳＤ：Ｅｌ
ｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）によ
る静電破壊に対する耐量を高くした半導体保護装置とそ
の保護方法に関する。
その保護方法に係わり、特に、静電放電（ＥＳＤ：Ｅｌ
ｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）によ
る静電破壊に対する耐量を高くした半導体保護装置とそ
の保護方法に関する。
【０００２】
【従来の技術】図６は、従来のＭＯＳＦＥＴにおいて、
静電放電が起こった場合の状態を説明する図である。
静電放電が起こった場合の状態を説明する図である。
【０００３】図６において、ドレインに正の電位の静電
気（ＥＳＤ）が印加された場合、ブレークダウンが起こ
り（図中（ａ）で示した電流）、次に、バイポーラ動作
が起こる（図中（ｂ）で示した電流）。そして、このバ
イポーラ動作時に、電流は表面付近に集中して流れる。
電流が流れる表面付近の経路は、ドレイン付近に発生し
ている電界の高い部分を通過している為、この部分に、
熱の発生が集中し、これにより、温度が上昇し、温度が
シリコンや配線に使用されている材料の融点に達する
と、素子が破壊されるという問題があった。
気（ＥＳＤ）が印加された場合、ブレークダウンが起こ
り（図中（ａ）で示した電流）、次に、バイポーラ動作
が起こる（図中（ｂ）で示した電流）。そして、このバ
イポーラ動作時に、電流は表面付近に集中して流れる。
電流が流れる表面付近の経路は、ドレイン付近に発生し
ている電界の高い部分を通過している為、この部分に、
熱の発生が集中し、これにより、温度が上昇し、温度が
シリコンや配線に使用されている材料の融点に達する
と、素子が破壊されるという問題があった。
【０００４】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、特に、静電破壊に対する
耐量を高くした半導体保護装置とその保護方法を提供す
るものである。
した従来技術の欠点を改良し、特に、静電破壊に対する
耐量を高くした半導体保護装置とその保護方法を提供す
るものである。
【０００５】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。
【０００６】即ち、本発明に係わる半導体保護装置の第
１態様は、第１導電型のウエル内にシャロートレンチア
イソレーション（フィールド酸化膜）を設け、このシャ
ロートレンチアイソレーションを挟むようにして、一方
の側に第２導電型のソース領域を設け、他方の側に第２
導電型のドレイン領域を設け、且つ、前記第１導電型の
ウエル内にウエルコンタクトが設けられ、前記ソース領
域とウエルコンタクトとが接続され、前記ドレイン領域
には、ブレークダウン電流を流す為の湾曲部分を設け、
前記ドレイン領域に正の高電圧が印加された時、前記湾
曲部分に電界を集中させることで、この湾曲部分にブレ
ークダウン電流を流すように構成したことを特徴とする
ものであり、叉、第２態様は、前記ドレイン領域の下側
には、前記ドレイン領域の不純物濃度よりも濃度が薄い
第２導電型の電界緩和領域を形成したことを特徴とする
ものであり、叉、第３態様は、前記濃度が薄い第２導電
型の電界緩和領域は、前記シャロートレンチアイソレー
ションに接するように形成したことを特徴とするもので
あり、叉、第４態様は、前記ソース領域の底部は、前記
シャロートレンチアイソレーションの底部近傍付近迄形
成されていることを特徴とするものであり、叉、第５態
様は、前記ソース領域の底部は、前記シャロートレンチ
アイソレーションの底部より深い位置に形成されている
ことを特徴とするものであり、叉、第６態様は、前記湾
曲部の上部を覆うように、ポリシリコンが設けられてい
ることを特徴とするものである。
１態様は、第１導電型のウエル内にシャロートレンチア
イソレーション（フィールド酸化膜）を設け、このシャ
ロートレンチアイソレーションを挟むようにして、一方
の側に第２導電型のソース領域を設け、他方の側に第２
導電型のドレイン領域を設け、且つ、前記第１導電型の
ウエル内にウエルコンタクトが設けられ、前記ソース領
域とウエルコンタクトとが接続され、前記ドレイン領域
には、ブレークダウン電流を流す為の湾曲部分を設け、
前記ドレイン領域に正の高電圧が印加された時、前記湾
曲部分に電界を集中させることで、この湾曲部分にブレ
ークダウン電流を流すように構成したことを特徴とする
ものであり、叉、第２態様は、前記ドレイン領域の下側
には、前記ドレイン領域の不純物濃度よりも濃度が薄い
第２導電型の電界緩和領域を形成したことを特徴とする
ものであり、叉、第３態様は、前記濃度が薄い第２導電
型の電界緩和領域は、前記シャロートレンチアイソレー
ションに接するように形成したことを特徴とするもので
あり、叉、第４態様は、前記ソース領域の底部は、前記
シャロートレンチアイソレーションの底部近傍付近迄形
成されていることを特徴とするものであり、叉、第５態
様は、前記ソース領域の底部は、前記シャロートレンチ
アイソレーションの底部より深い位置に形成されている
ことを特徴とするものであり、叉、第６態様は、前記湾
曲部の上部を覆うように、ポリシリコンが設けられてい
ることを特徴とするものである。
【０００７】叉、本発明に係わる半導体保護装置とその
保護方法の態様は、第１導電型のウエル内にシャロート
レンチアイソレーションを設け、このシャロートレンチ
アイソレーションを挟むようにして、一方の側に第２導
電型のソース領域を設け、他方の側に第２導電型のドレ
イン領域を設け、且つ、前記第１導電型のウエル内にウ
エルコンタクトが設けられ、前記ソース領域とウエルコ
ンタクトとが接続され、前記ドレイン領域には、ブレー
クダウン電流を流す為の湾曲部分を設け、前記ドレイン
領域に正の高電圧が印加された時、前記湾曲部分に電界
を集中させることで、この部分にブレークダウン電流を
流すように構成した半導体保護装置の保護方法であっ
て、前記ドレイン領域に正の高電圧が印加された時、前
記湾曲部と前記ウエルコンタクト間にブレークダウン電
流を流す第１の工程と、前記ブレークダウン電流によ
り、前記ソース・ウエルコンタクト間の電圧が上昇し、
第１導電型のウエルと前記ソース領域とがオン状態にな
る第２の工程と、前記第１導電型のウエルと前記ソース
領域とがオン状態になることで、前記ソース領域の電子
又は正孔が前記ドレイン領域に引き寄せられ、ソース・
ドレイン間に電流が流れる第３の工程と、を少なくとも
含むことを特徴とするものである。
保護方法の態様は、第１導電型のウエル内にシャロート
レンチアイソレーションを設け、このシャロートレンチ
アイソレーションを挟むようにして、一方の側に第２導
電型のソース領域を設け、他方の側に第２導電型のドレ
イン領域を設け、且つ、前記第１導電型のウエル内にウ
エルコンタクトが設けられ、前記ソース領域とウエルコ
ンタクトとが接続され、前記ドレイン領域には、ブレー
クダウン電流を流す為の湾曲部分を設け、前記ドレイン
領域に正の高電圧が印加された時、前記湾曲部分に電界
を集中させることで、この部分にブレークダウン電流を
流すように構成した半導体保護装置の保護方法であっ
て、前記ドレイン領域に正の高電圧が印加された時、前
記湾曲部と前記ウエルコンタクト間にブレークダウン電
流を流す第１の工程と、前記ブレークダウン電流によ
り、前記ソース・ウエルコンタクト間の電圧が上昇し、
第１導電型のウエルと前記ソース領域とがオン状態にな
る第２の工程と、前記第１導電型のウエルと前記ソース
領域とがオン状態になることで、前記ソース領域の電子
又は正孔が前記ドレイン領域に引き寄せられ、ソース・
ドレイン間に電流が流れる第３の工程と、を少なくとも
含むことを特徴とするものである。
【０００８】
【発明の実施の形態】本発明に係わる半導体保護装置
は、第１導電型のウエル内にシャロートレンチアイソレ
ーションを設け、このシャロートレンチアイソレーショ
ンを挟むようにして、一方の側に第２導電型のソース領
域を設け、他方の側に第２導電型のドレイン領域を設
け、且つ、前記第１導電型のウエル内にウエルコンタク
トが設けられ、前記ソース領域とウエルコンタクトとが
接続され、前記ドレイン領域には、ブレークダウン電流
を流す為の湾曲部分を設け、前記ドレイン領域に正の高
電圧が印加された時、前記湾曲部分に電界を集中させる
ことで、この湾曲部分にブレークダウン電流を流すよう
に構成したことを特徴とするものである。
は、第１導電型のウエル内にシャロートレンチアイソレ
ーションを設け、このシャロートレンチアイソレーショ
ンを挟むようにして、一方の側に第２導電型のソース領
域を設け、他方の側に第２導電型のドレイン領域を設
け、且つ、前記第１導電型のウエル内にウエルコンタク
トが設けられ、前記ソース領域とウエルコンタクトとが
接続され、前記ドレイン領域には、ブレークダウン電流
を流す為の湾曲部分を設け、前記ドレイン領域に正の高
電圧が印加された時、前記湾曲部分に電界を集中させる
ことで、この湾曲部分にブレークダウン電流を流すよう
に構成したことを特徴とするものである。
【０００９】
【実施例】以下に、本発明に係わる半導体保護装置とそ
の保護方法の具体例を図面を参照しながら詳細に説明す
る。
の保護方法の具体例を図面を参照しながら詳細に説明す
る。
【００１０】（第１の具体例）図１、２（ａ）は、本発
明に係わる半導体保護装置の第１の具体例の構造を示す
図であって、これらの図には、第１導電型のウエル９内
にシャロートレンチアイソレーション１を設け、このシ
ャロートレンチアイソレーション１を挟むようにして、
一方の側に第２導電型のソース領域４を設け、他方の側
に第２導電型のドレイン領域５を設け、且つ、前記第１
導電型のウエル９内にウエルコンタクト３が設けられ、
前記ソース領域４とウエルコンタクト３とが接続され、
前記ドレイン領域５には、ブレークダウン電流を流す為
の湾曲部分５ａを設け、前記ドレイン領域５に正の高電
圧が印加された時、前記湾曲部分５ａに電界を集中させ
ることで、この湾曲部分５ａにブレークダウン電流２０
を流すように構成したことを特徴とする半導体保護装置
が示され、又、前記ドレイン領域５の下側には、前記ド
レイン領域５の不純物濃度よりも濃度が薄い第２導電型
の電界緩和領域１１を形成したことを特徴とする半導体
保護装置が示され、又、前記濃度が薄い第２導電型の電
界緩和領域１１は、前記シャロートレンチアイソレーシ
ョン１に接するように形成したことを特徴とする半導体
保護装置が示され、又、前記ソース領域４の底部４ａ
は、前記シャロートレンチアイソレーション１の底部１
ａ近傍付近迄形成されていることを特徴とする半導体保
護装置が示され、又、前記湾曲部５ａの上部を覆うよう
に、ポリシリコン７が設けられていることを特徴とする
半導体保護装置が示されている。
明に係わる半導体保護装置の第１の具体例の構造を示す
図であって、これらの図には、第１導電型のウエル９内
にシャロートレンチアイソレーション１を設け、このシ
ャロートレンチアイソレーション１を挟むようにして、
一方の側に第２導電型のソース領域４を設け、他方の側
に第２導電型のドレイン領域５を設け、且つ、前記第１
導電型のウエル９内にウエルコンタクト３が設けられ、
前記ソース領域４とウエルコンタクト３とが接続され、
前記ドレイン領域５には、ブレークダウン電流を流す為
の湾曲部分５ａを設け、前記ドレイン領域５に正の高電
圧が印加された時、前記湾曲部分５ａに電界を集中させ
ることで、この湾曲部分５ａにブレークダウン電流２０
を流すように構成したことを特徴とする半導体保護装置
が示され、又、前記ドレイン領域５の下側には、前記ド
レイン領域５の不純物濃度よりも濃度が薄い第２導電型
の電界緩和領域１１を形成したことを特徴とする半導体
保護装置が示され、又、前記濃度が薄い第２導電型の電
界緩和領域１１は、前記シャロートレンチアイソレーシ
ョン１に接するように形成したことを特徴とする半導体
保護装置が示され、又、前記ソース領域４の底部４ａ
は、前記シャロートレンチアイソレーション１の底部１
ａ近傍付近迄形成されていることを特徴とする半導体保
護装置が示され、又、前記湾曲部５ａの上部を覆うよう
に、ポリシリコン７が設けられていることを特徴とする
半導体保護装置が示されている。
【００１１】なお、前記ソース領域４の底部４ａは、前
記シャロートレンチアイソレーション１の底部１ａより
基板表面Ｓから深い位置に形成されているように構成す
ると、動作速度をより速めることが出来る。
記シャロートレンチアイソレーション１の底部１ａより
基板表面Ｓから深い位置に形成されているように構成す
ると、動作速度をより速めることが出来る。
【００１２】以下に、第１の具体例を更に詳細に説明す
る。
る。
【００１３】ソース領域（以下、ソースという）４とド
レイン領域５（以下、ドレインという）との間のゲート
酸化膜に当たる部分に、シャロートレンチアイソレーシ
ョン（以下、ＳＴＩという）１を作っている。ソース４
のＰＮジャンクション４ａは、ＳＴＩの底１ａに近い位
置になっている。また、ドレイン５のソースから離れた
方の部分に、ゲートポリシリコン７を設け、ドレイン５
の高濃度のｎ＋のイオン注入を行う際、このゲートポリ
シリコン７（または、ゲートポリシリコン７及びサイド
ウォール８）をマスクにして、ゲートポリシリコン７の
下には、湾曲部５ａを形成する。
レイン領域５（以下、ドレインという）との間のゲート
酸化膜に当たる部分に、シャロートレンチアイソレーシ
ョン（以下、ＳＴＩという）１を作っている。ソース４
のＰＮジャンクション４ａは、ＳＴＩの底１ａに近い位
置になっている。また、ドレイン５のソースから離れた
方の部分に、ゲートポリシリコン７を設け、ドレイン５
の高濃度のｎ＋のイオン注入を行う際、このゲートポリ
シリコン７（または、ゲートポリシリコン７及びサイド
ウォール８）をマスクにして、ゲートポリシリコン７の
下には、湾曲部５ａを形成する。
【００１４】なお、このゲートポリシリコンは、本発明
の保護装置と共に形成するＭＯＳＦＥＴ（図示していな
い）のゲートゲートポリシリコンと同時に形成されるも
のである。このゲートポリシリコン７は、湾曲部を形成
するために設けられたものであるから、この部分をマス
クするものであれば、他の手段を用いてもよい。
の保護装置と共に形成するＭＯＳＦＥＴ（図示していな
い）のゲートゲートポリシリコンと同時に形成されるも
のである。このゲートポリシリコン７は、湾曲部を形成
するために設けられたものであるから、この部分をマス
クするものであれば、他の手段を用いてもよい。
【００１５】このドレイン５のソース４に近い部分に
は、イオン注入等により、不純物濃度がドレイン５より
薄い電界緩和領域１１を設け、不純物濃度がなだらかな
プロファイルとなるようにしている。この電界緩和領域
１１は、ドレイン５のコンタクトホールを介して行う
か、または、ドレイン５のｎ＋の注入を行った後（また
はその前）に特別にマスクを用いてイオン注入すること
で作成できる。符号３は、ウェルコンタクト、６はシリ
サイド、また、２は層間膜である。
は、イオン注入等により、不純物濃度がドレイン５より
薄い電界緩和領域１１を設け、不純物濃度がなだらかな
プロファイルとなるようにしている。この電界緩和領域
１１は、ドレイン５のコンタクトホールを介して行う
か、または、ドレイン５のｎ＋の注入を行った後（また
はその前）に特別にマスクを用いてイオン注入すること
で作成できる。符号３は、ウェルコンタクト、６はシリ
サイド、また、２は層間膜である。
【００１６】また、図５に示すように、図１のｎとｐと
の導電型を入れ替えて、ｐ(キャリア)型半導体保護装置
を作成することも容易である。
の導電型を入れ替えて、ｐ(キャリア)型半導体保護装置
を作成することも容易である。
【００１７】次に、この半導体保護装置の動作について
説明する。
説明する。
【００１８】この具体例では、図２（ａ）に示す様に、
ソース４とウェルコンタクト３とは配線によりショート
させてグランド（ＧＮＤ）に接続しておく。また、ゲー
トポリシリコン７もＧＮＤにつなげた。
ソース４とウェルコンタクト３とは配線によりショート
させてグランド（ＧＮＤ）に接続しておく。また、ゲー
トポリシリコン７もＧＮＤにつなげた。
【００１９】さて、この状態で先ず、静電気の放電によ
り、ドレイン５とグランドとの間に静電気等による正の
高電圧が印加されたときの動作を考える。この時、ドレ
イン５、ｐウェル９間の電圧は、ドレイン５とｐウェル
９とのｐｎジャンクションに対する逆方向電圧となる。
この為、このｐｎジャンクションに発生する空乏層内に
は、高い電界が発生する。この場合、発生する電圧は、
特に、ゲートポリシリコン７に近い、ジャンクションが
曲がっている湾曲部分５ａに集中する。このため、ブレ
ークダウンが起こる場合も、この部分５ａから起こるこ
とになる。ここで、ドレイン５のポリシリコン７に近い
部分のジャンクションを曲げている理由は、電界を集中
させて、ブレークダウン電圧を低くする為である。この
理由は、保護素子の保護動作を、保護される素子の破壊
が起こるより先に、働かせる為である。次に、ブレーク
ダウンが起こることにより、ドレイン５のジャンクショ
ン付近では、電子及びホールのキャリアが大量に発生す
ることになる。
り、ドレイン５とグランドとの間に静電気等による正の
高電圧が印加されたときの動作を考える。この時、ドレ
イン５、ｐウェル９間の電圧は、ドレイン５とｐウェル
９とのｐｎジャンクションに対する逆方向電圧となる。
この為、このｐｎジャンクションに発生する空乏層内に
は、高い電界が発生する。この場合、発生する電圧は、
特に、ゲートポリシリコン７に近い、ジャンクションが
曲がっている湾曲部分５ａに集中する。このため、ブレ
ークダウンが起こる場合も、この部分５ａから起こるこ
とになる。ここで、ドレイン５のポリシリコン７に近い
部分のジャンクションを曲げている理由は、電界を集中
させて、ブレークダウン電圧を低くする為である。この
理由は、保護素子の保護動作を、保護される素子の破壊
が起こるより先に、働かせる為である。次に、ブレーク
ダウンが起こることにより、ドレイン５のジャンクショ
ン付近では、電子及びホールのキャリアが大量に発生す
ることになる。
【００２０】ドレイン５のジャンクション付近で発生し
たキャリアの内、電子はドレイン５に印加されている正
の電位にひかれて、ドレイン電極側へ移動し、ホールは
逆にウェルコンタクト３の方へ移動し、結果として、ド
レイン５・ウェルコンタクト３間に電流２０が流れる。
ドレイン５・ウェルコンタクト３間に電流が流れると、
ウェルコンタクト３とソース４間に存在する抵抗の為、
ソース４のジャンクション４ａ付近の電圧が上昇する。
たキャリアの内、電子はドレイン５に印加されている正
の電位にひかれて、ドレイン電極側へ移動し、ホールは
逆にウェルコンタクト３の方へ移動し、結果として、ド
レイン５・ウェルコンタクト３間に電流２０が流れる。
ドレイン５・ウェルコンタクト３間に電流が流れると、
ウェルコンタクト３とソース４間に存在する抵抗の為、
ソース４のジャンクション４ａ付近の電圧が上昇する。
【００２１】ソース４のコンタクト（配線）は、ウェル
コンタクト３と接続されており、基準電圧のゼロボルト
になっている為、ソース４のジャンクション４ａには、
順方向バイアスがかかることになる。この順方向バイア
スが、順方向電流を流すのに必要な電圧（通常０.７Ｖ
程度）を越えると、ソース４のｎ＋領域から、ｐウェル
９内に電子が注入され、ｐウェル９内の電子は、ドレイ
ン５の高電位にひかれて電界緩和領域１１の付近まで移
動してくる。その後、電子は、電界緩和領域１１に入
り、ドレイン５に流れる。その結果、電流４０が流れ
る。
コンタクト３と接続されており、基準電圧のゼロボルト
になっている為、ソース４のジャンクション４ａには、
順方向バイアスがかかることになる。この順方向バイア
スが、順方向電流を流すのに必要な電圧（通常０.７Ｖ
程度）を越えると、ソース４のｎ＋領域から、ｐウェル
９内に電子が注入され、ｐウェル９内の電子は、ドレイ
ン５の高電位にひかれて電界緩和領域１１の付近まで移
動してくる。その後、電子は、電界緩和領域１１に入
り、ドレイン５に流れる。その結果、電流４０が流れ
る。
【００２２】ここで、電界緩和領域１１の役割は、ドレ
イン５から電界緩和領域１１のジャンクションにかけて
発生している電界をできるだけ低電界にすることであ
る。その様にすることで、電界緩和領域１１からドレイ
ン５に流れ込む電子が長い距離をかけて電力を消費でき
る様にする。このことにより、熱が同じ場所に集中して
発生しないようにしている。
イン５から電界緩和領域１１のジャンクションにかけて
発生している電界をできるだけ低電界にすることであ
る。その様にすることで、電界緩和領域１１からドレイ
ン５に流れ込む電子が長い距離をかけて電力を消費でき
る様にする。このことにより、熱が同じ場所に集中して
発生しないようにしている。
【００２３】ところで、本発明の場合、電界緩和領域１
１が存在しなくても、従来使用されている保護素子に比
べて熱の発生領域は、分散される。これは、従来、保護
素子として使用されているＭＯＳトランジスタの場合、
電流のほとんどが、ゲートポリシリコンの下の電界が一
番大きい場所を流れているのに対して、本発明では、電
界緩和領域１１が存在しない場合でも、電流はゲートポ
リシリコンの下の電界が一番高い場所５ａを避けてなが
れることによる為である。
１が存在しなくても、従来使用されている保護素子に比
べて熱の発生領域は、分散される。これは、従来、保護
素子として使用されているＭＯＳトランジスタの場合、
電流のほとんどが、ゲートポリシリコンの下の電界が一
番大きい場所を流れているのに対して、本発明では、電
界緩和領域１１が存在しない場合でも、電流はゲートポ
リシリコンの下の電界が一番高い場所５ａを避けてなが
れることによる為である。
【００２４】更にここで、ソース４のジャンクション４
ａの位置がＳＴＩ１の底１ａの位置より低くなっている
ことの役割について述べると、これは、ブレークダウン
により発生している電流２０が、ドレイン５からウェル
コンタクト３に向かって流れる時に、できるだけソース
４のジャンクション４ａに接した部分を通過させるため
のものである。これは、ソース４のジャンクション４ａ
のｐウェル９側の電位が、できるだけ早く、即ち、ウェ
ルコンタクト３に流れるブレークダウン電流ができるだ
け少ない段階で、ソース４からの電流が発生して欲しい
為である。しかし、ソース４を通常用いられるソース・
ドレインのイオン注入のみで作成する方が、プロセスが
簡単になるため、動作上問題がなければ、特に、図２
（ｂ）のように、ソース４のジャンクション４ａを下げ
る為のイオン注入は、付け加えないように構成しても良
い。
ａの位置がＳＴＩ１の底１ａの位置より低くなっている
ことの役割について述べると、これは、ブレークダウン
により発生している電流２０が、ドレイン５からウェル
コンタクト３に向かって流れる時に、できるだけソース
４のジャンクション４ａに接した部分を通過させるため
のものである。これは、ソース４のジャンクション４ａ
のｐウェル９側の電位が、できるだけ早く、即ち、ウェ
ルコンタクト３に流れるブレークダウン電流ができるだ
け少ない段階で、ソース４からの電流が発生して欲しい
為である。しかし、ソース４を通常用いられるソース・
ドレインのイオン注入のみで作成する方が、プロセスが
簡単になるため、動作上問題がなければ、特に、図２
（ｂ）のように、ソース４のジャンクション４ａを下げ
る為のイオン注入は、付け加えないように構成しても良
い。
【００２５】このように、本発明の半導体保護装置の保
護方法は、第１導電型のウエル内にシャロートレンチア
イソレーションを設け、このシャロートレンチアイソレ
ーションを挟むようにして、一方の側に第２導電型のソ
ース領域を設け、他方の側に第２導電型のドレイン領域
を設け、且つ、前記第１導電型のウエル内にウエルコン
タクトが設けられ、前記ソース領域とウエルコンタクト
とが接続され、前記ドレイン領域には、ブレークダウン
電流を流す為の湾曲部分を設け、前記ドレイン領域に正
の高電圧が印加された時、前記湾曲部分に電界を集中さ
せることで、この部分にブレークダウン電流を流すよう
に構成した半導体保護装置の保護方法であって、前記ド
レイン領域に正の高電圧が印加された時、前記湾曲部と
前記ウエルコンタクト間にブレークダウン電流を流す第
１の工程と、前記ブレークダウン電流により、前記ソー
ス・ウエルコンタクト間の電圧が上昇し、第１導電型の
ウエルと前記ソース領域とがオン状態になる第２の工程
と、前記第１導電型のウエルと前記ソース領域とがオン
状態になることで、前記ソース領域の電子又は正孔が前
記ドレイン領域に引き寄せられ、ソース・ドレイン間に
電流が流れる第３の工程と、を少なくとも含むことを特
徴とするものである。
護方法は、第１導電型のウエル内にシャロートレンチア
イソレーションを設け、このシャロートレンチアイソレ
ーションを挟むようにして、一方の側に第２導電型のソ
ース領域を設け、他方の側に第２導電型のドレイン領域
を設け、且つ、前記第１導電型のウエル内にウエルコン
タクトが設けられ、前記ソース領域とウエルコンタクト
とが接続され、前記ドレイン領域には、ブレークダウン
電流を流す為の湾曲部分を設け、前記ドレイン領域に正
の高電圧が印加された時、前記湾曲部分に電界を集中さ
せることで、この部分にブレークダウン電流を流すよう
に構成した半導体保護装置の保護方法であって、前記ド
レイン領域に正の高電圧が印加された時、前記湾曲部と
前記ウエルコンタクト間にブレークダウン電流を流す第
１の工程と、前記ブレークダウン電流により、前記ソー
ス・ウエルコンタクト間の電圧が上昇し、第１導電型の
ウエルと前記ソース領域とがオン状態になる第２の工程
と、前記第１導電型のウエルと前記ソース領域とがオン
状態になることで、前記ソース領域の電子又は正孔が前
記ドレイン領域に引き寄せられ、ソース・ドレイン間に
電流が流れる第３の工程と、を少なくとも含むことを特
徴とするものである。
【００２６】（第２の具体例）図３、４は、本発明の第
２の具体例の構造を示す図である。
２の具体例の構造を示す図である。
【００２７】図３は、第１の具体例の電界緩和領域の部
分を取り除いている。また、ソース４の部分をドレイン
５の部分の同様に、イオン注入で作成して、ジャンクシ
ョンを浅くしている。第１の具体例で説明したように、
これらの変更は、静電破壊に対する耐量としては、不利
になるが、しかし、製造するプロセスとしては、工程が
通常のＭＯＳと同じになり、第１の具体例よりも製造の
手間が少なくて済む為、コストの点で有利になる。ま
た、ＥＳＤ耐量については、従来使用されているＭＯＳ
構造のものと比較すると、図４に示す様に、バイポーラ
動作による電流４０が、ドレインがゲートポリシリコン
で区切られている電界の高い湾曲部分を通らず、電界の
小さい部分を通る為、ＥＳＤに対する耐量が高くなる。
分を取り除いている。また、ソース４の部分をドレイン
５の部分の同様に、イオン注入で作成して、ジャンクシ
ョンを浅くしている。第１の具体例で説明したように、
これらの変更は、静電破壊に対する耐量としては、不利
になるが、しかし、製造するプロセスとしては、工程が
通常のＭＯＳと同じになり、第１の具体例よりも製造の
手間が少なくて済む為、コストの点で有利になる。ま
た、ＥＳＤ耐量については、従来使用されているＭＯＳ
構造のものと比較すると、図４に示す様に、バイポーラ
動作による電流４０が、ドレインがゲートポリシリコン
で区切られている電界の高い湾曲部分を通らず、電界の
小さい部分を通る為、ＥＳＤに対する耐量が高くなる。
【００２８】
【発明の効果】本発明に係わる半導体保護装置は、従来
の保護素子と比較して、電界の弱い部分に電流が流れる
様に構成しているため、静電破壊に対する耐量が高くな
る。
の保護素子と比較して、電界の弱い部分に電流が流れる
様に構成しているため、静電破壊に対する耐量が高くな
る。
【図１】本発明に係わる半導体保護装置の第１の具体例
の断面図である。
の断面図である。
【図２】第１の具体例の動作を説明する図である。
【図３】第２の具体例の断面図である。
【図４】第２の具体例の動作を説明する図である。
【図５】導電型を変更した断面図である。
【図６】従来の問題を説明するＭＯＳＦＥＴの図であ
る。
る。
１ フィールド酸化膜（シャロートレンチアイソレーシ
ョン） １ａ フィールド酸化膜の底部 ２ 層間膜 ３ ウェルコンタクト ４ ソース ４ａ ソース領域の底部（ジャンクション部） ５ ドレイン ５ａ 湾曲部 ６ シリサイド ７ ゲートポリシリコン ８ サイドウォール ９ ｐウェル
ョン） １ａ フィールド酸化膜の底部 ２ 層間膜 ３ ウェルコンタクト ４ ソース ４ａ ソース領域の底部（ジャンクション部） ５ ドレイン ５ａ 湾曲部 ６ シリサイド ７ ゲートポリシリコン ８ サイドウォール ９ ｐウェル
Claims (7)
- 【請求項１】 第１導電型のウエル内にシャロートレン
チアイソレーションを設け、このシャロートレンチアイ
ソレーションを挟むようにして、一方の側に第２導電型
のソース領域を設け、他方の側に第２導電型のドレイン
領域を設け、且つ、前記第１導電型のウエル内にウエル
コンタクトが設けられ、前記ソース領域とウエルコンタ
クトとが接続され、前記ドレイン領域には、ブレークダ
ウン電流を流す為の湾曲部分を設け、前記ドレイン領域
に正の高電圧が印加された時、前記湾曲部分に電界を集
中させることで、この湾曲部分にブレークダウン電流を
流すように構成したことを特徴とする半導体保護装置。 - 【請求項２】 前記ドレイン領域の下側には、前記ドレ
イン領域の不純物濃度よりも濃度が薄い第２導電型の電
界緩和領域を形成したことを特徴とする請求項１記載の
半導体保護装置。 - 【請求項３】 前記濃度が薄い第２導電型の電界緩和領
域は、前記シャロートレンチアイソレーションに接する
ように形成したことを特徴とする請求項１又は２記載の
半導体保護装置。 - 【請求項４】 前記ソース領域の底部は、前記シャロー
トレンチアイソレーションの底部近傍付近迄形成されて
いることを特徴とする請求項１乃至３の何れかに記載の
半導体保護装置。 - 【請求項５】 前記ソース領域の底部は、前記シャロー
トレンチアイソレーションの底部より深い位置に形成さ
れていることを特徴とする請求項１乃至３の何れかに記
載の半導体保護装置。 - 【請求項６】 前記湾曲部の上部を覆うように、ポリシ
リコンが設けられていることを特徴とする請求項１乃至
５の何れかに記載の半導体保護装置。 - 【請求項７】 第１導電型のウエル内にシャロートレン
チアイソレーションを設け、このシャロートレンチアイ
ソレーションを挟むようにして、一方の側に第２導電型
のソース領域を設け、他方の側に第２導電型のドレイン
領域を設け、且つ、前記第１導電型のウエル内にウエル
コンタクトが設けられ、前記ソース領域とウエルコンタ
クトとが接続され、前記ドレイン領域には、ブレークダ
ウン電流を流す為の湾曲部分を設け、前記ドレイン領域
に正の高電圧が印加された時、前記湾曲部分に電界を集
中させることで、この部分にブレークダウン電流を流す
ように構成した半導体保護装置の保護方法であって、 前記ドレイン領域に正の高電圧が印加された時、前記湾
曲部と前記ウエルコンタクト間にブレークダウン電流を
流す第１の工程と、 前記ブレークダウン電流により、前記ソース・ウエルコ
ンタクト間の電圧が上昇し、第１導電型のウエルと前記
ソース領域とがオン状態になる第２の工程と、 前記第１導電型のウエルと前記ソース領域とがオン状態
になることで、前記ソース領域の電子又は正孔が前記ド
レイン領域に引き寄せられ、ソース・ドレイン間に電流
が流れる第３の工程と、 を少なくとも含むことを特徴とする半導体保護装置の保
護方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34540199A JP3450244B2 (ja) | 1999-12-03 | 1999-12-03 | 半導体保護装置 |
| US09/726,313 US6429490B2 (en) | 1999-12-03 | 2000-12-01 | Protection device and protection method for semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34540199A JP3450244B2 (ja) | 1999-12-03 | 1999-12-03 | 半導体保護装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001168321A true JP2001168321A (ja) | 2001-06-22 |
| JP3450244B2 JP3450244B2 (ja) | 2003-09-22 |
Family
ID=18376352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34540199A Expired - Fee Related JP3450244B2 (ja) | 1999-12-03 | 1999-12-03 | 半導体保護装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6429490B2 (ja) |
| JP (1) | JP3450244B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004296883A (ja) * | 2003-03-27 | 2004-10-21 | Sharp Corp | 半導体装置とその製造方法 |
| KR100672681B1 (ko) * | 2005-12-28 | 2007-01-24 | 동부일렉트로닉스 주식회사 | 바이폴라 트랜지스터의 제조방법 |
| JP5595751B2 (ja) * | 2009-03-11 | 2014-09-24 | ルネサスエレクトロニクス株式会社 | Ｅｓｄ保護素子 |
| JP5544119B2 (ja) * | 2009-07-07 | 2014-07-09 | ルネサスエレクトロニクス株式会社 | Ｅｓｄ保護素子 |
| KR102514904B1 (ko) | 2019-02-28 | 2023-03-27 | 양쯔 메모리 테크놀로지스 씨오., 엘티디. | 증가된 항복 전압을 갖는 고전압 반도체 장치 및 그 제조 방법 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4470062A (en) * | 1979-08-31 | 1984-09-04 | Hitachi, Ltd. | Semiconductor device having isolation regions |
| JPH0797627B2 (ja) * | 1987-12-21 | 1995-10-18 | 株式会社日立製作所 | 半導体装置 |
| US5504362A (en) * | 1992-12-22 | 1996-04-02 | International Business Machines Corporation | Electrostatic discharge protection device |
| TW289153B (ja) * | 1994-09-26 | 1996-10-21 | Ibm | |
| US5731941A (en) * | 1995-09-08 | 1998-03-24 | International Business Machines Corporation | Electrostatic discharge suppression circuit employing trench capacitor |
| JPH1070266A (ja) * | 1996-08-26 | 1998-03-10 | Nec Corp | 半導体装置およびその製造方法 |
| JP3625623B2 (ja) | 1997-08-29 | 2005-03-02 | 東芝マイクロエレクトロニクス株式会社 | 半導体装置 |
-
1999
- 1999-12-03 JP JP34540199A patent/JP3450244B2/ja not_active Expired - Fee Related
-
2000
- 2000-12-01 US US09/726,313 patent/US6429490B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20010002717A1 (en) | 2001-06-07 |
| US6429490B2 (en) | 2002-08-06 |
| JP3450244B2 (ja) | 2003-09-22 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |