JP4174836B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体装置に関し、特に半導体装置外部からの静電気等の高電圧の印加から半導体装置を保護する静電気保護素子構造に関する。
【0002】
【従来の技術】
シリサイドを形成する場合の半導体装置内のトランジスタ素子に於いて静電気等の高電圧による破壊から保護する構造としては、特開平2−271673号公報に記載されている。以下、図4を用いて従来の半導体装置の構造についてN型シリコン基板に形成されたN型トランジスタを例に説明する。図4(a)においてソース側N型不純物拡散領域402に静電気等の高電圧が印加されると、電荷はドレイン側N型不純物拡散領域のジャンクションにおいて雪崩降伏現象を起こし、ドレイン側N型不純物拡散領域404のゲート電極近傍の401領域がシリサイドを形成しない領域とされているため、ソース・ドレイン間抵抗がドレイン側N型不純物拡散領域全面にシリサイドを形成した場合に比べて大きくなるため、ソース・ドレイン間に静電気等の高電圧が印加された場合において静電気破壊耐圧の高い構造となる。
【0003】
【発明が解決しようとする課題】
しかしながら、従来の構造による半導体装置では、トランジスタの耐圧は改善されるが、異電位電源間の耐圧は、外部から静電気等の高電圧が印可された場合に異電位が供給される拡散領域全面にシリサイド領域を形成するとジャンクションが浅くなり接合破壊を起こしやすくなると共に、異電位電源間に十分な抵抗を得ることができず静電気等の高電圧に対して破壊を起こす弱い構造になるという問題を有していた。また、トランジスタ素子が静電気等の高電圧に強い構造であったとしても半導体装置には図4(b)410に示す放電経路が寄生的にできてしまうため異電位電源間での破壊を引き起こすという問題も有していた。そこで本発明は、従来技術に示されるソース・ドレイン間だけでなく異電位電源間にもシリサイドを形成しない構造とすることにより異電位電源間に静電気等の高電圧が流れ込んだ場合において破壊を起こしやすい弱い構造になるという問題を解消した半導体装置の提供を目的とする。
【0004】
【課題を解決するための手段】
本発明の半導体装置は、ゲート電極及びソース・ドレイン領域に選択的にシリサイドを形成したトランジスタを具備する半導体装置において、第1導電型の第1のウェル領域111上に形成された第1導電型の第1の拡散領域109と、前記第1のウェル領域111に隣接した第2導電型のウェル領域112と、前記第1のウェル領域111と前記第2のウェル領域とにまたがって形成された第2の拡散領域110とを有し、該第2の拡散領域110上であって前記第一のウェル領域111上に形成された領域にはシリサイドが形成されていないことを特徴とする。
【0005】
また、本発明の半導体装置は、請求項1記載の半導体装置において、第2導電型の第2拡散領域内でかつシリサイドを形成した領域にコンタクトが形成され、該シリサイドが形成されていない領域にはコンタクトを形成しないことを特徴とする。
【0006】
【発明の実施の形態】
請求項1記載の発明に係わる半導体装置の実施の形態を外部装置と入出力インターフェースする入力および出力回路を例に図1、図2、図3を用いて説明する。図3は本発明を実施した半導体装置の全体301で、内部回路303に対して信号の伝搬をつかさどる入力および出力回路302により半導体装置が構成される。
入力および出力回路302は図2において半導体装置外部からの信号を伝搬するボンディングパッド202、Nウェル(以下、「NWell」という)領域に電位を与えるたのN型不純物拡散領域203、Pchドライバトランジスタのソース・ドレイン領域205、206、207、208、Pchドライバトランジスタのゲート電極204、Pウェル(以下、「PWell」という)領域に電位を与えるたのP型不純物拡散領域210、Nchドライバトランジスタのソース・ドレイン領域212、213、214、215、Nchドライバトランジスタのゲート電極211で示すように構成され、NWell領域に電位を与えるためのN型不純物拡散領域203とPWell領域に電位を与えるためのP型不純物拡散領域210の素子分離領域を挟んで異電位電源が相対して形成される領域が209であり、該異電位突き合わせ領域209を図1に示す。
【0007】
図1(a)は異電位電源の境界の平面図である。NWell領域105に電位を与えるためのN型不純物拡散領域101とPWell領域106に電位を与えるためのP型拡散領域103は素子分離領域であるLOCOS102によって電気的に素子分離された状態となる。前記構造においてA−B間の断面を表したのが図1(b)である。従来のサリサイド(self−align−silicide)構造では、NWell領域111に電位を与えるためのN型不純物拡散領域109上及びPWell領域112に電位を与えるためのP型不純物拡散領域110上に、高融点金属シリサイドが形成されるが、PWell領域に電位を与えるためのP型不純物拡散領域110上の107領域にシリコン酸化膜を形成し、次に高融点金属を該シリコン酸化膜上を含むN型不純物拡散領域、P型不純物拡散領域及びLOCOS上にスパッタ後、さらにアニール処理し高融点金属をエッチングすることにより、シリコン上で酸化膜を形成しない領域は高融点金属がシリコンと合金化するためシリサイドが形成されることになるが、酸化膜を形成した領域107ではエッチングの際に高融点金属がシリコン酸化膜と共に触刻されるためシリサイドが形成されない。上述の構造により、ジャンクション破壊の原因となるジャンクションの薄膜化を避けることができ接合破壊に対して強い構造となる。
【0008】
また半導体装置外部からの信号を伝搬するボンディングパッドから静電気等の高電圧が印加され駆動用トランジスタ即ちドライバトランジスタに電荷が供給された場合、従来構造によりトランジスタが破壊されることなく、また印加された電荷が電源に流れ込んだ場合においても極めて強い構造とすることが可能となる。
【0009】
請求項2記載の発明に係わる半導体装置の実施の形態を外部装置と入出力インターフェースする入力および出力回路を例に図1(b)を用いて説明する。第二導電型の第二拡散領域110上でかつシリサイドを形成した領域114にコンタクト113を形成することにより素子分離領域108からの距離を増加させ異電位電源間の高抵抗化に寄与するため異電位電源間に静電気等の高電圧が印可された場合においても極めて強い構造とすることが可能となった。
【0010】
【発明の効果】
以上に示したように、第一導電型の第一のウェル領域上に形成された第一導電型の第一の拡散領域と、前記第一導電型の第一のウェル領域と隣接した第二導電型ウェル領域上と前記第一導電型の第一のウェル領域上にまたがって形成された第一の拡散領域と素子分離領域を挟んで相対して配置され、第二導電型の第二の拡散領域は少なくとも第一導電型の第一のウェル領域内に形成された部分はシリサイドを形成せず、第二導電型の第二拡散領域内でかつシリサイドを形成する領域に、第一導電型の第一ウェル領域と第二導電型の第二導電型ウェル領域にまたがって形成する第二導電型の第二拡散領域に前記第二導電型の第二の拡散領域のシリサイドが形成されない領域にはコンタクトを形成しない構造とすることで、電源間が静電気等の高電圧の電荷の放電経路とならないため電荷がドライバトランジスタから電源間に流れ込む場合は勿論、電源間に静電気等の高電圧が印加された場合においても極めて強い構造となる。
【図面の簡単な説明】
【図1】本発明による半導体装置における静電気保護回路を構成する異電位付き合わせの平面図(a)および断面図(b)である。
【図2】本発明による半導体装置の一例である入力または出力セルの概略図である。
【図3】本発明を具備した半導体装置の全体図である。
【図4】従来技術による静電気保護構造(a)および回路(b)の図である。
【符号の説明】
101:N型不純物拡散領域
102:LOCOS
103:P型不純物拡散領域
104:コンタクト
105:NWell領域
106:PWell領域
107:シリサイドを形成しない領域
108:LOCOS
109:N型不純物拡散領域
110:P型不純物拡散領域
111:NWell領域
112:PWell領域
113:コンタクト
114:高融点金属シリサイド
201:入力・出力セルのセル枠
202:ボンディングパッド
203:N型不純物拡散領域
204:Pchドライバートランジスタのゲート電極
205、206、207、208:Pchドライバートランジスタのソース・ドレイン領域
209:異電位つき合わせ
210:P型不純物拡散領域
211:Nchドライバートランジスタのゲート電極
212、213、214、215:Nchドライバートランジスタのソース・ドレイン領域
301:半導体基板
302:入力および出力回路
303:論理回路領域
401:シリサイドを形成しない領域
402:N型不純物拡散領域
403:トランジスタゲート
404:N型不純物拡散領域
405:PWell領域
406:電源ライン(Vdd)
407:電源ライン(Vss)
408:入出力パッド
409:N型トランジスタ
410:寄生バイポーラトランジスタ
Claims (2)
- シリサイドをゲート電極及びソース・ドレイン領域に形成した第1のトランジスタと、シリサイドをゲート電極及びソース・ドレイン領域に形成した第2のトランジスタと、を具備する半導体装置において、
第1導電型の第1のウェル領域と、
前記第1のウェル領域上に形成された第1のトランジスタと、
前記第1のウェル領域に隣接した第 1 導電型と異なる第2導電型の第2のウェル領域と、
前記第2のウェル領域上に形成された第2のトランジスタと、
前記第1のウェル領域上であって、前記第1のトランジスタと前記第2のウェル領域との間に形成された第1導電型の第1の拡散領域と、
前記第2のトランジスタと前記第1の拡散領域との間に形成され、一部の領域が前記第1のウェル領域上に形成され、他の領域が前記第2のウェル領域上に形成された第2導電型の第2の拡散領域と、
前記第1の拡散領域と前記第2の拡散領域との間に形成され、前記第1の拡散領域と前記第2の拡散領域を電気的に分離する素子分離領域と、
前記第1の拡散領域上に形成されたシリサイドと、
前記第2の拡散領域上に選択的に形成されたシリサイドとを有し、
前記第2の拡散領域上において、
前記一部の領域上には前記シリサイドが形成されておらず、
前記他の領域上には前記シリサイドが形成され、
かつ、
前記第2の拡散領域で、前記シリサイドが形成されている前記他の領域に前記第2のウェル領域に電圧を印加するコンタクトを有し、
前記第1の拡散領域と前記第2の拡散領域には、異なる電圧が印加される
ことを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
平面的に見て、
前記第1の拡散領域は前記第1のトランジスタを取り囲み、前記第2の拡散領域は、前記第2のトランジスタを取り囲むことを特徴とする半導体装置。
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JPH10313065A JPH10313065A (ja) | 1998-11-24 |
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