JPH0158670B2 - - Google Patents
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- JPH0158670B2 JPH0158670B2 JP56065461A JP6546181A JPH0158670B2 JP H0158670 B2 JPH0158670 B2 JP H0158670B2 JP 56065461 A JP56065461 A JP 56065461A JP 6546181 A JP6546181 A JP 6546181A JP H0158670 B2 JPH0158670 B2 JP H0158670B2
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- gate electrode
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- resistor
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Protection Of Static Devices (AREA)
Description
【発明の詳細な説明】
絶縁ゲート型電界効果素子のゲート絶縁膜厚は
数百Å程度であり、入力過電圧により容易にゲー
トの絶縁破壊が生じる。このため、種々のゲート
保護装置が用いられている。本発明はこのような
ゲート保護用の保護装置に関する。
数百Å程度であり、入力過電圧により容易にゲー
トの絶縁破壊が生じる。このため、種々のゲート
保護装置が用いられている。本発明はこのような
ゲート保護用の保護装置に関する。
第１図ａ，ｂはそれぞれＮチヤンネルシリコン
ゲートMOSトランジスタを用いた従来の保護装
置の一例の断面図およびその等価回路図である。
図において、トランジスタ１１のゲート３及びド
レイン８は抵抗６ａおよび６ｂを介して入力端子
１０と内部回路２０との間に接続されソース７及
び基板１は接地されている。トランジスタ１１の
ゲート３は厚いフイールド酸化膜２と同じ厚さの
ゲート酸化膜２ａを介して、ソース領域７とドレ
イン領域８との間の基板面に設けられている。
ゲートMOSトランジスタを用いた従来の保護装
置の一例の断面図およびその等価回路図である。
図において、トランジスタ１１のゲート３及びド
レイン８は抵抗６ａおよび６ｂを介して入力端子
１０と内部回路２０との間に接続されソース７及
び基板１は接地されている。トランジスタ１１の
ゲート３は厚いフイールド酸化膜２と同じ厚さの
ゲート酸化膜２ａを介して、ソース領域７とドレ
イン領域８との間の基板面に設けられている。
内部回路２０のトランジスタのゲート酸化膜厚
が例えば500Åの場合、その絶縁耐圧は45〜50V
程度であるが、上記保護トランジスタのしきい値
電圧は通常上記絶縁耐圧より低い例えば約15〜
20Vに設定されている。従つて、入力過電圧によ
り保護トランジスタ１１に電流が流れ、入力端子
１０と保護トランジスタ１１間の抵抗６ａによる
電圧降下が生じ、内部回路２０のゲートには過電
圧がかからない。しかし厚いフイールド酸化膜２
をゲート酸化膜２ａとしたMOS型トランジスタ
においては、相互コンダクタンスが小さいため、
保護トランジスタ１１では大電流による大きな電
圧降下を得る事は困難である。
が例えば500Åの場合、その絶縁耐圧は45〜50V
程度であるが、上記保護トランジスタのしきい値
電圧は通常上記絶縁耐圧より低い例えば約15〜
20Vに設定されている。従つて、入力過電圧によ
り保護トランジスタ１１に電流が流れ、入力端子
１０と保護トランジスタ１１間の抵抗６ａによる
電圧降下が生じ、内部回路２０のゲートには過電
圧がかからない。しかし厚いフイールド酸化膜２
をゲート酸化膜２ａとしたMOS型トランジスタ
においては、相互コンダクタンスが小さいため、
保護トランジスタ１１では大電流による大きな電
圧降下を得る事は困難である。
第２図ａ，ｂは従来の保護装置の他の例を示す
断面図とその等価回路図である。図において、ト
ランジスタ２１のゲート３及びソース７は接地さ
れ、ドレイン８は抵抗６ａと６ｂを介してそれぞ
れ入力端子１０と内部回路２０に接続されてい
る。又、保護トランジスタ２１と内部回路２０の
ゲート絶縁膜厚は同一である。ゲート酸化膜２ａ
の膜厚が例えば500Åの場合保護トランジスタ２
１のドレイン８側に約20V印加すると、ドレイン
近傍のゲート直下でPN接合部はアバランシエ降
伏し、大電流が流れる。このため、抵抗６ａによ
る電圧降下が生じ、内部回路２０は保護される。
しかし、この保護装置では、上記アバランシエ降
伏時に生じる少数キヤリアがゲート酸化膜２ａ中
に注入されるため、降伏電圧の上昇あるいは高熱
によつて保護装置としてのMOSトランジスタ２
１自体のゲート酸化膜２ａの破壊が生じ易い。
断面図とその等価回路図である。図において、ト
ランジスタ２１のゲート３及びソース７は接地さ
れ、ドレイン８は抵抗６ａと６ｂを介してそれぞ
れ入力端子１０と内部回路２０に接続されてい
る。又、保護トランジスタ２１と内部回路２０の
ゲート絶縁膜厚は同一である。ゲート酸化膜２ａ
の膜厚が例えば500Åの場合保護トランジスタ２
１のドレイン８側に約20V印加すると、ドレイン
近傍のゲート直下でPN接合部はアバランシエ降
伏し、大電流が流れる。このため、抵抗６ａによ
る電圧降下が生じ、内部回路２０は保護される。
しかし、この保護装置では、上記アバランシエ降
伏時に生じる少数キヤリアがゲート酸化膜２ａ中
に注入されるため、降伏電圧の上昇あるいは高熱
によつて保護装置としてのMOSトランジスタ２
１自体のゲート酸化膜２ａの破壊が生じ易い。
第３図は、第１図と第２図に示す従来の２例を
組合せた場合の等価回路を示すが、このようにし
ても、上記の欠点は完全には改善されていない。
組合せた場合の等価回路を示すが、このようにし
ても、上記の欠点は完全には改善されていない。
本発明の目的は、入力端子に大きな過電圧が入
力しても保護装置自身の保護トランジスタが破壊
することなく内部回路のトランジスタを安全に保
護することのできる絶縁ゲート型保護装置を提供
するにある。
力しても保護装置自身の保護トランジスタが破壊
することなく内部回路のトランジスタを安全に保
護することのできる絶縁ゲート型保護装置を提供
するにある。
本発明の保護装置は、抵抗と絶縁ゲート型電界
効果半導体装置により入力端子に印加される高電
圧から内部回路を保護する装置であつて、前記絶
縁ゲート型半導体装置は、半導体基板の一主面側
に所定間隔をおいて形成されたドレイン領域およ
びドレイン領域の間の上面に第１のゲート絶縁膜
を介して設けられた第１のゲート電極と、この第
１のゲート電極の上に第２のゲート絶縁膜を介し
て設けられた第２のゲート電極とを有し、さらに
前記ソース電極および第１のゲート電極はそれぞ
れそのままおよびダイオードを介して基準電位に
接続され、前記第２ゲート電極およびドレイン電
極は共に前記抵抗を介して前記入力端子に接続さ
れ、上記ダイオードは上記第１のゲート電極に注
入されるキヤリアであつて上記ドレインおよびソ
ース領域間の電流を流しにくくするキヤリアによ
つて順方向電流を流すような向きに接続されてい
る構成を有する。
効果半導体装置により入力端子に印加される高電
圧から内部回路を保護する装置であつて、前記絶
縁ゲート型半導体装置は、半導体基板の一主面側
に所定間隔をおいて形成されたドレイン領域およ
びドレイン領域の間の上面に第１のゲート絶縁膜
を介して設けられた第１のゲート電極と、この第
１のゲート電極の上に第２のゲート絶縁膜を介し
て設けられた第２のゲート電極とを有し、さらに
前記ソース電極および第１のゲート電極はそれぞ
れそのままおよびダイオードを介して基準電位に
接続され、前記第２ゲート電極およびドレイン電
極は共に前記抵抗を介して前記入力端子に接続さ
れ、上記ダイオードは上記第１のゲート電極に注
入されるキヤリアであつて上記ドレインおよびソ
ース領域間の電流を流しにくくするキヤリアによ
つて順方向電流を流すような向きに接続されてい
る構成を有する。
つぎに本発明を実施例により説明する。
第４図ａ，ｂはそれぞれ本発明の一実施例の断
面図およびその等価回路を示す図である。同図に
おいて、500Åの膜厚をもつ第１ゲート絶縁膜１
２の上のポリシリコンの第１のゲート電極１３と
基準電位（接地）との間にダイオード３０が接続
されている。また、第１ゲート電極１３の上に
は、熱酸化またはCVD法により例えば5000Å厚
の第２ゲート酸化膜１４を形成し、第２ゲート酸
化膜１４上に第２ゲート電極１５が形成される。
また、第２ゲート電極１５とドレイン領域８は入
力端子１０と内部回路２０間それぞれに抵抗６ａ
と６ｂを介して接続される。
面図およびその等価回路を示す図である。同図に
おいて、500Åの膜厚をもつ第１ゲート絶縁膜１
２の上のポリシリコンの第１のゲート電極１３と
基準電位（接地）との間にダイオード３０が接続
されている。また、第１ゲート電極１３の上に
は、熱酸化またはCVD法により例えば5000Å厚
の第２ゲート酸化膜１４を形成し、第２ゲート酸
化膜１４上に第２ゲート電極１５が形成される。
また、第２ゲート電極１５とドレイン領域８は入
力端子１０と内部回路２０間それぞれに抵抗６ａ
と６ｂを介して接続される。
第１ゲート電極１３と基板間の静電容量（ゲー
ト容量）をCOX1、第１ゲート電極１３と第２ゲー
ト電極１５間の静電容量をCOX2と表わすと酸化膜
の比により、COX1≒10COX2となる。入力端子１０
の印加電圧をVINと表わすと、第１ゲート電極１
３の電圧V1は、 V1＝COX2／COX1＋COX2VIN＝１／11・VIN となる。従つて、２層構造をしたトランジスタの
第１ゲート電極１３からみたしきい値電圧を例え
ば1Vとすれば、VIN＝11Vで、上記保護トランジ
スタは導通し、ソースドレイン間に電流が流れ入
力端子と保護トランジスタ間に設けた抵抗により
電圧を制限出来る。なお、VIN≒22V以上になる
と、第１ゲート電極の電圧とドレイン電圧との関
係で、ドレイン近くのPN接合の破壊が生じ、電
子，正孔の発生が起こり、その一部の電子、ある
いは正孔は第１ゲート酸化膜１２を越えて第１ゲ
ート電極１３に注入される。電子が注入された場
合は第１ゲート電極１３は負に帯電されることに
なり、これはドレイン８―ソース７間の電流を流
れにくくする。しかしながら、第１ゲート電極１
３の負の帯電によつてダイオード３０は導通し、
その順方向電流によつて注入された電子は接地側
に放電されることになり、第１ゲート電極の負の
帯電を抑制する。かくして、トランジスタ４１は
大電流を引き続き流し得る。入力端子１０への電
圧がなくなると、注入された電子はダイオード３
０の順方向電流で放電され、トランジスタ４１の
閾値電圧は回復する。第１ゲート電極１３に正孔
が注入された場合は同電極１３は正に帯電され、
ダイオード３０は逆バイアス状態となる。ダイオ
ード３０には逆方向リーク電流が流れるが、順方
向電流に比して非常に小さいので、放電される正
孔は少ない。第１ゲート電極１３の正への帯電は
トランジスタ４１の導通抵抗を増々小さくし、ド
レイン電圧を充分に降下させて保護効果を大きく
する。入力端子１０への電圧がなくなると、正孔
はダイオード３０の逆方向リーク電流によつて放
電され、閾値を回復させる。
ト容量）をCOX1、第１ゲート電極１３と第２ゲー
ト電極１５間の静電容量をCOX2と表わすと酸化膜
の比により、COX1≒10COX2となる。入力端子１０
の印加電圧をVINと表わすと、第１ゲート電極１
３の電圧V1は、 V1＝COX2／COX1＋COX2VIN＝１／11・VIN となる。従つて、２層構造をしたトランジスタの
第１ゲート電極１３からみたしきい値電圧を例え
ば1Vとすれば、VIN＝11Vで、上記保護トランジ
スタは導通し、ソースドレイン間に電流が流れ入
力端子と保護トランジスタ間に設けた抵抗により
電圧を制限出来る。なお、VIN≒22V以上になる
と、第１ゲート電極の電圧とドレイン電圧との関
係で、ドレイン近くのPN接合の破壊が生じ、電
子，正孔の発生が起こり、その一部の電子、ある
いは正孔は第１ゲート酸化膜１２を越えて第１ゲ
ート電極１３に注入される。電子が注入された場
合は第１ゲート電極１３は負に帯電されることに
なり、これはドレイン８―ソース７間の電流を流
れにくくする。しかしながら、第１ゲート電極１
３の負の帯電によつてダイオード３０は導通し、
その順方向電流によつて注入された電子は接地側
に放電されることになり、第１ゲート電極の負の
帯電を抑制する。かくして、トランジスタ４１は
大電流を引き続き流し得る。入力端子１０への電
圧がなくなると、注入された電子はダイオード３
０の順方向電流で放電され、トランジスタ４１の
閾値電圧は回復する。第１ゲート電極１３に正孔
が注入された場合は同電極１３は正に帯電され、
ダイオード３０は逆バイアス状態となる。ダイオ
ード３０には逆方向リーク電流が流れるが、順方
向電流に比して非常に小さいので、放電される正
孔は少ない。第１ゲート電極１３の正への帯電は
トランジスタ４１の導通抵抗を増々小さくし、ド
レイン電圧を充分に降下させて保護効果を大きく
する。入力端子１０への電圧がなくなると、正孔
はダイオード３０の逆方向リーク電流によつて放
電され、閾値を回復させる。
また、第１ゲート電圧は、ゲート基板間及び第
１ゲート、第２ゲート相互間の静電容量の比で定
まるため、前述の従来第２の方法に比してゲート
の絶縁破壊は生じにくい。更に、第１ゲート絶縁
膜１４が熱破壊した場合においても、上記保護ト
ランジスタのドレイン・第１ゲート間に逆バイア
スされたダイオード３０が接続されているため、
入力電圧は上記ダイオード３０の逆方向降伏電圧
に達するまでは保護装置として動作する。
１ゲート、第２ゲート相互間の静電容量の比で定
まるため、前述の従来第２の方法に比してゲート
の絶縁破壊は生じにくい。更に、第１ゲート絶縁
膜１４が熱破壊した場合においても、上記保護ト
ランジスタのドレイン・第１ゲート間に逆バイア
スされたダイオード３０が接続されているため、
入力電圧は上記ダイオード３０の逆方向降伏電圧
に達するまでは保護装置として動作する。
以上述べた如く、本発明によれば、極めて信頼
度の高いゲート保護装置が提供できる事がわか
る。又、本発明は、ＮチヤネルMOSについて示
したが、ＰチヤネルMOS、あるいはCMOSにつ
いても同様の効果が得られる事も明らかである。
又、ゲート絶縁膜としてはアルミナ・シリコン窒
化膜等の絶縁膜、第１及び第２のゲート電極には
アルミ、多結晶シリコン、モリブデン等の組合わ
せにおいても同様の効果が得られる。
度の高いゲート保護装置が提供できる事がわか
る。又、本発明は、ＮチヤネルMOSについて示
したが、ＰチヤネルMOS、あるいはCMOSにつ
いても同様の効果が得られる事も明らかである。
又、ゲート絶縁膜としてはアルミナ・シリコン窒
化膜等の絶縁膜、第１及び第２のゲート電極には
アルミ、多結晶シリコン、モリブデン等の組合わ
せにおいても同様の効果が得られる。
第１図ａ，ｂは従来の保護装置の一例の断面図
とその等価回路図、第２図ａ，ｂは従来の保護装
置の他の一例の断面図とその等価回路図、第３図
は従来の保護装置のさらに他の一例の等価回路
図、第４図ａ，ｂは本発明の一実施例の断面図と
その等価回路図である。 １…Ｐ型基板、２…フイールド絶縁膜、２ａ…
ゲート絶縁膜、３…ゲート電極、４…表面保護絶
縁膜、６ａ，６ｂ，６ｃ…抵抗体、７…ソース、
８…ドレイン、９…金属電極、１０…入力端子、
１１，２１，４１…トランジスタ、１２…第１ゲ
ート絶縁膜、１３…第１ゲート電極、１４…第２
ゲート絶縁膜、１５…第２ゲート電極、２０…内
部回路、３０…ダイオード。
とその等価回路図、第２図ａ，ｂは従来の保護装
置の他の一例の断面図とその等価回路図、第３図
は従来の保護装置のさらに他の一例の等価回路
図、第４図ａ，ｂは本発明の一実施例の断面図と
その等価回路図である。 １…Ｐ型基板、２…フイールド絶縁膜、２ａ…
ゲート絶縁膜、３…ゲート電極、４…表面保護絶
縁膜、６ａ，６ｂ，６ｃ…抵抗体、７…ソース、
８…ドレイン、９…金属電極、１０…入力端子、
１１，２１，４１…トランジスタ、１２…第１ゲ
ート絶縁膜、１３…第１ゲート電極、１４…第２
ゲート絶縁膜、１５…第２ゲート電極、２０…内
部回路、３０…ダイオード。
Claims (1)
- １ 抵抗と絶縁ゲート型電界効果半導体装置によ
り入力端子に印加される高電圧から内部回路を保
護する絶縁ゲート型保護装置において、前記絶縁
ゲート型電界効果半導体装置は、半導体基板の一
主面側に所定間隔をおいて形成されたソース領域
およびドレイン領域の間に第１のゲート絶縁膜を
介して設けられた第１のゲート電極と、この第１
のゲート電極の上に第２のゲート絶縁膜を介して
設けられた第２のゲート電極とを有し、さらに、
前記ソース電極および第１ゲート電極はそれぞれ
そのままおよびダイオードを介して基準電圧に接
続され、前記第２のゲート電極およびドレイン領
域は共に前記抵抗を介して前記入力端子に接続さ
れ、前記ダイオードは前記第１のゲート電極に注
入されるキヤリアであつて前記ドレイン―ソース
領域間の電流を流れにくくするキヤリアによつて
順方向電流を流すような向きに接続されているこ
とを特徴とする絶縁ゲート型保護装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56065461A JPS57180169A (en) | 1981-04-30 | 1981-04-30 | Insulating gate type protective device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56065461A JPS57180169A (en) | 1981-04-30 | 1981-04-30 | Insulating gate type protective device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57180169A JPS57180169A (en) | 1982-11-06 |
| JPH0158670B2 true JPH0158670B2 (ja) | 1989-12-13 |
Family
ID=13287779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56065461A Granted JPS57180169A (en) | 1981-04-30 | 1981-04-30 | Insulating gate type protective device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57180169A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60142556A (ja) * | 1983-12-28 | 1985-07-27 | Toshiba Corp | 入力保護回路 |
| EP0424172B1 (en) * | 1989-10-20 | 1995-01-18 | Fujitsu Limited | Nonvolatile semiconductor memory apparatus |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS558087A (en) * | 1978-07-03 | 1980-01-21 | Nec Corp | Semiconductor device with input protection device |
| JPS5578576A (en) * | 1978-12-08 | 1980-06-13 | Nec Corp | Semiconductor device |
-
1981
- 1981-04-30 JP JP56065461A patent/JPS57180169A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS558087A (en) * | 1978-07-03 | 1980-01-21 | Nec Corp | Semiconductor device with input protection device |
| JPS5578576A (en) * | 1978-12-08 | 1980-06-13 | Nec Corp | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57180169A (en) | 1982-11-06 |
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