JPS60142556A - 入力保護回路 - Google Patents
入力保護回路Info
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- JPS60142556A JPS60142556A JP58250585A JP25058583A JPS60142556A JP S60142556 A JPS60142556 A JP S60142556A JP 58250585 A JP58250585 A JP 58250585A JP 25058583 A JP25058583 A JP 25058583A JP S60142556 A JPS60142556 A JP S60142556A
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- Japan
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- voltage
- resistor
- circuit
- oxide film
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- Pending
Links
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- 239000012535 impurity Substances 0.000 claims description 12
- 239000000758 substrate Substances 0.000 abstract description 12
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- 230000002542 deteriorative effect Effects 0.000 abstract 1
- 239000004065 semiconductor Substances 0.000 description 7
- 230000003071 parasitic effect Effects 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は入力端に入力する過大入力から回路を保護する
入力保護回路に関する。
入力保護回路に関する。
第１図に従来の入力保護柵路を示す。入カパッドエに抵
抗２が接続され、この抵抗２にはダイオ−ｒａ、４が接
続されている。ダイオ−１′３のカソードおよびダイオ
ード４のアノ−Ｐは抵抗２の一端に接続され、ダイオー
ド３のアノードは基板に接続されて電位■ｓ８に、ダイ
オード４のカソードは電源に接続されて電位■ＤＤに維
持されている。
抗２が接続され、この抵抗２にはダイオ−ｒａ、４が接
続されている。ダイオ−１′３のカソードおよびダイオ
ード４のアノ−Ｐは抵抗２の一端に接続され、ダイオー
ド３のアノードは基板に接続されて電位■ｓ８に、ダイ
オード４のカソードは電源に接続されて電位■ＤＤに維
持されている。
この入力保護回路は回路５を保護するものであり、抵抗
２により入力パッド１から過大電流が流れ込むのを阻止
し、ダイオード３，４に順方向′電流を流すことにより
、静電気等によるサージ電圧を吸収している。すなわち
、入力パッド１にダイオード３，４の順方向電圧を越え
る正又は負のサージ電圧が印加されると、このサー−）
電圧は抵抗２とダイオード３，４を介して基板又は電源
に短絡電流を流して中和される。
２により入力パッド１から過大電流が流れ込むのを阻止
し、ダイオード３，４に順方向′電流を流すことにより
、静電気等によるサージ電圧を吸収している。すなわち
、入力パッド１にダイオード３，４の順方向電圧を越え
る正又は負のサージ電圧が印加されると、このサー−）
電圧は抵抗２とダイオード３，４を介して基板又は電源
に短絡電流を流して中和される。
このような従来の入力保護回路で入力保護特性を向上さ
せ、より高い入力保護耐量を得ようとするためには、ダ
イオード３，４の順方向の電流容量を増大させ、かつ抵
抗２の抵抗値を低くすることが必要である。ところが、
ダイオ−）′ａ 、 ４の電流容量を太き（するどい５
ことは、ＰＮ接合面の面積を大きくすることに他ならず
、ダイオード３．４の占有面積が太き（なるという問題
があった。またＰＮ接合面の面積を大きくすると接合容
量も大きくなり、動作速度を低下させるという問題があ
った。したがって従来の入力保護回路をより高集積度、
高速動作が要求される集積回路に用いることはむずかし
かった。
せ、より高い入力保護耐量を得ようとするためには、ダ
イオード３，４の順方向の電流容量を増大させ、かつ抵
抗２の抵抗値を低くすることが必要である。ところが、
ダイオ−）′ａ 、 ４の電流容量を太き（するどい５
ことは、ＰＮ接合面の面積を大きくすることに他ならず
、ダイオード３．４の占有面積が太き（なるという問題
があった。またＰＮ接合面の面積を大きくすると接合容
量も大きくなり、動作速度を低下させるという問題があ
った。したがって従来の入力保護回路をより高集積度、
高速動作が要求される集積回路に用いることはむずかし
かった。
本発明は上記事情を考慮してなされたもので、高集積度
、高速動作を損うことなく十分な入力保護耐量を有する
入力保護回路を提供することを目的とする。
、高速動作を損うことなく十分な入力保護耐量を有する
入力保護回路を提供することを目的とする。
〔発明の概要〕
この目的を達成するために本発明による入力保護回路は
、入力端に接続された抵抗と、この抵−抗に接続された
ＣＭＯＳインバータとを備え、前記入力端に入力する過
大入力から前記ＣＭＯｑインバータの出力端に接続され
た回路を保護するよう構成したものである。
、入力端に接続された抵抗と、この抵−抗に接続された
ＣＭＯＳインバータとを備え、前記入力端に入力する過
大入力から前記ＣＭＯｑインバータの出力端に接続され
た回路を保護するよう構成したものである。
またこのＣＭＯＳインバータ回路を構成するＭＯＳトラ
ンジスタは、フィールド酸化膜をゲート酸化膜とするこ
とが望ましい。
ンジスタは、フィールド酸化膜をゲート酸化膜とするこ
とが望ましい。
さらにこれらＭＯＳトランジスタは、容易にパンチスル
ーするようにゲート領域の不純物濃度を低くすることが
望ましい。
ーするようにゲート領域の不純物濃度を低くすることが
望ましい。
本発明の一実施例による入力保護回路なｍ２図、第３図
に示す。入カパツドエに抵抗２が接続され、この抵抗２
と保設すべき回路５との間にインバータ６が入出力端を
短絡して接続されている。このインバータ６は第３図に
示すようにＣＭＯＳインバータでありＰチャンネルトラ
ンジスタ７とＮチャンネルトランジスタ８とで構成され
ている。Ｐチャンネルトランジスタ７のソースは電源に
接続されて電位■ＤＤであり、Ｎチャンネルトランジス
ター８のソースは基板に接続されて電位ｖ８８である。
に示す。入カパツドエに抵抗２が接続され、この抵抗２
と保設すべき回路５との間にインバータ６が入出力端を
短絡して接続されている。このインバータ６は第３図に
示すようにＣＭＯＳインバータでありＰチャンネルトラ
ンジスタ７とＮチャンネルトランジスタ８とで構成され
ている。Ｐチャンネルトランジスタ７のソースは電源に
接続されて電位■ＤＤであり、Ｎチャンネルトランジス
ター８のソースは基板に接続されて電位ｖ８８である。
入力パッド１にトランジスタ７．８のしきい値電圧を越
える′電圧が印加されると、正電圧の場合はＮチャンネ
ルトランジスタ８が導通し、入力パッド１から基板へと
電流が流れる。負電圧の場合はＰチャンネルトランジス
タ７が導通し電源から入力・ぞラド１へ電流が流れる。
える′電圧が印加されると、正電圧の場合はＮチャンネ
ルトランジスタ８が導通し、入力パッド１から基板へと
電流が流れる。負電圧の場合はＰチャンネルトランジス
タ７が導通し電源から入力・ぞラド１へ電流が流れる。
このようにして入力パッド１に印加される正又は負のサ
ージ電圧を吸収している。またトランジスタ７．８は飽
和領域で動作するようにゲートがそれぞれソース、ドレ
インと接続され、太′電流か流れやすい構成としている
。
ージ電圧を吸収している。またトランジスタ７．８は飽
和領域で動作するようにゲートがそれぞれソース、ドレ
インと接続され、太′電流か流れやすい構成としている
。
一般にトランジスタのゲート酸化膜は薄く、フィールド
反転電圧を越える電圧付近で破壊されるが、本実施例の
トラン・クスタ７，８は厚いフィールド酸化膜をゲート
酸化膜とした寄生ＭＯ８トランジスタである。寄生ＭＯ
８）ランジスタとは、第４図に示すように本来基板と配
線層を絶縁するために必要なフィールド酸化膜１３をゲ
ート酸化膜として必然的に形成されるトランジスタであ
る。すなわち半導体基板９上にフィールド酸化膜１３を
はさむように不純物領域１４が形成されており、さらに
絶縁被膜１０を介して配線層１１ 、１２が形成され、
配線層１２の電圧がフィールド峻化膜１３下の領域を反
転させるのに十分な値になるとチャンネル部１５が形成
され、厚いフィールド酸化膜１３゛をゲート酸化膜とす
る寄生ＭＯＳトランジスタとなる。
反転電圧を越える電圧付近で破壊されるが、本実施例の
トラン・クスタ７，８は厚いフィールド酸化膜をゲート
酸化膜とした寄生ＭＯ８トランジスタである。寄生ＭＯ
８）ランジスタとは、第４図に示すように本来基板と配
線層を絶縁するために必要なフィールド酸化膜１３をゲ
ート酸化膜として必然的に形成されるトランジスタであ
る。すなわち半導体基板９上にフィールド酸化膜１３を
はさむように不純物領域１４が形成されており、さらに
絶縁被膜１０を介して配線層１１ 、１２が形成され、
配線層１２の電圧がフィールド峻化膜１３下の領域を反
転させるのに十分な値になるとチャンネル部１５が形成
され、厚いフィールド酸化膜１３゛をゲート酸化膜とす
る寄生ＭＯＳトランジスタとなる。
第５図に本実施例のＣＭＯＳインバータを、寄生ＭＯ８
）ランジスタにより構成した具体例を示す。
）ランジスタにより構成した具体例を示す。
Ｎ型半導体基板か上にフィールド酸化膜２１をはさむよ
うにＰ＋Ｗ不純物領域２２ 、２３を形成し、フィール
ド酸化膜２１上にゲート電極列を形成する。こしでＰ
型不純物領域２２ 、２３をソース、ドレインとするＰ
チャンネルＭＯ８）ランジスタフが形成される。Ｎチャ
ンネルＭＯ８）ランジスタ８は、Ｎ型半導体基板加にＰ
ウェル５を形成し、このＰウェルδ内のフィールド酸化
膜拠をはさむようにＮ＋型不純物領域２’／ 、 ２８
を形成し、フィールド酸化膜あ上にゲート電極器を形成
することにより実現される。Ｐ十型不純物領域２２とＮ
生型不純物領域路を絶縁被膜を介してアルミニウム配置
３０で接続し、同様にアルミニウム配線３２でゲート電
極２４とゲート電極２９を接続することにより、ＣＭＯ
Ｓインバータが形成される。
うにＰ＋Ｗ不純物領域２２ 、２３を形成し、フィール
ド酸化膜２１上にゲート電極列を形成する。こしでＰ
型不純物領域２２ 、２３をソース、ドレインとするＰ
チャンネルＭＯ８）ランジスタフが形成される。Ｎチャ
ンネルＭＯ８）ランジスタ８は、Ｎ型半導体基板加にＰ
ウェル５を形成し、このＰウェルδ内のフィールド酸化
膜拠をはさむようにＮ＋型不純物領域２’／ 、 ２８
を形成し、フィールド酸化膜あ上にゲート電極器を形成
することにより実現される。Ｐ十型不純物領域２２とＮ
生型不純物領域路を絶縁被膜を介してアルミニウム配置
３０で接続し、同様にアルミニウム配線３２でゲート電
極２４とゲート電極２９を接続することにより、ＣＭＯ
Ｓインバータが形成される。
フィールド酸化膜は約５ｏｏｏ Ｘ以上の厚さがあり、
通常のゲート酸化膜の厚さ４００〜６００Ｘに比べてき
わめて厚い。したがってこのフィールド酸化膜をゲート
酸化膜とする上述のＭＯＳトランジスタのゲート対圧は
きわめて大きくなり、大きなサー−）電圧に対しても破
壊されることがない。
通常のゲート酸化膜の厚さ４００〜６００Ｘに比べてき
わめて厚い。したがってこのフィールド酸化膜をゲート
酸化膜とする上述のＭＯＳトランジスタのゲート対圧は
きわめて大きくなり、大きなサー−）電圧に対しても破
壊されることがない。
また、本実施例のＭＯＳトラン・ジスタは、容易にパン
チスルーして大電流を流しやすくするために、ゲート領
域の不純物濃度を低（している。これにより大電流が入
力しても回路５を保護することができる。
チスルーして大電流を流しやすくするために、ゲート領
域の不純物濃度を低（している。これにより大電流が入
力しても回路５を保護することができる。
以上の通り本発明によれは、従来のようにダイオードを
用いることがなく寄生ＭＯ８）ランジスタを利用しズい
るため入力保護回路としての占有面積を小さえすること
ができる。また本発明によれば接合容量が大きくなるこ
とがないため、動作速度が入力保護回路のために遅（な
ることがない。
用いることがなく寄生ＭＯ８）ランジスタを利用しズい
るため入力保護回路としての占有面積を小さえすること
ができる。また本発明によれば接合容量が大きくなるこ
とがないため、動作速度が入力保護回路のために遅（な
ることがない。
第１図は従来の入力保護回路の回路図、第２図、第３図
は本発明の一実施例による入力保護回路の回路図、第４
図は半導体装置における寄生ＭＯ８）ランジスタの断面
図、第５図は本発明の一実施例による入力保護回路の具
体例を示す断面図である。 １・・・入力・ぐンド、２・・・抵抗、５・・・回路、
６・・・インバータ、ＰチャンネルＭＯ８）ランジスタ
、８・・・ＮチャンネルＭＯ８）ランジスタ、９・・・
半導体基板、１０・・・絶縁被膜、１１ 、１２・・・
配線層、１３・・・フィールド酸化膜、１４・・・不純
物領域、１５・・・チャンネル部、加・・・Ｎ型半導体
基板、２１ 、２６・・・フィールド酸化膜、２２．２
３・・・Ｐ十型不純物領域、２４．２９・・・ゲート電
極、５・・・Ｐウェル、２７．２８・・・Ｎ生型不純物
領域、３０，３２，３３．３４・・・アルミニウム配線
、３１ 、３１ ’・・・絶縁被膜。
は本発明の一実施例による入力保護回路の回路図、第４
図は半導体装置における寄生ＭＯ８）ランジスタの断面
図、第５図は本発明の一実施例による入力保護回路の具
体例を示す断面図である。 １・・・入力・ぐンド、２・・・抵抗、５・・・回路、
６・・・インバータ、ＰチャンネルＭＯ８）ランジスタ
、８・・・ＮチャンネルＭＯ８）ランジスタ、９・・・
半導体基板、１０・・・絶縁被膜、１１ 、１２・・・
配線層、１３・・・フィールド酸化膜、１４・・・不純
物領域、１５・・・チャンネル部、加・・・Ｎ型半導体
基板、２１ 、２６・・・フィールド酸化膜、２２．２
３・・・Ｐ十型不純物領域、２４．２９・・・ゲート電
極、５・・・Ｐウェル、２７．２８・・・Ｎ生型不純物
領域、３０，３２，３３．３４・・・アルミニウム配線
、３１ 、３１ ’・・・絶縁被膜。
Claims (1)
- 【特許請求の範囲】 １、入力端に接続された抵抗と、この抵抗に接続された
ＣＭＯＳインバータとを備え、前記入力端に入力する過
大入力から前記ＣＭＯＳインバータの出力端に接続され
た回路を保護する入力保護回路。 ２、特許請求の範囲ｇ１項記載の回路において、前記Ｃ
ＭＯＳインバータを構成するＭＯＳトランジスタは、フ
ィールド酸化膜をゲート酸化膜とすることを特徴とする
人力保護回路。 ３、特許請求の範囲第１項又は第２項記載の回路におい
て、前記ＣＭＯＳインバータを構成するＭＯＳ）ランジ
スタは、容易にパンチスルーするようにゲート領域の不
純物濃度を低くしたことを特徴とする入力保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58250585A JPS60142556A (ja) | 1983-12-28 | 1983-12-28 | 入力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58250585A JPS60142556A (ja) | 1983-12-28 | 1983-12-28 | 入力保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60142556A true JPS60142556A (ja) | 1985-07-27 |
Family
ID=17210073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58250585A Pending JPS60142556A (ja) | 1983-12-28 | 1983-12-28 | 入力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60142556A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4868705A (en) * | 1987-02-23 | 1989-09-19 | Kabushiki Kaisha Toshiba | Insulated-gate semicustom integrated circuit |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52127180A (en) * | 1976-04-19 | 1977-10-25 | Toshiba Corp | Cmos protective circuit |
| JPS54136278A (en) * | 1978-04-14 | 1979-10-23 | Nec Corp | Semiconductor device |
| JPS56150865A (en) * | 1980-04-25 | 1981-11-21 | Hitachi Ltd | Insulated gate type field effect semiconductor device |
| JPS57180169A (en) * | 1981-04-30 | 1982-11-06 | Nec Corp | Insulating gate type protective device |
-
1983
- 1983-12-28 JP JP58250585A patent/JPS60142556A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52127180A (en) * | 1976-04-19 | 1977-10-25 | Toshiba Corp | Cmos protective circuit |
| JPS54136278A (en) * | 1978-04-14 | 1979-10-23 | Nec Corp | Semiconductor device |
| JPS56150865A (en) * | 1980-04-25 | 1981-11-21 | Hitachi Ltd | Insulated gate type field effect semiconductor device |
| JPS57180169A (en) * | 1981-04-30 | 1982-11-06 | Nec Corp | Insulating gate type protective device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4868705A (en) * | 1987-02-23 | 1989-09-19 | Kabushiki Kaisha Toshiba | Insulated-gate semicustom integrated circuit |
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