JPS5852869A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5852869A JPS5852869A JP56150978A JP15097881A JPS5852869A JP S5852869 A JPS5852869 A JP S5852869A JP 56150978 A JP56150978 A JP 56150978A JP 15097881 A JP15097881 A JP 15097881A JP S5852869 A JPS5852869 A JP S5852869A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- channel transistor
- conductivity type
- circuit
- junctions
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Nonlinear Science (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置に係抄、％に相装置半導体（ＣＭＯ
８＜コンプリメンタリ拳メタル・オキサイド・セミコン
ダクタ）〕装置のスピード特性の改善及びラッチアップ
防止に関係し九回路に関する。
８＜コンプリメンタリ拳メタル・オキサイド・セミコン
ダクタ）〕装置のスピード特性の改善及びラッチアップ
防止に関係し九回路に関する。
従来０ＭＯ８装置において、−導電型基板及び他導電型
ウェルは、パックバイアスするためＫ。
ウェルは、パックバイアスするためＫ。
電源ライン又は接地（ＧＮＤ）？インに接続されていた
。
。
このため、半導体基板上に形成されたＣＭＯ８鋏置にお
いては、ドレイン領域のジャンク７１７部の容量のため
、動作スピードが遅くなるという欠点があり、また入出
力端子に電源電圧レベル以上又はＧＮＤレベル以下のノ
イズが入力されるとＣＭＯ８装置特有のラッチアップが
発生するという欠点もありた。％に、出力端子はＰ及び
Ｎ型ドレインに接続されているため、これらの欠点を防
止することが＃Ａｌ１１でありた。
いては、ドレイン領域のジャンク７１７部の容量のため
、動作スピードが遅くなるという欠点があり、また入出
力端子に電源電圧レベル以上又はＧＮＤレベル以下のノ
イズが入力されるとＣＭＯ８装置特有のラッチアップが
発生するという欠点もありた。％に、出力端子はＰ及び
Ｎ型ドレインに接続されているため、これらの欠点を防
止することが＃Ａｌ１１でありた。
本発明の目的は、％に拡散層のジャンクシ謬ン容量を少
なくし、かつ入力端子ＫＧＮＤレベル以下又は電源電圧
レベル以上のノイズに対してラッチアップの改善した半
導体装置を提供すゐことにある。
なくし、かつ入力端子ＫＧＮＤレベル以下又は電源電圧
レベル以上のノイズに対してラッチアップの改善した半
導体装置を提供すゐことにある。
本発明は、−導電製の半導体基板に形成された逆導電型
のチャンネルトランジスタと、逆導電型のウェルに形成
された一導電型のチャンネルトランジスタとを備えた半
導体装置において、前記逆導電型のチャンネルトランジ
スタ及び前記−導電型のチャンネルトランジスタのそれ
ぞれをバックバイアスするための電圧発生回路を備え比
ことを特徴とする半導体装置である。
のチャンネルトランジスタと、逆導電型のウェルに形成
された一導電型のチャンネルトランジスタとを備えた半
導体装置において、前記逆導電型のチャンネルトランジ
スタ及び前記−導電型のチャンネルトランジスタのそれ
ぞれをバックバイアスするための電圧発生回路を備え比
ことを特徴とする半導体装置である。
即ち本発明は一導電型の半導体基板く形成されたトラン
ジスタをバックバイアスするたメツ＠１の電圧発生回路
を備え、かつ他導電型のウェルに形成されたトランジス
タをバックバイアスｆる＊めの第２の電圧発生回路を備
えたことｔ−特徴とする相補製の半導体装置である。
ジスタをバックバイアスするたメツ＠１の電圧発生回路
を備え、かつ他導電型のウェルに形成されたトランジス
タをバックバイアスｆる＊めの第２の電圧発生回路を備
えたことｔ−特徴とする相補製の半導体装置である。
次Ｋ、図面を参照して本発明の詳細な説明する。
ｔＩＸ１図に従来の０ＭＯ８装置の２段インバータの回
路図を示す。
路図を示す。
入力保鰻ダイオード１．４ｎチャンネルトランジスタ３
，５． Ｐチャンネルトランジスタ４，６より成る。
，５． Ｐチャンネルトランジスタ４，６より成る。
入力信号は入力端子ＩＮＫ入力され、同相の出力が出力
端子ＯＴにあられれる。これに、電源電圧ｎチャンネル
トランジスタ３．５のパックゲートはＧＮＤラインに接
続され、Ｐチャンネルトランジスタ４．６０パツクゲー
トは電源電圧Ｖｅｏに接続されている。
端子ＯＴにあられれる。これに、電源電圧ｎチャンネル
トランジスタ３．５のパックゲートはＧＮＤラインに接
続され、Ｐチャンネルトランジスタ４．６０パツクゲー
トは電源電圧Ｖｅｏに接続されている。
ＩＩＥ２図に発明−の実施例の回路ｌＩｌ管示す。
第２図では２段インバータの回路及びその電ｍ回路を示
す。バックパイアヌ発生回路１１は、発振回路１乳 ダ
イオードとして使用されゐトランジスタ１３，１４，１
亀１６及びコンデンサ１７．１８で構成されている。
す。バックパイアヌ発生回路１１は、発振回路１乳 ダ
イオードとして使用されゐトランジスタ１３，１４，１
亀１６及びコンデンサ１７．１８で構成されている。
Ｐチヤンネルトランジスタ２３，２５０バツクゲート線
１９には、電源電圧Ｖａｅが＋５ｖのときこの＋５Ｖに
加えて＋３ｖはどの電圧即ち＋８ｖが印加され、Ｎチャ
ンネルトランジスタ２４．２６のパックゲー）１１２０
には、−ｓｖはどの電圧が印加される。このためＰ、Ｎ
ｌｌのドレイン部のＰ−Ｎジャンクシ璽ンに逆方向の電
圧が印加される。
１９には、電源電圧Ｖａｅが＋５ｖのときこの＋５Ｖに
加えて＋３ｖはどの電圧即ち＋８ｖが印加され、Ｎチャ
ンネルトランジスタ２４．２６のパックゲー）１１２０
には、−ｓｖはどの電圧が印加される。このためＰ、Ｎ
ｌｌのドレイン部のＰ−Ｎジャンクシ璽ンに逆方向の電
圧が印加される。
このため、ジャンクシ冒ン０空乏層が拡がシ、ジャンク
シ嘗ン容量が約牛分近くになる。
シ嘗ン容量が約牛分近くになる。
第１図の０ＭＯ８装置の入カ趨子ＩＮ部分には入力保饅
用として入方保膜ダイオード即ちＰＮＮジャンクシノン
１２があり、また出力部にはドレイン拡散部に必然的Ｋ
ＰＮジャンクシ冒ンがあり、入力信号ノイズがＧＮＤレ
ベル以下（正確にはこのＰＮダイオードＩｏＩｆ方向電
圧約０．６ｖが加わるととＫなるから−０，６Ｖ以下）
Ｋなると、このダイオードＩＫ願方向電流が流れ、サイ
リスタ現象をおこし、電源電流が過大にな）破壊につな
がる、いわゆるラッチアップを生じていたが、第２図の
本発明の実施例の回路においては、バックゲ−）１２２
０のパックゲート電圧的−３ｖまでの入力信号ノイズで
はダイオードＩＫＪ［方向電流が流れず、このため前述
したようなラッチアップを生じない。
用として入方保膜ダイオード即ちＰＮＮジャンクシノン
１２があり、また出力部にはドレイン拡散部に必然的Ｋ
ＰＮジャンクシ冒ンがあり、入力信号ノイズがＧＮＤレ
ベル以下（正確にはこのＰＮダイオードＩｏＩｆ方向電
圧約０．６ｖが加わるととＫなるから−０，６Ｖ以下）
Ｋなると、このダイオードＩＫ願方向電流が流れ、サイ
リスタ現象をおこし、電源電流が過大にな）破壊につな
がる、いわゆるラッチアップを生じていたが、第２図の
本発明の実施例の回路においては、バックゲ−）１２２
０のパックゲート電圧的−３ｖまでの入力信号ノイズで
はダイオードＩＫＪ［方向電流が流れず、このため前述
したようなラッチアップを生じない。
また入力信号ノイズが電源電圧Ｖｃｃ以上になると、従
来の０ＭＯ８装置である鯖１図の回路ではダイオード２
に順方向電流が流れ、同様にラッチアップを生じる。本
発明の一実施例の第２図の回路において、入力信号ノイ
ズがバックゲートｍ１９の電圧的Ｖｃｃ＋３Ｖまででは
ダイオード２１に順方向電流が流れず、ラッチアップを
生じない。また出力側のＰチャンネル、ｎチャンネルト
ランジスタ２５．２６においても同様である。
来の０ＭＯ８装置である鯖１図の回路ではダイオード２
に順方向電流が流れ、同様にラッチアップを生じる。本
発明の一実施例の第２図の回路において、入力信号ノイ
ズがバックゲートｍ１９の電圧的Ｖｃｃ＋３Ｖまででは
ダイオード２１に順方向電流が流れず、ラッチアップを
生じない。また出力側のＰチャンネル、ｎチャンネルト
ランジスタ２５．２６においても同様である。
以上のように２発明ｔＩｉ４ＶＣよれば、ジャンクシ冒
ン容量が減少するため動作スピードは速くなり、かつ入
出力端子のラッチアップに対するノイズマージンが拡大
する。
ン容量が減少するため動作スピードは速くなり、かつ入
出力端子のラッチアップに対するノイズマージンが拡大
する。
尚本発明は、半導体単結晶基板上に形成されたＮウェル
型、又はｐウェル蓋ＣＭＯ８装置に適用できるばか如で
なく、複数の半導体チップを組み合わせた回路装置にも
適用できる。又本発明は二段インバータに限られるもの
ではなく、複数段のインバータでよい。
型、又はｐウェル蓋ＣＭＯ８装置に適用できるばか如で
なく、複数の半導体チップを組み合わせた回路装置にも
適用できる。又本発明は二段インバータに限られるもの
ではなく、複数段のインバータでよい。
＠１−図は、従来の０Ｍ０８回路（２段インバータ）−
を示す回路図である。 鎮２図は、本発明の一実施例の回路図である。 尚、図において、 １．２・・・・・・入力保饅ダイオード、３，５・・・
・・・ｎチャンネルトランジスタ、４．６・・・・・・
Ｐチャンネルトランジスタ、Ｖｃｃ・・・・・・電源電
圧、１１・・・・・・バックバイアス発生回路、１２・
・・・・・発振回路、１３，１４，１５゜１６・・・・
・・ダイオードとして使用されるトランジスタ、１７．
１８・・・・コンデンサー、１９．２０・・・・・・バ
ックゲート線、２１．２２・・・・・入力保鰻ダイオー
ド、２４．２５・・・・・・ｎチャンネルトランジスタ
、２３゜茅１図
を示す回路図である。 鎮２図は、本発明の一実施例の回路図である。 尚、図において、 １．２・・・・・・入力保饅ダイオード、３，５・・・
・・・ｎチャンネルトランジスタ、４．６・・・・・・
Ｐチャンネルトランジスタ、Ｖｃｃ・・・・・・電源電
圧、１１・・・・・・バックバイアス発生回路、１２・
・・・・・発振回路、１３，１４，１５゜１６・・・・
・・ダイオードとして使用されるトランジスタ、１７．
１８・・・・コンデンサー、１９．２０・・・・・・バ
ックゲート線、２１．２２・・・・・入力保鰻ダイオー
ド、２４．２５・・・・・・ｎチャンネルトランジスタ
、２３゜茅１図
Claims (1)
- 一導電型の半導体基板に形成された逆導電型のチャンネ
ルトランジスタと、逆導電型のウェルに形成された一導
電型のチャンネルトランジスタとを備えた半導体装置に
おいて、前記逆導電型のチャンネルトランジスタ及び前
記−導電型のチャンネルトランジスタのそれぞれｔパッ
クバイアスするための電圧発生回路を備えたこと１に特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56150978A JPS5852869A (ja) | 1981-09-24 | 1981-09-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56150978A JPS5852869A (ja) | 1981-09-24 | 1981-09-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5852869A true JPS5852869A (ja) | 1983-03-29 |
Family
ID=15508603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56150978A Pending JPS5852869A (ja) | 1981-09-24 | 1981-09-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5852869A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0084000A2 (en) * | 1982-01-11 | 1983-07-20 | FAIRCHILD CAMERA & INSTRUMENT CORPORATION | CMOS device |
| US4571505A (en) * | 1983-11-16 | 1986-02-18 | Inmos Corporation | Method and apparatus of reducing latch-up susceptibility in CMOS integrated circuits |
| EP0175152A2 (en) * | 1984-08-21 | 1986-03-26 | Lattice Semiconductor Corporation | A method and an apparatus to prevent latchup in a CMOS device |
| EP0505158A2 (en) * | 1991-03-18 | 1992-09-23 | Fujitsu Limited | Integrated semiconductor circuit |
| US6373286B1 (en) * | 1998-06-09 | 2002-04-16 | Siemens Aktiengesellschaft | Integrated circuit with improved off chip drivers |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56108257A (en) * | 1980-02-01 | 1981-08-27 | Hitachi Ltd | Semiconductor integrated circuit device |
-
1981
- 1981-09-24 JP JP56150978A patent/JPS5852869A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56108257A (en) * | 1980-02-01 | 1981-08-27 | Hitachi Ltd | Semiconductor integrated circuit device |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0084000A2 (en) * | 1982-01-11 | 1983-07-20 | FAIRCHILD CAMERA & INSTRUMENT CORPORATION | CMOS device |
| EP0084000A3 (en) * | 1982-01-11 | 1985-07-10 | FAIRCHILD CAMERA & INSTRUMENT CORPORATION | Cmos device |
| US4571505A (en) * | 1983-11-16 | 1986-02-18 | Inmos Corporation | Method and apparatus of reducing latch-up susceptibility in CMOS integrated circuits |
| EP0175152A2 (en) * | 1984-08-21 | 1986-03-26 | Lattice Semiconductor Corporation | A method and an apparatus to prevent latchup in a CMOS device |
| EP0505158A2 (en) * | 1991-03-18 | 1992-09-23 | Fujitsu Limited | Integrated semiconductor circuit |
| US6373286B1 (en) * | 1998-06-09 | 2002-04-16 | Siemens Aktiengesellschaft | Integrated circuit with improved off chip drivers |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2528794B2 (ja) | ラツチアツプ保護回路付き集積回路 | |
| JP2710113B2 (ja) | 相補性回路技術による集積回路 | |
| JPH1032259A (ja) | 半導体装置 | |
| KR0133204B1 (ko) | 상보형 mos 회로기술을 이용한 래치업 방지회로를 가진 집적회로 | |
| JP2528795B2 (ja) | ラツチアツプ保護回路付き集積回路 | |
| US4873668A (en) | Integrated circuit in complementary circuit technology comprising a substrate bias generator | |
| EP0556832B1 (en) | Semiconductor for integrated device including a power supply voltage conversion circuit and protection means | |
| JPH0691200B2 (ja) | 両方向入出力セル | |
| JPS5852869A (ja) | 半導体装置 | |
| US6018252A (en) | Dual-power type integrated circuit | |
| EP0404008A2 (en) | Substrate bias generation circuit used in semiconductor integrated circuit | |
| JPH0344423B2 (ja) | ||
| JPH06325569A (ja) | 半導体集積回路の中間電圧発生回路 | |
| JP3499578B2 (ja) | 半導体集積回路 | |
| US4807010A (en) | Integrated circuit in complementary circuit technology comprising a substrate bias voltage generator and a Schottky diode | |
| US6084272A (en) | Electrostatic discharge protective circuit for semiconductor device | |
| JPS58197870A (ja) | 半導体装置 | |
| KR100223671B1 (ko) | 다중 전원전압을 가지는 반도체 메모리 장치 | |
| JPH0410225B2 (ja) | ||
| KR930009810B1 (ko) | 기판바이어스회로를 구비한 반도체장치 | |
| KR960002788A (ko) | 반도체 소자의 데이터 출력버퍼 | |
| JPH0532908B2 (ja) | ||
| JPH01253267A (ja) | 半導体装置のための入力保護回路 | |
| KR100240274B1 (ko) | 반도체 메모리소자의 입력보호회로 | |
| JPH02122562A (ja) | 半導体集積回路 |