KR0133204B1 - 상보형 mos 회로기술을 이용한 래치업 방지회로를 가진 집적회로 - Google Patents

상보형 mos 회로기술을 이용한 래치업 방지회로를 가진 집적회로

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KR0133204B1
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드로스트, 후흐스
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Abstract

내용 없음.

Description

상보형 MOS 회로기술을 이용한 래치업 방지회로를 가진 집적회로
본 발명은 제 1 도전형의 도핑된 반도체 기판과 상기 도핑된 기판내에 형성된 웰형의 제 2 도전형 반도체 영역을 가지는 상보형 MOS 회로 기술을 이용한, 래치업 방지 회로를 가진 집적 회로에 관한 것이다.
상보형 MOS 회로 기술을 이용한 상기 방식의 집적 회로에서는 공급전압과 접지사이에 사이리스터와 유사한 기생 pnpn 경로가 형성된다. 상기의 기생 4층 구조는 왜곡, 예를 들면 반도체층에 인가되는 오버슈트 또는 언더슈트에 의해 또는 펄스 전류에 의해 점화될 수 있다. 정상 상태로부터 고전도 상태로의 스위칭, 즉, 상기 4층 구조의 점화를 래치업이라고 표한한다.
래치업 효과를 이해하기 위해, 웰형 반도체 영역에 위치한 제 1 채널형 전계효과 트랜지스터(FET)의 한 단자와 상기 영역 외부의 반도체 기판상에 위치한 제 2 채널형 FET의 한 단자 사이에 일반적으로 선택적인 도전형의 4개의 연이은 반도체층이 놓인다는 것을 가정할 수 있으며, 이 경우 처음 언급된 트랜지스터의 단자 영역은 제 1 반도체층을, 웰형의 반도체 영역은 제 2 반도체층을, 반도체 기판은 제 3 반도체층을, 그리고 최후 트랜지스터의 단자 영역은 제 4 반도체층을 형성한다. 이러한 구조 때문에 기생 바이폴라 pnp 및 npn 트랜지스터가 얻어진다. pnp 바이폴라 트랜지스터의 콜렉터는 npn 바이폴라 트랜지스터의 베이스에 상응하고, pnp 바이폴라 트랜지스터의 베이스는 npn 바이폴라 트랜지스터의 콜렉터에 상응한다. 상기 구조는 사이리스터에서와 같이 pnpn의 4층 다이오드를 형성한다. 반도체 기판에 양의 바이어스 전압이 인가되면, 제 3 및 제 4 반도체층 사이의 pn 접합은 상기 4층 구조내에서 기생 사이리스터의 작용을 야기하는 전류 경로가 상기 트랜지스터 단자 사이에 발생할 정도로 순방향으로 바이어스된다. 상기 전류 경로는 양의 기판 바이어스 전압을 제거한 후에도 남아 있어 집적 회로가 열적으로 과부하를 받을 수 있다.
래치업 효과는 간행물 Healbleiterelektronik 14권, 109-112 페이지, H. Weiss, K. Horninger 저, lntegrierte MOS-Schaltungen에 기술되어 있다.
109 페이지의 제3도 및 6도에는 고체 실리콘내의 상보형 트랜지스터쌍이 도시되어 있고, 제3도 및 제7c도에는 부가적으로 래치업 효과에 중요한 기생 측면 및 수직 바이폴라 트랜지스터가 도시되어 있다.
지금까지, 데이터 출력 및 출력단과 같은 집적 회로내에서 발생될 수 있는 래치업 문제를 줄이기 위해 3가지 방법이 시도되었다. 제 1 방법에서는 CMOS 출력단의 웰형 반도체 영역의 전위, 즉, 예를 들면 도핑된 웰형 반도체 영역의 전위를 공급 전압(VDD) 이상으로 증가시키려는 시도가 있었다. 상기 제 1 방법에서는 부가의 바이어스 전압 발생기에 의해 공급되거나 부가의 단자를 통해 외부에서 인가되어야 하는 고정 전위에 웰형 반도체 영역이 접속된다. 제 2 방법에서는 순수한 NMOS 출력단이 사용되어, 제 1 방법에서와 같은 부가의 바이어스 전압 발생기가 필요없다. 이 방법에서는 반도체 기판에서의 기판 바이어스 전압에 의해 집적 회로의 동작 중에 래치업을 없애려고 했었다. 제 3 방법에서는 H.P.Zappe 등 저, Floating well CMOS and Latch-up IEDM 85, 1985년 12월 9일, 517-520 페이지에 기술 되어 있는 바와 같은 부동 웰형 반도체 영역이 사용되었다. 이 경우, 웰형 반도체 영역은 웰형 반도체 영역에 위치한 MOS 트랜지스터의 기생 소오스-드레인 pn 접합만을 통해 외부와 접속되어 있고, 이로 인해 베이스 전류가 기생 수직 바이폴라 트랜지스터를 통해 흐르 수 없다.
상기 제 3 방법은 MOS 트랜지스터의 파라미터가 나빠지고, 웰형 반도체 영역을 통한 누설 전류가 증가하며, 기생 pnpn 접합의 유지 전압(holding voltage)이 줄어든다는 단점이 있다. 제 2 방법에서와 같이 순수한 NMOS 출력단을 사용하면, 예를 들면 스위칭 속도에 의해 좋지 않은 회로의 특성이 야기되어 출력 신호의 하이-상태에서 레벨 문제가 나타난다. 제 2 방법은 출력 신호를 상승시킴으로써 상기 사실을 피할 수 있지만, 부가의 비용 및 공간을 필요로 한다. 제 1 방법은 바이어스 저압 발생기에 의해 래치업의 가능성을 줄이지만, 부가의 배선 및 상기 발생기에 대한 부가의 공간을 필요로 한다.
본 발명의 목적은 래치업 효과의 발생이 방지되는 전술한 형태의 회로를 제공하는데 있다.
상기 목적은 본 발명에 따라 래치업 방지회로가 제 2 도전형 채널의 웰형 반도체 영역내에 바이패스 트랜지스터를 포함하고, 상기 바이패스 트랜지스터의 게이트 단자 및 제 1 단자가 기존단자에 접속되며, 상기 바이패스 트랜지스터의 제 2 단자가 래치업 방지 회로의 출력에 접속되도록 함으로써 달성된다.
본 발명에 의해 얻어지는 장점은, 특히 본 발명의 회로에 의해 MOS 트랜지스터의 회로 특성이 악영향을 받지 않고, 본 발명의 회로가 고정 전위를 가진 웰형 반도체 영역 뿐만 아니라 가변 전위를 가진 웰형 반도체 영역에도 적합하다는데 있다. 또한, 이것을 위해 단지 하나의 회로 소자만이 필요하기 때문에 본 발명의 회로에 대한 공간을 매우 적게 필요하다.
본 발명의 2가지 실시예를 첨부한 도면을 참고로 설명하면 다음과 같다.
제1도는 바이패스 트랜지스터를 가진 출력단의 회로도.
제2도는 웰형 반도체 영역이 고정 전위와 접속되어 있는 CMOS 출력 트랜지스터를 가진 CMOS 출력단의 횡단면도.
제3도는 다이오드 또는 부하 소자로서 접속된 p 채널 MOS 트랜지스터와 바이패스 트랜지스터의 회로도.
제4도는 웰형 반도체 영역이 고정 전위와 접속되어 있지 않은 바이패스 트랜지스터 및 다이오드 또는 부하 소자로서 접속된 p 채널 MOS 트랜지스터의 횡단면도.
제5도는 제3도 및 제4도에 도시된 회로에 따른 바이패스 트랜지스터 및 다이오드 또는 부하 소자로서 접속된 p 채널 MOS 트랜지스터를 나타낸 도면.
제1도에는 바이패스 트랜지스터(BT)를 가진 CMOS 출력단의 회로도가 도시되어 있다. 여기서, 기존 단자(KL)는 공급 전압(VDD)과 접속되어 있다. CMOS 출력단은 직렬로 접속된 2개의 상보형 전계효과 트랜지스터(FET)(T1,T2)를 포함하며, p 채널 FET(T1)의 소오스 단자 및 기판 단자에는 공급 전압(VDD)이 인가되고, n 채널 FET(T2)의 소오스 단자는 접지(VSS)에 접속되어 있다. p 채널 FET(T1) 및 n채널 FET(T2)의 게이트 단자(G1,G2)는 함께 CMOS 출력단의 입력(IN)을 형성하는 반면, p 채널 FET(T1) 및 n채널 FET(T2)의 드레인 단자는 출력(OUT)과 접속되어 있다. n채널 FET(T2)의 기판 단자는 기판 바이어스 전압 또는 접지(VBB/VSS)에 선택적으로 접속될 수 있다.
본 발명에 따른 CMOS 출력단의 중요한 부분은 양의 과전압을 출력(OUT)으로부터 공급전압(VDD)으로 전달하는 바이패스 트랜지스터(BT)이다.
이것을 위해, p 채널 바이패스 트랜지스터(BT)의 소오스 단자, 기판 단자 및 게이트 단자는 공급 전압(VDD)과 접속되고, 드레인 단자는 출력(OUT)과 접속되어 있다. 정상 동작시 과전압이 발생하지 않으면 바이패스 트랜지스터(BT)는 차단된다. 바이패스 트랜지스터의 도통 전압과 공급 전압(VDD)의 합보다 큰 양의 과전압이 출력 (OUT)에 인가되면, 바이패스 트랜지스터(BT)가 도통되어 출력(OUT)에 양의 과전압이 인가되지 않는다. 이때, 바이패스 트랜지스터(BT)는 부가의 전하 캐리어를 흡수함으로써 기생 바이폴라 트랜지스터에서 래치업의 발생에 필요한 트리거 전류를 증가시킨다.
제 1도에 도시된 CMOS 출력단의 횡단면이 제 2도에 도시되어 있다.
예를 들면, p 도전형 실리콘과 같은 도핑된 반도체 물질로 이루어진 반도체 기판(Psub)내부에는 경계면(PG)까지 확장된 n 도전형의 웰형 반도체 영역 (Nw)이 형성되어 있다. 웰형 반도체 영역(Nw)의 내부에는 p채널 FET(T1) 및 p 채널 바이패스 트랜지스터(BT)의 소오스 및 드레인 영역을 형성하는 3개의 p+도핑된 반도체 영역(P1,P2,P3)이 형성된다. p+도핑된 반도체 영역(P1)은 p 채널 FET(T1)의 소오스 단자로 사용되고, p+도핑된 반도체 영역(P3)은 p 채널 바이패스 트랜지스터(BT)의 소오스 단자로 사용되며, p+도핑된 반도체 영역(P2)은 p 채널 FET(T1) 및 p 채널 바이패스 트랜지스터(BT)의 공통 드레인 단자를 형성한다. 제2도에 도시된 실시예에서는 FET(T1,T2)가 CMOS 출력단으로 구성되고, n+도핑된 반도체 영역(N1)은 n채널 FET(T2)의 소오스 단자로서 접지(VSS)에 접속되어 있으며, n+도핑된 반도체 영역(N2)은 n채널 FET(T2)의 드레인 단자로서 CMOS 출력단의 출력(OUT)에 접속된다. p+ 도핑된 반도체 영역(P2)은 마찬가지로 출력(OUT)에 접속되며, p+도핑된 반도체 영역(P1)은 동일한 FET의 소오스 단자로서 공급 전압(VDD)과 접속되어 있다. CMOS 출력단에 대한 입력 신호는 입력(IN)을 통해 제 1 및 제 2 FET(T1,T2)의 제 1 및 제 2 게이트 영역(G1,G2)으로 전달되는 반면, 출력 신호는 출력(OUT)으로 분기될 수 있다. 제2도에 도시되어 있는 바와 같이, p+도핑된 반도체 기판(Psub)은 부가의 p+도핑된 반도체 영역(P4)을 통해 접지 또는 기판 바이어스 전압(VSS/VBB)에 접속되는 반면, n 도전형의 웰형 반도체 영역(Nw)은 n+ 도핑된 반도체 영역(N3)을 통해 공급 전압(VDD)과 접속된다.
본 발명에 따른 CMOS 출력단의 중요한 구성은 출력(OUT)과 공급전압(VDD) 사이에 p채널 바이패스 트랜지스터(BT)를 설치하는 것이다. 이것을 위해, p+도핑된 반도체 영역(P2)으로 형성된 바이패스 트랜지스터의 드레인 단자는 출력(OUT)과 접속되어 있고, p+도핑된 반도체 영역(P3)으로 형성된 소오스 단자와 게이트 단자(GB)는 공통으로 공급 전압(VDD)과 접속되어 있다. 공지되어 있는 바와 같이, 바이패스 트랜지스터(BT)는, 비교적 간단한 방법으로, 즉 p+도핑된 반도체 영역(P3)에 대한 부가의 p+ 확산에 의해, 그리고 부가의 MOS 게이트(GB)에 의해 구현될 수 있다. 바이패스 트랜지스터(BT)의 드레인 단자는 p+도핑된 반도체 영역(P2)이며, 또한 이것은 p채널 FET(T1)에 대한 드레인 단자로도 사용된다
래치업 효과의 위험은, 제2도에서 pn 접합 중 하나가 순방향으로 바이어스될 때 n+ 도전형 반도체 영역(N1), p 도핑된 반도체 기판(Psub), n 도 전형의 웰형 반도체 영역(Nw) 및 p+도핑된 반도체 영역(P2) 사이의 pnpn 구조에 의해 나타난다. 이 경우에 4층 다이오드와 유사한 pnpn 구조는 사이리스터에서와 같이 점화될 수 있다. 그러면, 접합 또는 리드 퓨즈를 녹일 정도로 높은 전류가 pn 접합을 통해 흐르고, 이것은 CMOS 출력단의 파손을 야기시킬 수 있다. 부가의 p 채널 바이패스 트랜지스터(BT)를 설치함으로서 출력(OUT)에서 발생하여 p+도핑된 반도체 영역(P2)에 인가되는 양의 과전압은 크기가 바이패스 트랜지스터의 도통 전압과 공급 전압(VDD)의 합을 초과할 때마다 p 채널 바이패스 트랜지스터(BT)를 통해 공급 전압(VDD)으로 전달된다. 제 1도에서 이미 설명한 바와 같이, 바이패스 트랜지스터(BT)는 부가의 전하 캐리어를 흡수함으로써 래치어 효과의 발생에 필요한 트리거 전류를 증가시킨다. 이때, 바이패스 트랜지스터(BT)가 p 채널 FET(T1)의 pn 접합의 도통 전압보다 작은 도통 전압을 가진다는 것이 중요하다.
래치업 위험을 줄이기 위해, 바이패스 트랜지스터(BT)는 부하 소자 또는 다이오드로서 접속된 p 채널 MOS 트랜지스터의 n 도전형의 웰형 반도체 영역(Nw)이, 예를 들면 공급 전압(VDD)과 같은 제 1 전위에 놓이지 않고 회로 기술상의 이유로 가변전위에 놓일 때 특히 적합하다. 제 3도에는 상기와 같이 접속된 MOS 트랜지스터(T1)의 회로도가 도시되어 있다. 제 3도에서는 단자(A,B) 사이에 접속된 p 채널 FET(T1)와 병렬로 p 채널 바이패스 트랜지스터(BT)가 접속되어 있다. p 채널 FET(T1)의 제 1 단자 및 기판 단자와 p 채널 바이패스 트랜지스터(BT)의 게이트, 제 1 단자 및 기판 단자는 단자(A)에 접속되어 있고, p 채널 FET(T1)의 제 2 단자 및 게이트 단자와 바이패스 트랜지스터(BT)의 제 2 단자는 단자(B)와 접속되어 있다. 정상 동작시, 단자(A)는 양의 전위에, 그리고 단자(B)는 음의 전위에 놓인다. 이때, 기생 수직 바이폴라 트랜지스터는 활성화되지 않아서 래치업이 발생하지 않는다. 왜곡에 의해 단자(A)보다 큰 양의 전위가 단자(B)에 걸리거나 집적회로의 다른 회로 소자가 스위칭되면, 단자(B)가 p 채널 FET(T1)의 pn 접합의 도통 전압(약 0.7볼트)과 단자(A)에서의 전위의 합보다 큰 전위를 가질 때마다 래치업의 발생은 불가피하다. 바이패스 트랜지스터(BT)를 부가로 설치함으로써, 단자(B)에서의 전압이 바이패스 트랜지스터의 도통 전압과 단자(A)에서의 전압의 합보다 크게 될 때 바이패스 트랜지스터(BT)가 도통된다.
이 경우에 단자(A)는 저임피던스로 단자(B)에 접속된다. 따라서, 기생 수직 바이폴라 트랜지스터의 활성화에 의한 래치업의 발생이 어려워진다.
제3도에 도시된 회로의 구현이 제 4도에 도시되어 있다. 여기서, p+도핑된 반도체 영역(Psub)내에 형성되어 있는 n 도전형의 웰형 반도체 영역(Nw)은, 제 2도에서와 같이, 고정 전위에 접속되지 않고 단자(A)를 가진 n+도핑된 반도체 영역(N4)을 통해 가변전위에 접속되어 있다.
웰형 반도체 영역(Nw)은 제 2도에서와 마찬가지로 경계면(PG)까지 형성되어 있고, p 채널 FET(T1) 및 병렬로 접속된 p 채널 바이패스 트랜지스터(BT)를 포함한다. p 채널 FET(T1)는 2개의 p+도핑된 반도체 영역 (P1,P2)과 게이트 영역(G1)으로 구성되고, p 채널 FET(T1)의 제 1 단자를 형성하는 p+도핑된 반도체 영역(P1)은 단자(A)에 접속되어 있고, p 채널 FET(T1)의 제 2 단자를 형성하는 p+도핑된 반도체 영역(P2)은 단자(B)의 게이트 영역(G1)에 접속되어 있다. 병렬로 접속된 바이패스 트랜지스터는 p+도핑된 반도체 영역(P2,P3)과 게이트 영역(GB)으로 구현되고, p+도핑된 반도체 영역(P3)은 바이패스 트랜지스터의 제 1 단자를 형성하고 게이트 영역(GB) 및 단자(A)에 접속되고, p+도핑된 반도체 영역(P2)은 바이패스 트랜지스터의 제 2 단자를 형성한다. 따라서, p+도핑된 반도체 영역(P2)은 2중 작용을 한다. 즉, 한편으로는 p 채널 FET(T1)의 제 2단자를 형성하며, 다른 한편으로는 p 채널 바이패스 트랜지스터(BT)의 제 2 단자를 형성한다.
이로인해, 제2도의 설명에서 이미 언급한 바와 같이, p+도핑된 반도체 영역(P3)에 대한 부가의 p+확산과 부가의 게이트 영역(GB)만으로 바이패스 트랜지스터를 구성함으로써, 바이패스 트랜지스터가 특히 간단하게 구현될 수 있다.
제5도에는 제3도 및 제4도에 도시된 회로에 따른 다이오드 또는 부하 소자로서 접속된 p 채널 MOS 트랜지스터(T1) 및 바이패스 트랜지스터(BT)의 레이아우트의 평면도가 도시되어 있다. 기생의 리드 커패시턴스를 피하기 위해, 게이트 영역(G1,GB) 및 p+ 도핑된 반도체 영역(P2,P3)이 p+ 도핑된 반도체 영역(P1)의 둘레에 U자 형태로 배열되어 있다. 명확하게 나타내기 위하여, 제 3도 및 제 4도에서 사용된 도면 부호가 제 5도에 동일하게 사용되었고, 제 3 도 및 제 4도에 따른 p 채널 MOS 트랜지스터(T1) 및 p 채널 바이패스 트랜지스터(BT)가 제 5도의 레이아우트에 상세히 도시되어있다. 제 5도의 평면도에서 알 수 있는 바와 같이, p+도핑된 반도체 영역(P1), 게이트 영역(G1) 및 p+도핑된 반도체 영역(P2)은 p 채널 MOS 트랜지스터(T1)를 형성하고, p+도핑된 반도체 영역(P2)은 게이트 영역(GB) 및 p+도핑된 반도체 영역(P3)과 함께 p채널 바이패스 트랜지스터(BT)를 형성한다. 제5도에 따르면, p 채널 FET(T1)의 제 1단자로서 사용되는 p+ 도핑된 반도체 영역(P1)은 스트립 형태로 형성되고 단자(A)에 접속되어 있다. p채널 FET(T1)에 속하는 게이트 영역(G1)과 p+ 도핑된 반도체 영역(P2)인 FET(T1)의 제 2 단자는 p+ 도핑된 반도체 영역(P1) 둘레에 U자 형태로 배열되어 있다. 여기서, p채널 FET(T1)의 제 2 단자는 단자(B)에, 그리고 전기접속부(B2)를 통해 게이트 영역(G1)에 접속되어 있다. 게이트 영역(G1) 및 p+도핑된 반도체 영역(P2)의 U자형 배열은, 먼저 게이트 영역(G1)이 p+도핑된 반도체 영역(P1) 둘레에 배치되고, 이 게이트 영역(G1) 둘레에 p+ 도핑된 반도체 영역(P2)이 배치되도록 이루어지며, 게이트 영역(G1)은 p+도핑된 반도체 영역(P1,P2,P3)을 통해 가상적으로 형성된 평면위에 배열되고, 얇은 절연층에 의해 p+도핑된 반도체 영역(P1,P2)으로부터 분리된다. p채널 FET(T1) 및 p 채널 바이패스 트랜지스터(BT)에 대한 제 2 단자로 사용되는 p+도핑된 반도체 영역(P2) 둘레에는 게이트 영역(GB)이 형성되며, 이 게이트 영역(GB) 둘레에는 p+도핑된 반도체 영역(P3)이 있다. 게이트 영역(G1,GB)에 대한 게이트 물질로는, 예를 들면 폴리실리콘이 사용될 수 있다. p채널 바이패스 트랜지스터(BT)의 제 1 단자를 형성하는 p+도핑된 반도체 영역(P3)은 또 하나의 전기접속부(B3)를 통해 p 채널 방이패스 트랜지스터(BT)의 게이트 영역(GB)과 접속되어 있다. 또한, 게이트 영역(GB)은 p+도핑된 반도체 영역(P1,P2,P3)에 의해 가상으로 형성된 평면 위에 배치되며, 얇은 절연층에 의해 p+도핑된 반도체 영역(P2,P3)으로부터 분리된다.
또한, 제5도에 따르면, n+도핑된 반도체 영역(N4)은 자유로이 선택가능한 간격(L)으로 p+도핑된 반도체 영역(P3)둘레에 스트립 형태로 배치되며, 전기접속부(B1)를 통해 단자(A)와 접속되어 있다. 제4도에 따르면, n+도핑된 반도체 영역(N4)은 n 도핑된 웰형 반도체 영역(Nw)에 대한 전기 접속부로서 기능을 하며, 상기 n 도핑된 웰형 반도체 영역(Nw)은 제 5도에서 n+도핑된 반도체 영역(N4) 외부에 일점쇄선으로 도시되어 있다.
본 발명은 상기 실시예 뿐만 아니라 n 도전형 기판에 p 도전형 웰형 반도체 영역이 형성되어 있는 것을 포함한다. 이 경우, 모든 반도체 부분의 도전형과 모든 전압의 극성은 각각 반대로 대체된다.

Claims (8)

  1. 제 1도전형 채널의 제 1 트랜지스터를 구비한 제 1 도전형의 도핑된 반도체 기판과 ; 기존 단자에 접속된 제 1 단자 및 래치업 방지 회로의 출력애 접속된 제 2 단자를 가진 제 2 도전형 채널의 제 2 트랜지스터를 구비하고 상기 도핑된 반도체 기판내에 형성된 제 2 도전형의 웰형 반도체 영역을 포함하는 상보형 MOS 회로 기술을 이용하는, 래치업 방지 회로를 가진 집적 회로에 있어서, 상기 래치업 방지 회로는 상기 제 2 도전형의 웰형 반도체 영역내에 바이패스 트랜지스터를 포함하며; 상기 바이패스 트랜지스터의 게이트 단자 및 제 1 단자는 기존 단자에 접속되며, 상기 바이패스 트랜지스터의 제 2 단자는 래치업 방지 회로의 출력에 접속되는 것을 특징으로 하는 래치업 방지 회로를 가진 집적 회로.
  2. 제 1항에 있어서, 상기 바이패스 트랜지스터는 p 채널 전계효과 트랜지스터(FET)이고, 상기 제 1 도전형의 반도체 기판은 p 도핑되며, 상기 제 2 도전형의 웰형 반도체 영역은 n 도핑되고, 상기 기존 단자 및 상기 제 2 도전형의 웰형 반도체 영역은 공급 전압(VDD)에 접속되는 것을 특징으로 하는 래치업 방지 회로를 가진 집적 회로.
  3. 제 1항에 있어서, 상기 바이패스 트랜지스터는 n 채널 전계효과 트랜지스터(FET)이고, 상기 제 1 도전형의 반도체 기판은 n 도핑되며, 상기 제 2 도전형의 웰형 반도체 영역은 p 도핑되고, 상기 기존 단자 및 상기 제 2 도전형의 웰형 반도체 영역은 접지에 접속되는 것을 특징으로 하는 래치업 방지 회로를 가진 집적 회로.
  4. 제 1항에 있어서, 상기 바이패스 트랜지스터(BT)는 p 채널 전계효과 트랜지스터(FET)이고, 상기 제 1 도전형의 반도체 기판은 p 도핑되며, 상기 제 2 도전형의 웰형 반도체 영역은 n 도핑되고, 상기 기존 단자 및 상기 제 2 도전형의 웰형 반도체 영역은 가변 공급 전압에 접속되는 것을 특징으로 하는 래치업 방지 회로를 가진 집적 회로.
  5. 제 1항에 있어서, 상기 바이패스 트랜지스터는 n 채널 전계효과 트랜지스터(FET)이고, 상기 제 1 도전형의 반도체 기판은 n 도핑되고, 상기 제 2 도전형의 웰형 반도체 영역은 p 도핑되며, 상기 기존 단자 및 상기 제 2 도전형의 웰형 반도체 영역은 가변 공급 전압에 접속되는 것을 특징으로 하는 래치업 방지 회로를 가진 집적 회로.
  6. 제 1항에 있어서, 상기 바이패스 트랜지스터의 제 2 단자는 집적 회로의 전계효과 트랜지스터(FET)의 한 단자를 형성하는 반도체 영역으로 구현되는 것을 특징으로 하는 래치업 방지 회로를 가진 집적 회로.
  7. 제 1항에 있어서, 상기 바이패스 트랜지스터의 제 1 단자는 제 1 도전형의 스트립형 반도체 영역으로 구현되며, 상기 바이패스 트랜지스터의 제 2 단자는 상기 스트립형 반도체 영역에 인접한 제 1 도전형의 반도체 영역으로 구현되고, 상기 제 1 도전형의 스트립형 반도체 영역과 상기 제 1 도전형 반도체 영역 사이에는 전계효과 트랜지스터(FET)의 게이트 폭에 상응하는 간격이 존재하며, 상기 게이트 단자는 게이트 물질로 이루어지며 상기 바이패스 트랜지스터의 제 1 및 제 2 단자의 상부에서 절연되어 배치되는 것을 특징으로 하는 래치업 회로를 가진 집적 회로.
  8. 제 1 도전형 채널의 제 1 트랜지스터를 구비한 제 1 도 전형의 도핑된 반도체 기판과 ; 기존 단자에 접속된 제 1 단자 및 래치업 방지 회로의 출력에 접속된 제 2 단자를 가진 제 2 도전형 채널의 제 2 트랜지스터를 구비하고 상기 도핑된 반도체 기판내에 형성된 제 2 도전형의 웰형 반도체 영역을 포함하는 상보형 MOS 회로 기술을 이용하는, 래치업 방지 회로를 가진 집적 회로에 있어서, 상기 래치업 방지 회로는 상기 제 2 도전형 채널의 웰형 반도체 영역내에 바이패스 트랜지스터를 포함하며 ;상기 바이패스 트랜지스터의 게이트 단자 및 제 1 단자는 기존 단자에 접속되며 상기 바이패스 트랜지스터의 제 2 단자는 래치업 방지 회로의 출력에 접속되며 ; 상기 바이패스 트랜지스터의 제 1 단자는 소오스 단자이며, 상기 바이패스 트랜지스터의 소오스 단자, 게이트 단자 및 기판은 기존 단자를 통해 공급 전압에 접속되며, 상기 바이패스 트랜지스터의 제 2 단자는 상기 바이패스 트랜지스터의 드레인 단자이며, 상기 드레인 단자는 상기 래치업 방지 회로의 출력에 접속되는 것을 특징으로 하는 래치업 방지 회로를 가진 집적 회로.
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