KR960012249B1 - 래치업 방지회로를 가진 cmos 집적회로장치 - Google Patents

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Abstract

내용없음

Description

래치업 방지회로를 가진 CMOS 집적회로 장치
제1도는 본 발명에 따른 방지 회로와 하나의 트랜지스터 기억셀을 갖는 상보형 MOS 집적 회로 장치의 일실시예를 나타내는 개략적인 부분단면도.
제2도는 클랭핑 회로를 부가적으로 장치한 실시예로서, 제1도와 유사한 방법의 래치업 방지 회로를 갖는 집적 회로 장치의 설명도.
제3도는 상기 실시예에 적합한 래치업 방지 회로의 개략적인 기본 블록 회로선도.
제4도 및 제5도는 본 발명의 실시예에서 사용하기 적합한 저항성 부하를 가진 래치업 방지 회로의 부분적인 회로선도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 반도체 영역
2,4,15,20,21,32,33 : n+ 도핑된 영역 5,11,22,35 : 게이트 전극
9,10,18 : p+ 도핑된 영역 24 : n 도핑된 층
28 : 바이어스 전압 발생기 31 : 방지 회로의 입력단
본 발명은 기판 바이어스 전압 발생기의 출력이 도핑된 기판의 기판 바이어스 단자에 접속되어 있으며, 래치업 방지 회로를 갖는 상보형 MOS 집적 회로에 관한 것이다.
상보형 MOS 트랜지스터 기술을 사용하여 설계된 위와 같은 형태의 집적 회로에서, 바이어스 기판 자체는 집적 회로의 접지 전위로 유지되지 않고 기판 바이어스 전압 발생기에 의해 부극성으로 충전된다. 기판 바이어스 접압 발생기에 의해 발생된 기판 바이어스 전압은 트랜지스터와 블록킹층(접합층) 용량을 모두 감소시키고 스위칭 속도를 증가시킨다. n- 도핑된 트로프형(tough-shaped) 반도체 영역을 갖는 p 도핑된 반도체 기판의 경우에, 부의 기판 바이어스 전압은 약 -2볼트 내지 -3볼트가 된다. 트로프형 영역 외측의 반도체 기판에 배치된 전계효과 트랜지스터의 소오스 영역은 접지 전위에 바로 연결되어 있다.
양의 공급 전압이 인가되는 시점에서, 문제의 p-도핑된 반도체 기판은 처음에 외부 전위의 영향이 없는 플로팅 상태가 된다.
이 상태는 기판 바이어스 전압 발생기의 동작에 의해 종료된다. 공급 전압의 스위칭 온 시간과 기판 바이어스 전압 발생기의 작동 시간 사이의 간격은 기본적으로 클럭 주파수와, 주요한 결합 용량 및 주요한 용량성 부하에 의해 좌우된다.
이 플로팅 시간 동안에 반도체 기판은 트로프형 반도체 영역과 기판 사이 그리고 접지 전위에 접속된 소오스 영역 사이에 존재하는 블록킹층 용량을 통해 양의 바이어스 전압으로 일시적으로 충전되며, 이 양의 바이어스 전압은 바이어스 전압 발생기의 출력에서 점차로 형성되는 부의 기판 바이어스 전압으로 대치되는 순간까지 소멸하지 않는다. 그러나, 집직 회로의 동작 중에 더 강한 전류가 반도체 기판으로부터 기판 바이어스 전압 발생기를 통해 접지 전위에 접속된 상기 발생기의 단자로 분류(shunt)될 수 있고, 기판 바이어스 전압 발생기의 내부 임피던스 양단의 전압 강하로 인해 반도체 기판에 양의 바이어스 전압이 유인될 수 있게 한다. 이와 같은 양의 바이어스 전압은 래치업 효과를 유발할 수 있기 때문에 일반적으로 집적 회로의 파손을 초래한다.
래치업 효과를 설명하는데 있어서, 통상 집적 회로의 트로프형 반도체 영역에 위치한 제1채널형 전계효과 트랜지스터의 한 단자와 상기 영역 밖의 바이어스 기판에 위치한 제2채널형 전계효과 트랜지스터의 한 단자 사이에는 교대로 된 전도 형태로서 4개의 연속적인 반도체층이 있게 되는데, 이때 처음 언급한 트랜지스터의 제1단자 영역이 제1반도체층을 형성하며, 트로프형 반도체 영역이 제2반도체층을 형성하고, 상기 반도체 기판은 제3반도체층을 형성하며, 또한 나중 언급한 트랜지스터의 제1단자 영역이 제4반도체층을 형성한다. 이러한 구조는 기생 트랜지스터, 바이폴라 pnp 트랜지스터 및 npn 트랜지스터를 형성하는데, pnp 트랜지스터의 콜랙터가 npn 트랜지스터의 베이스 대응하고, pnp 트런지스터의 베이스가 npn 트랜지스터의 콜랙터에 대응함으로써, 결국 사이리스터를 구성하는 4층 pnpn-다이오드를 형성하게 된다.
반도체 기판이 양의 바이어스 전압을 가질 때, 상기 4층 구조내에서 기생 사이르스터 효과를 유발할 수 있는 전류 통로가 상기 트랜지스터 단자간에 형성될 정도로 제3 및 4반도체층간의 pn-접합은 전도 방향으로 바이어스될 수 있다. 이 전류통로는 양의 기판 바이어스 접압이 붕괴된 후에도 남아 있게 되어 집적 회로에 심한 과부하를 줄 수 있다.
트랜지스터 및 블로킹층 용량을 저감시키기 위해서, NMOS 기술에서 집적 회로상에 소위 기판 바이어스 전압 발생기를 통해 발생되는 부의 기판 바이어스 접압을 사용하는 것이 알려져 있다(반도체 전자 간행물, 14호, 247-248 페이지에서 MOS 집적 회로라는 제목 참조). 위 문헌의 111-112 페이지에는 양의 바이어스 기판 전압이 공급되는 경우의 래치업 효과가 기술되어 있다. 기술의 변경(도핑 프로화일) 또는 설계 변경(트로프 간격)이 가능한 자구책으로 제안된 바 있다. 래치업 효과를 억제하기 위한 또다른 제안이 테크니컬 다이제스트지, IEDM 85, 페이지 504-508에서 D.디칵스 등이 저술한 (Static and transient latch-up hardness in n-well CMOS with on-chip substrate bias generator라는 제목의 간행물에 기술되어 있는데, 여기에서 바이어스 기판내의 기생 바이폴라 트랜지스터를 활성화시키기에 불충분한 값으로 반도체 기판 전위를 제한함으로써 래치업 효과를 방지하는 클램핑 회로를 제안하고 있다. 이러한 목적으로 클램핑 회로는 큰 용량성 충전 전류를 접지로 방전시켜야만 한다.
기본적으로 상술한 클래핑 회로는 반도체 기판이 양의 전압으로 충전될 가능성을 크게 배제하지 못하고 있으며, 단지 반도체 기판이 양의 전압으로 충전되려 할 때 접지로 연결된 낮은 저항값에 의해 양의 전하를 소산시키는 정도로 그 효과를 보상하고 있을 뿐이다.
따라서 본 발명의 목적은 어떠한 래치업 효과의 발생도 실질적으로 방지하는 상보형 MOS 집적 회로를 제공하는데 있다.
본 발명에 따르면, 도핑된 반도체 기판에 배치되고 기판 바이어스 발생기의 출력에 접속된 바이어스 단자와, 그 집적 회로가 턴온될 때 출력을 △T의 시간 지연을 갖는 바이어스 발생기에 접속시키는 전자 방지 회로, 및 상기 전자 방지 회로의 출력과 MOS 트랜지스터의 도핑 영역에 접속되는 캐패시터를 포함하는 래치업 방지 회로 가진 CMOS 집적 회로 장치에 있어서, 캐패시터의 제1커패시터 표면은 반도체 기판에 집적되고 또한 MOS 트랜지스터의 도핑 영역에 접속되며, 캐패시터의 제2캐패시터 표면은 전자 방지 회로의 출력에만 접속되는 것을 특징으로 하는 래치업 방지 회로를 가진 CMOS 집적 회로 장치를 제공하고 있다.
본 발명의 실시예는 래치업 효과를 유발하기에 충분한 반도체 기판의 불리한 높은 충전 상태를 간단한 방법에 의해 그 위험을 제거하는 값으로 제한시킬 수 있는 장점을 갖는다.
이제 본 발명을 첨부 도면을 참고하여 상세히 기술한다.
제1도는 실시예로서 단일의 하나의 트랜지스터와 함께 래치업 방지 회로를 갖는 본 발명에 따른 집적 회로 장치의 구성 다이어그램도이다.
반도체 기판(1)은 그 내부에 반도체 기판(1)의 경계면(la)으로 연장되도록 형성된 트로프-형 반도체 영역(2)을 가지며, P-도핑된 실리콘과 같이 도핑된 바이어스 재료로 구성된다. 반도체 영역(2) 외측에는 n+-도핑된 반도체 영역(3,4,20 및 21)이 각각 반도체 기판에 형성된 2개 n-채널 전계효과 트랜지스터(T2 및 T3)의 소오스 및 드레인 전극을 형성한다. 임의의 설계로 이루어질 수 있는 캐패시터(c)는 평면 유전층(25), 평면 폴리 실리콘층(26), n 도핑된 층(24)으로 구성되며, n채널 전계효과 트랜지스터(T3)과 함께 이 결합은 정보를 공급하거나 정보를 판독할 수 있는 하나의 트랜지스터 기억 셀을 형성한다. 전극(3 및 4) 사이와 전극(20 및 21) 사이에 위치한 채널 영역은 각각의 게이트(5 및 22)에 의해 덮여지고, 각각의 게이트는 각각의 단자(6 및 37)를 구비하고, 또한 SiO2와 같은 것으로 구성되는 각각의 얇은 전기 절연층(7 및 23)에 의해 경계면(la)으로부터 분리된다. 드레인 영역(21)은 단자(38)에 접속되는 반면에, 소오스 영역(3)은 접지 전위 VSS를 전달하는 단자(8)에 접속되어 있다. 각각의 p+도핑된 영역(9 및 10)은 반도체 영역(2)에 형성된 p채널 전계효과 트랜지스터(T1)은 소오스와 드레인 전극을 형성한다. 전극 영역(9 및 10) 사이에 위치한 채널 영역은 단자(12)가 설치된 게이트(11)로 덮여 있고, 또한 SiO2와 같은 것으로 구성되는 얇은 전기 절연층(13)에 의해 경계면(la)으로부터 분리된다. 전계효과 트랜지스터(T1)의 소오스 전극 영역(9)은 공급 전위(VDD)에 접속되어 있는 단자(14)에 접속된다. 반도체 영역(2)은 n+도핑된 접촉 영역(15)을 통해서 단자(14)에 접속되며, 이 단자(14)는 공급 전위(VDD)에 접속되어 있다.
기판 바이어스 전압 발생기(16)는 예를 들어 -2 내지 -3V의 부의 기판 바이어스 전압을 발생하기 위해 제공되며, 이 발생기(16)는 접지 전위(VSS)와 (VDD)로 연결된다. 기판 바이어스 전압 발생기의 출력(17)은 반도체 기판(1)에 형성된 n+도핑된 기판 전압 단자(18)에 접속되어 있다. 따라서 반도체 기판(1)은 발생기(16)에 의해 생성된 부의 기판 바이어스 전압(VBB)을 유지한다. 반면에, 예를 들어 트랜지스터(T2)의 영역(3)과 같이 반도체 기판(1)내에 배치된 소오스 전극 영역은 접지 전위(VSS)를 유지한다. 이 결과, 한가지 효과는 바이어스 기판(1)내에 배치된 트랜지스터의 드레인 및 소오스 영역의 블록킹층 용량이 감소된다는 것이다. 단자(8 및 14) 사이에서 일점쇄선(19)으로 표시한 영역(3,1,2 및 9)으로 이루어지는 4층 구조를 통해 단자(8 및 14) 사이에서 발생할 수 있는 래치업 효과를 방지하기 위해서, 캐패시터(C)의 용량성 충전 전류는 반도체 기판이 부의 전압으로 충전될 때까지 스위치 온 후의 기간 간격 △T동안 전자(electronic) 방지 회로(27)에 의해 차단되며, 이 결과 아무런 래치업 효과도 유발되지 않게 된다. 전자 방지 회로(27)에 있어서, 집적 회로가 스위칭 온된 후에 입력(31)은 시간 지연 △T후에 출력(29)을 통해서 캐패시터(C)의 표면(26)과 전기적으로 접속된다. 입력(31)은 캐패시터용 바이어스 전압 발생기(28)에 접속되어 있고, 상기 발생기는 접지 전위(VSS)와 공급 전위(VDD)에 접속되어 있다. 캐패시터용 바이어스 전압 발생기의 출력 전압은 예를 들어 공급 전압(VDD)의 반, 즉 VDD/2가 될 수 있다. 집적 회로가 스위치 온될 때, 전자 방지 회로(27)는 입력(31)과 출력(29)간의 접속을 차단시킨다. 이것은 바이어스 전압 발생기(28)롭터 캐패시터(C)로 흐르는 용량성 충전 전류가 공급 전위(VDD)의 초기 접속 후 시간 간격 △T 동안 억제된다는 것을 뜻한다. 시간 간격 △T후의 정상 동작에서, 캐패시터 표면(26)은 전자 방지 회로(27)은 통해 낮은 저항 형태로 캐패시터용 바이어스 전압 발생기(28)에 접속된다.
제2도는 본 발명의 제2실시예를 나타내는 구성 다이어그램으로서, 부가적인 클램핑 회로를 제외하고는 제1도의 실시예와 동일하다. 이러한 목적을 위하여, 기판 바이어스 전압 발생기(16)의 출력(17)은 전자 스위치, 즉 전계효과 트랜지스터(T4)를 통해 접지 전위(VSS)를 유지하는 회로점에 접속되어 있다. 본 실시예의 회로점은 단자(36)이 36이다. 더 상세히 말해서, 제2도의 장치에서, 출력(17)은 반도체 기판(1)내에 형성된 n+도핑된 반도체 영역(32)에 부가적으로 접속되어 있다. 또한 반도체 기판(1)내에 형성된 n+도핑된 반도체 영역(33)은 접지 전위를 유지하는 회로점, 즉 단자(36)에 접속된다. 영역(32 및 33)간에 놓인 반도체 기판(1)의 영역은 SiO와 같은 것으로 구성된 얇은 전기 절연층(34)에 의해 경계면(1a)으로부터 분리되어 있는 게이트(35)로 덮여져 있다. 요소(34 및 35)와 함께, 영역(32 및 35)은 회로 노드(17)을 통해 구동되는 n채널 전계효과 스위칭 트랜지스터(T4)를 형성한다.
제2도의 스위칭 트랜지스터(T4)는 낮은 개시 전압을 가지며, 이 개시 전압은 기판(1) 및 영역(3)간의 pn 접합의 전도 전압보다 더 낮다. 이것은 예를 들어 기본 도핑양이 1010cm-3이 되고, 영역 32와 33간에 위치한 반도체 기판(1)의 그 영역이 부가적인 도핑을 갖지 않는 반면에, 다른 전계효과 트랜지스터(T2)의 채널 영역이 기본 도핑을 강화하고 약 1012cm-12의 도즈량으로 주입에 의해 편의상 삽입되는 부가적인 도핑을 경계면(1a)의 근방에 각각 갖는다는 점에서 종래 방법으로 성취될 수 있다. 집적 회로 제조 기술에서 2개의 상이한 절연층 두께가 이용가능한 경우에, 층(34)에 대해서는 예를 들어 15nm의 비교적 작은 두께를 사용하는 것이 편리한 반면에 층(7 및 13)에 대해서는 약 20내지 25nm의 두께가 선택된다. 반도체 기판(1)의 양이 바이어스 전압에 접속되는 경우에, 제1도를 참고로 이미 설명한 바와 같이, 기판 바이어스 전압 발생기(16)가 충분한 부의 전압에 아직 도달하지 않을 동안에 게이트(35)는 대응하여 양의 전압으로 바이어스될 수 있는데, 이것은 낮은 개시 전압이 오버슈트될 때 스위칭 트랜지스터(32 내지 35)가 전도 상태가 됨을 의미한다. 결과적으로 노드(17)의 양단 전압은 낮은 개시 전압의 값으로 한정된다.
반도체 기판(1)이 캐패시터(C)의 용량성 충전 전류에 의해 양(+)으로 충전되는 것을 방지하기 위해 전자 방지 회로가 스위치 온 후에 시간 △T 동안 상기 충전 전류를 차단시키는 한편, 부가적인 클램핑 회로는 반도체 기판이 양으로 충전될 수 있는 어떠한 다른 가능한 요인을 방해하는 작용을 한다. 반도체 기판(1), 영역(18) 및 발생기(16)을 통해 접지 전위(VSS)로 방전되는 동작 동안에 강한 전류가 발생하는 경우, 출력(17)을 발생하는 바이어스 전압 발생기(16)의 내부 임피던스(W) 양단에서 전압 강하가 발생되어 반도체 기관(1)은 적어도 일시로 양의 바이어스 전압에 접속된다. 이 경우에 원하지 않는 전류가 부가적인 클램핑 회로를 통해 방전된다.
제1도 및 제2도에 도시한 실시예의 기판 바이어스 전압 발생기(16), 전자 방지 회로(27) 및 캐패시터용 바이어스 전압 발생기(28)은 편의상 공통으로 반도체 기판상에 집적된다.
제3도는 제1도 및 제2도에 도시한 실시예의 전자 방지 회로(27)의 기본 다이어그램이다. 상기 방지 회로(27)은 개별적인 요소, 즉 타이머(Z), 증폭기(V), 입력(31) 및 출력(29)을 갖는 전자 스위치(S)로 구성된다. 집적 회로가 스위치 온되면 타이머(Z)는 출력(30)에서 신호를 발생하여 전자 스위치(S)의 입력(31)이 출력(29)과 전기적으로 차단되게 만든다. 시간 △T 후에 타이머는 전자 스위치(S)가 입력(31)과 출력(29)을 재연결시키는 신호를 발생한다. 증폭기(V)는 선택적으로, 필요한 경우 전자 스위치(S)를 구동시키도록 타이머(Z)의 출력 신호를 정형시키는데 사용된다.
저항성 부하를 가진 방지 회로(27)의 2가지 실시예가 제4도 및 제5도에 표시되어 있다. 여기서는 2개의 필수적인 요소, 즉 타이머(Z) 및 전자 스위치(S)만을 도시하였다.
제4도에 도시한 회로에서 타이머(Z)는 캐패시터를 형성하는 n채널 전계효과 트랜지스터(T5)와, 특히 p채널 전계효과 트랜지스터(T6)로써 형성되는 저항성 부하소자와 직렬로 결합되어 있고, 그 기판은 소오스 단자에 접속되어 있다. 전계효과 트랜지스터(T6)의 접지 전위(VSS)로 접속된다. 직렬 결합에서 제1단자는 공급 전위(VDD)와 전계효과 트랜지스터(T6)의 소오스 단자에 접속되는 한편, 다른 단자는 접지 전위(VSS)와 전계효과 트랜지스터(T5)의 소오스, 드레인 및 기판 단자에 접속된다. 타이머의 출력(30)은 전계효과 트랜지스터(T5)은 게이트 단자와 전계효과 트랜지스터 (T6)의 드레인 단자에 형성된다. 전자 스위치(S)는 n채널 전계효과 트랜지스터(T7)로 구성되고, 이 트랜지스터(T7)의 소오스 단자와 드레인 단자는 각각 전자 방지 회로(27)의 출력(29)과 입력(31)을 형성한다. 접합점(39)은 n채널 전계효과 트랜지스터(T7)의 게이트에 접속되는 한편, 상기 전계효과 트랜지스터(T7)의 기판 단자는 부전압(VBB)에 접속되어 있다.
제4도의 접합점(39)은 스위치-온에서 공핍상태로 되는 캐패시터를 통해 접지 전위(VSS)로 접속되어, 전계효과 트랜지스터(T7)차단상태로 되고, 또한 입력(31)과 출력(29) 사이의 접속이 차단된다. 전계효과 트랜지스터(T7)의 입력(31)에서의 전압과 이의 개시전압의 합보다 크거나 동일한 전압을 접합점(39)에 설정하기 위해 캐패시터가 시간 △T 동안 충전될 때, n채널 전계효과 트랜지스터는 전도되고 입력(31)은 출력(29)에 접속된다. 정상 동작 중에 캐패시터는 충전 상태로 남아 있고 제4도의 전자 방지 회로는 분류 전류에 영향을 받지 않는다.
제5도는 제4도 회로의 변형을 나타내는 회로도로서, 전자 스위치(S)로서 p채널 전계효과 트랜지스터(T8)를 포함하고 있다. 타이머(Z)는 이 경우에 캐패시터로서 접속된 p채널 전계효과 트랜지스터(T10)와 n채널 전계효과 트랜지스터(T9)에 의해 형성된 저항성 부하 소자로 구성된 직렬 결합으로 형성되어 있으며, 전계효과 트랜지스터(T9)의 게이트는 공급 전위(VDD)에 접속되어 있고, 그 기판 단자는 부전압(VBB)에 접속되어 있다. 상기 직렬 결합의 제1단자는 접지 전위(VSS)에 접속되어 있으며, 전계효과 트랜지스터(T10)의 기판, 소오스 및 드레인 단자에 의해 형성된 직렬 결합의 다른 단자는 공급 전위(VDD)에 접속되어 있다. 타이머(Z)는 접합점(39) 및 출력(30)은 p채널 전계효과 트랜지스터(T8)의 게이트에 접속되고, 이 전계효과 트랜지스터(T8)의 기판 단자는 양의 전압(VDD)에 접속된다. 전계효과 트랜지스터(T8)의 소오스 및 드레인 단자는 각각 전자 방지 회로의 입력(31) 및 출력(29)을 형성한다.
제5도에 나탄낸 회로의 기능은 제4도에 나타낸 회로의 기능과 유사하다. 캐패시터가 충전되어 있지 않은 그러한 시간 동안에 전계효과 트랜지스터(T8)가 차단된다. 집적 회로의 스위치 온 시간으로부터 측정된 지연시간 △T 후에 캐패시터는 전계효과 트랜지스터(T8)의 입력(31)에서는 전압과 이의 개시 전압의 합과 같거나 더 작은 전압을 접합점(39)에 제공하기 위해 충전된다. 이 시간 이후부터는 전계효과 트랜지스터(T8)는 전도 상태가 되고 입력(31)을 출력(29)에 접속시킨다. 동작 중에 캐패시터는 충전 상태로 남아 있고, 제5도의 전자 방지 회로는 분류 전류에 무관하게 된다.
상술한 실시예에 부가하여 본 발명은 n형 전도기판에 p-전도형의 트로프형 반도체 영역을 제공한 실시예를 포함한다. 이 경우 모든 반도체 소자의 전도 형태와 주어진 모든 전압의 극성이 반대 형태로 대체된다.
부가적으로, 본 발명은 제1도 및 제2도에 나타낸 배열을 다음과 같이 수정한 결과의 실시예를 포함한다. 즉 n도핑된 기판이 형성되어 있다는 것을 나타내기 위해 경계선(B1)을 생략할 경우에, p 도핑된 트로프형 반도체 영역이 n-도핑된 기판에 형성될 수 있고, p 도핑된 반도체 영역은 n 도핑된 기판으로부터 일점쇄선(B2)에 의해 제한되고, 또한 회로 소자(T2,T3,C,T4, 및 18)를 포함할 수 있다.
본 발명의 양호한 적용예로서, 고밀도의 다이내믹 반도체 메모리의 기억셀을 갖는 모노리딕으로 집적된 주변 회로에 사용될 수 있다.

Claims (12)

  1. 도핑된 반도체 기판(1)에 배치되고 기판 바이어스 발생기(16)의 출력(17)에 접속된 기판 바이어스 단자(18)와, 집적 회로가 턴온될 때, 출력(29)을 △T의 시간 지연 후 바이어스 발생기(28)에 접속시키는 전자 방지 회로(27), 및 상기 전자 방지 회로(27)의 출력(29)과 트랜지스터(T3)의 도핑 영역(20)에 접속되는 캐패시터(C)를 포함하는 래치업 방지 회로 가진 CMOS 집적 회로 장치에 있어서, 상기 캐패시터(C)의 제1캐패시터 표면(24)은 상기 반도체 기판에 집적되고, 또한 상기 MOS 트랜지스터(T3)의 도핑 영역(20)에 접속되며, 상기 캐패시터(C)의 제2캐패시터 표면(16)은 상기 전자 방지 회로(27)의 출력(29)에만 접속되는 것을 특징으로 하는 래치업 방지 회로를 가진 CMOS 집적 회로 장치.
  2. 제1항에 있어서, 제1전도형의 기판(1)이 제1전도형의 트로프형 반도체 영역(2)으로 대체되고, 제2전도형의 상기 트로프형 반도체 영역(2)이 상기 제2전도형의 반도체 기판으로 대체되며, 상기 제1전도형의 트로프형 반도체 영역(2)은 상기 제2전도형의 반도체 기판에 매몰되는 것을 특징으로 하는 래치업 방지회로를 가진 CMOS 집적 회로 장치.
  3. 제1항에 또는 제2항에 있어서, 상기 전자 방지 회로(27)는 타이머(Z), 증폭기(V) 및 전자 스위치(S)로 구성되는 것을 특징으로 하는 래치업 방지 회로를 가진 CMOS 집적 회로 장치.
  4. 제3항에 있어서, 상기 타이머(Z)는 부하 소자와 제1전계효과 트랜지스터(T5)의 직렬 결합으로 구성되고, 이 직렬 결합의 제1단자는 부하 소자의 단자로서 작용하는 동시에, 또한 양의 공급 전압(VDD)에 접속되며, 상기 직렬 결합의 제2단자는 상기 제1전계효과 트랜지스터의 소오스 및 드레인 단자와, 상기 제1전계효과 트랜지스터의 기판 단자로서 작용하는 동시에, 또한 접지 전위(VSS)에 접속되어 있는 것을 특징으로 하는 래치업 방지 회로를 가진 CMOS 집적 회로 장치.
  5. 제4항에 있어서, 상기 전자 스위치(S)는 n 도핑된 채널 전계효과 트랜지스터(T7)로 구성되고, 상기 전계효과 트랜지스터의 게이트 단자는 상기 전계효과 트랜지스터(T5)의 접합점(39)에 접속되므로서 상기 직렬 결합의 부하 소자에 접속되며, 상기 전계효과 트랜지스터의 기판 단자는 부의 전압원(VBB)에 접속되고, 상기 전계효과 트랜지스터의 소오스 단자는 상기 제2캐패시터 표면(26)과 접속되며, 상기 전계효과 트랜지스터(T7)의 드레인 단자는 상기 캐패시터용 바이어스 전압 발생기(28)에 접속되는 것을 특징으로 하는 래치업 방지 회로를 가진 CMOS 집적 회로 장치.
  6. 제4항 또는 제5항에 있어서, 상기 부하 소자는 제1전계효과 트랜지스터와 다른 채널 형태의 제2전계효과 트랜지스터(T6)에 의해 형성되고, 상기 전계효과 트랜지스터(T6)의 게이트 단자는 접지 전위(VSS)에 접속되고, 상기 전계효과 트랜지스터(T6)의 기판 단자는 양의 공급 전압(VDD)에 접속되는 것을 특징으로 하는 래치업 방지 회로를 가진 CMOS 집적 회로 장치.
  7. 제3항에 있어서, 상기 타이머(Z)는, 부하소자와 전계효과 트랜지스터(T10)의 직렬 결합으로 구성되며, 상기 직렬 결합의 제1단자는 상기 전계효과 트랜지스터의 소오스, 드레인 및 기판 단자에 접속되는 동시에, 또한 양의 전압(VDD)에 접속되며, 상기 직렬 결합의 제2단자는 상기 부하 소자의 단자로서 작용하는 동시에, 또한 접지 전위에 접속되는 것을 특징으로 하는 래치업 방지 회로를 가진 CMOS 집적 회로 장치.
  8. 제7항에 있어서, 상기 전자 스위치(S)는 p채널 전계효과 트랜지스터(T8)로 구성되며, 상기 전계효과 트랜지스터의 게이트 단자는 상기 전계효과 트랜지스터(T10)의 접합점(39)과 상기 직렬 결합의 부하 소자에 접속되고, 상기 전계효과 트랜지스터(T8)의 기판 단자는 양의 전압에 접속되고, 상기 전계효과 트랜지스터의 드레인 단자는 제2캐패시터 표면(26)에 접속되며, 상기 전계효과 트랜지스터의 소오스 단자는 캐패시터용 바이어스 전압 발생기(28)에 접속되는 것을 특징으로 하는 래치업 방지 회로를 가진 CMOS 집적 회로 장치.
  9. 제7항 또는 제8항에 있어서, 상기 부하 소자는 상기 전계효과 트랜지스터(T10)와 다른 채널 형태의 전계효과 트랜지스터에 의해 형성되고, 상기 전계효과 트랜지스터(T9)의 게이트 단자는 양의 전압에 결합되며, 상기 전계효과 트랜지스터(T9)의 기판 단자는 부의 전압에 접속되는 것을 특징으로 하는 래치업 방지 회로를 가진 CMOS 집적 회로 장치.
  10. 제1항에 있어서, 상기 바이어스 전압 발생기(16)의 출력(17)은 전자 스위치(T4)를 통해 접지 전위를 유지하는 회로점(36)에 접속되고, 상기 전자 스위치(T4)는 상기 바이어스 전압 단자(18)로부터 분류된 전압을 통해 구동되는 것을 특징으로 하는 래치업 방지 회로를 가진 CMOS 집적 회로 장치.
  11. 제1항에 있어서, 상기 기판 바이어스 전압 발생기(16), 상기 캐패시터용 바이어스 전압 발생기(28), 상기 전자 방지 회로(27) 및 상기 전자 스위치(T4)는 모두 상기 반도체 기판 위에 공통으로 집적되어 있는 것을 특징으로 하는 래치업 방지 회로를 가진 CMOS 집적 회로 장치.
  12. 제1항에 있어서, 상기 집적 회로 장치는 고밀도로 집적된 다이내믹 반도체 메모리내의 주변 회로로 작용하는 것을 특징으로 하는 래치업 방지 회로를 가진 CMOS 집적 회로 장치.
KR1019870010296A 1987-01-12 1987-09-17 래치업 방지회로를 가진 cmos 집적회로장치 KR960012249B1 (ko)

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