KR940004455B1 - Cmos 반도체 집적 회로 장치 - Google Patents

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Abstract

내용 없음.

Description

CMOS 반도체 집적 회로 장치
제1a도는 본 발명의 CMOS 반도체 집적회로 장치의 구성을 도시한 패턴 평면도.
제1b도는 제1a도 중의 A-A'선에 따른 단면도.
제2도는 칩사이즈를 비교한 게이트 수/사이즈 특성 곡선.
제3a도는 종래의 CMOS 반도체 집적회로 장치의 구성을 도시한 패턴 평면도.
제3b도는 제3a도 중의 B-B'선에 따른 단면도.
*도면의 주요부분에 대한 부호의 설명
1 : N+형 실리콘 반도체 기판 2 : 에피택셜층
4, 28, 31, 34 : 금속배선층 12 : 필드절연막
13 : 채널 스토퍼층 14, 21 : 소스 영역
15, 22 : 드레인 영역 16, 23 : 가드 링 확산 영역
17, 24 : 게이트 전극 18, 19 : P채널 MOS 트랜지스터
20 : 웰 영역 25, 26 ; N채널 MOS 트랜지스터
27 : 저전위 전원 공급 패드 29 : 기판 콘택트
30 : 고전위 전원 공급 패드 35 : 출력 패드
본 발명은 특히 복수단의 인버터 회로가 구성되는 CMOS 반도체 집적 회로 장치에 관한 것이다.
제3a도는 종래의 CMOS 반도체 집적 회로 장치의 패턴 평면도이고, 제3b도는 제3a도 중의 B-B'선에 따른 단면도이다. 도면은 2조의 인버터 회로를 포함하며, 이것이 직렬로 접속된 구성으로 되어 있다.
N형 실리콘 반도체 기판(11)상에 필드 절연막(12) 및 채널 스토퍼(Channel Stopper)층(13)이 형성되어, 소자 영역이 분리되어 있다. 기판(11)의 표면에는 고농도의 P형 불순물이 도입되어 구성되는 P+형 소스 영역(14)와 드레인 영역(15)가 각각 형성되어 있다. 또한, 이 소스 및 드레인 영역(14,15)의 주위에는 절연막을 사이에 두고 고농도의 N형 불순물이 도입되어 구성되는 N+형의 가드 링(guard ring) 확산영역(16)이 형성되어 있다. 그러므로, 소스 및 드레인 영역(14 와 15) 사이의 채널 영역상에는 게이트 절연막을 통해 게이트 전극(17)이 형성되어 있다. 이와 같이 해서, 제3a도내의 일점쇄선으로 도시된 2개의 P채널 MOS 트랜지스터(18,19)가 형성되어 있다.
또한, 기판(11)의 표면에는 P형의 웰(well) 영역(20)이 형성되고, 이 표면에 고농도의 N형 불순물이 도입되어 구성되는 N+형의 소스 영역(21)과 드레인 영역(22)가 각각 형성되어 있다. 더욱이, 이 소스 및 드레인 영역(21,22)의 주위에는 절연막을 사이에 두고 고농도의 P형 불순물이 도입되어 구성되는 P+형의 가드링 확산 영역(23)이 형성되어 있다. 그러므로, 소스 및 드레인 영역(21과 22) 사이의 채널 영역상에는 게이트 절연막을 통해 게이트 전극(24)가 형성되어 있다.
이와 같이 해서, 제3a도내의 이점쇄선으로 도시된 2개의 N채널 MOS 트랜지스터(25,26)이 형성되어 있다.
한편, 저전위 전압(GND) 공급 패드(Ped)(27)은 금속 배선층(28)을 통해 2개의 N채널 MOS 트랜지스터(25,26)의 소스 영역 및 가드 링 확산영역상의 기판 콘택트(contact)(29)에 접속되어 있다. 또한, 고전위 전원(Vcc) 공급 패드(30)은 금속 배선층(31)을 통해 2개의 P채널 MOS 트랜지스터(18,19)의 소스 영역(14) 및 가드 링 확산영역상의 기판 콘택트(32)에 접속되어 있다.
P채널 MOS 트랜지스터(18)과 N채널 MOS 트랜지스터(25), 및 P채널 MOS 트랜지스터(19)와 N채널 MOS 트랜지스터(26)으로 각각 CMOS 인버터 회로가 구성되고, 트랜지스터(18과 25)로 구성되는 인버터 회로의 출력이 트랜지스터(19와 26)으로 구성되는 인버터 회로에 입력되어 있다. 트랜지스터(18과 25)는 게이트 입력단의 레벨에 따라 온(on)·오프(off)하고, 트랜지스터(19와 26)은 트랜지스터(18과 25)로 구성되는 인버터 회로의 출력 레벨에 따라 온·오프한다. 트랜지스터(19와 26)으로 구성되는 인버터 회로의 출력레벨이 금속 배선(34)를 통해 출력 패드(35)로 주어진다.
그러나, P채널 MOS 트랜지스터(18,19)의 소스 영역(14)에는 공통의 고전위 전원(Vcc)가 제공되도록 금속 배선층(31)이 설치되어 있다. 그러므로, 회로 구성상 레이 아웃(layout)의 자유도(自由度)가 제한되어 버리는 결점이 있다. 또한, 일반적으로 출력 전류 용량이 큰 최종 출력단[여기에서는, 트랜지스터(19,26)으로 구성되는 CMOS 인버터 회로]의 공급 전원이, 그 이외의 출력단[여기에서는, 트랜지스터(18,25)로 구성되는 CMOS의 인버터 회로]의 공급 경로와 마찬가지로 Vcc 공급 패드(30)에서 금속 배선층(31)을 통해 공급되므로, 최종 출력단의 온·오프에 의해 순간적인 전원의 전위 변화가 생긴다. 따라서, 동일한 금속 배선으로 연결된 내부 회로로의 공급 전위도 변동하기 때문에, 스위칭 노이즈의 발생 및 오동작의 원인이 된다.
이와 같이, 종래에는 각각의 CMOS 회로에 고전위 전원(Vcc)를 공급할 때 공통의 금속 배선층을 통해서 행했다. 따라서, 기판상에 Vcc 공급용의 금속 배선층을 여러곳으로 연장해서 형성해야 하기 때문에 레이 아웃의 자유도가 제한되어 버리는 결점이 있다. 또한, 출력 전류 용량이 큰 최종 출력단과 그 밖의 출력단의 고전위 급전 경로(27,28,29)는 동일해지므로, 최종 출력단의 온·오프에 의해 전위 변화가 내부 회로에 악 영향을 미치는 결점이 있다.
본 발명은 강기와 같은 사정을 고려해서 이루어진 것으로, 그 목적은 레이 아웃의 자유도 향상 및 스위칭 노이즈의 저감을 실현하는 CMOS 반도체 집적 회로 장치를 제공하기 위한 것이다.
본 발명의 CMOS 반도체 집적 회로 장치는 제1도전형의 반도체 기판, 상기 반도체 기판상에 형성된 소자 분리 절연막, 및 상기 소자 분리 절연막으로 둘러싸인 상기 기판상에 설치된 P채널형 MOS 트랜지스터 및 N채널형 MOS 트랜지스터로 구성되는 다수의 CMOS 회로를 포함하고, 전극 패드 및 그것에 연결되는 금속 배선층을 통해서 상기 CMOS 회로로 소정의 전위가 공급되는 제1급전 경로, 및 상기 반도체 기판내를 통해 이 기판상에 형성된 제1도전형 반도체 영역을 통해서 상기 CMOS 회로로 소정의 전위가 공급되는 제2급전 경로로 구성된다.
본 발명에서는 CMOS 논리 회로에 있어서, 최종 출력단으로의 전원 공급에는 전극 패드 및 이것에 연결되는 금속 배선층을 통해서 공급되는 제1급전 경로가 이용되고, 그 밖의 내부 회로로의 전원 공급에는 반도체 기판에서 에피택셜(epitaxial)층, 기판과 동일한 반도체 영역을 통해서 공급되는 제2급전 경로가 이용된다.
따라서, 회로를 구성하는데 기판상에 Vcc 공급용의 금속 배선층을 여러곳으로 연장해서 형성할 필요가 없어지고, 레이 아웃의 자유도가 증가한다. 또한, 출력 전류 용량이 큰 최종 출력단의 온·오프에 의한 전위 변화가 다른 출력단에 악영향을 미치지 않는다.
이하, 도면을 참조해서 본 발명의 실시예에 대해 설명하겠다. 제1a도는 본 발명의 CMOS 반도체 집적 회로 장치의 패턴 평면도이고, 제1b도는 제1a도의 A-A'선에 따른 단면도이다. 도면은 2조의 인버터 회로를 포함하며, 이것이 직렬로 접속된 구성으로 되어 있고, 종래예의 제3도와 동일한 부분에는 동일한 부호를 붙여서 설명하겠다.
기판(1)은 고농도의 N형 불순물이 도입된 N+형 실리콘 반도체 기판으로, 이 기판(1)상에 CVD법등에 의해 형성되는 N형의 에피택셜층(2)가 퇴적된다. 이 에피택셜층(2)상에 필드 절연막(12) 및 채널 스토퍼층(13)이 형성되어 소자 영역이 분리되고, 공지된 기술로 제1a도내의 일점쇄선으로 도시한 2개의 P채널 MOS 트랜지스터(18,19)와 이점쇄선으로 도시한 2개의 N채널 MOS 트랜지스터가 형성된다.
한편, 저전위 전원(GND) 공급 패드(27)은 종래와 동일하게 금속 배선층(28)을 통해서 2개의 N채널 MOS 트랜지스터(25,26)이 소스 영역(22) 및 가드 링 확산영역상의 기판 콘택트(29)에 접속된다.
또한, 고전위 전원(Vcc) 공급 패드(30)은 트랜지스터(18,25)로 형성되는 CMOS 인버터 회로와, 이것에 연결되는 트랜지스터(19,26)으로 형성되는 최종단의 CMOS 인버터 회로와의 접속 경로가 상이한 구조로 되어 있다. 즉, Vcc 전원은 최종 출력단의 P채널 MOS 트랜지스터(19)에 대해서는 종래와 같이 패드(30)에서 금속 배선층(31)을 통해 소스 영역(14)로 공급되지만, 그 밖의 P채널 MOS 트랜지스터(18)에 대해서는 패드(30)의 Vcc를 예를 들어, 리드 프레임을 통해 기판(1)에 주고, 에피택셜층(2)를 통해 가드 링 확산영역(16)으로 전달하여 가드 링 확산영역(16)과 소스 영역(14)의 위를 걸치는 금속 배선(5)를 통해 소스 영역(14)로 공급되도록 구성되어 있다.
최종 출력단 이외의 트랜지스터는 본래, 전류 구동 능력이 적어서 좋다. 따라서, 상기 실시예에서는 기판(1)의 저항을 비교적 작게 함으로서 공급 전원에서의 전압 강하를 극소화하고, 고전위 전원 공급 패드(30)에서 금속 배선(31)을 이용하여 급전 경로와 동등한 전위를 기판으로부터 최종 출력단이외의 출력단의 트랜지스터로 공급하도록 하고 있다.
이와 같이 하면, 회로를 구성하는데 기판상에 Vcc 공급용의 금속 배선층을 여러곳으로 연장해서 형성할 필요가 없어지고, 전류용량이 큰 최종 출력단의 급전 경로만을 기판상의 금속 배선층을 이용해서 형성하면 된다.
이 결과, 레이 아웃의 자유도가 증가하고 패턴 설계가 용이하게 된다. 예를 들어, 제2도는 1k 게이트(게이트 회로가 1000개 정도 형성되어 있는 반도체 칩)의 종래의 칩 사이즈를 1.0으로 한 경우, 본 발명에 따라서 레이 아웃된 칩 사이즈를 종래의 것과 비교한 게이트 수/사이즈 특성 곡선이다. 도면중 선 a는 본 발명에 따른 것이고, 도면중 선 b는 종래의 것에 따른 것이다. 이와 같이 1k 게이트에서는, 본 발명에서 레이 아웃된 칩 사이즈가 종래의 85% 정도의 칩 사이즈로 되어 칩 축소화에 크게 기여한다.
또한, 전류 용량이 큰 최종 출력단과 그 밖의 전류 용량이 작은 내부회로의 고전위 전원의 공급 경로가 상이함에 따라, 최종 출력단의 온·오프에 따른 전위 변화는 그 밖의 출력단에 그다지 영향을 미치지 않고, 노이즈에 의한 오동작은 대폭 저감된다.
또한 본 발명은 상기 실시예에 한정되지 않고 예를 들어, N형 실리콘 반도체 기판 대신에 P형 실리콘 반도체 기판으로 구성하는 경우, 만들어진 채널 영역등도 모두 역으로 된다. 그러므로, GND 패드를 최종 출력단과 그 이외의 출력단의 공급경로를 본 발명과 같이 상이하게 함으로서 구성할 수 있다.
단, 본원의 특허 청구 범위의 각 구성 요소 병기된 도면 부호는 본원 발명의 이해를 용이하게 하기 위한 것으로서, 본원 발명의 기술적 범위를 도면에 도시된 실시예로 한정하기 위한 것은 아니다.
상술된 바와 같이 본 발명에 따르면, 최종 출력단의 인버터 회로로의 전원 공급에는 전극 패드 및 이것에 연결되는 금속 배선층을 통해 공급되는 제1급전 경로가 이용되고, 이것 이외의 내부 회로로의 전원 공급에는 반도체 기판내를 통해 공급되는 제2급전 경로가 이용되므로, 레이 아웃의 자유도 향상 및 스위칭 노이즈를 줄일 수 있는 CMOS 반도체 집적 회로 장치를 제공할 수 있다.

Claims (3)

  1. 제1도전형 반도체 기판(1,2), 상기 반도체 기판상에 형성된 소자 분리 절연막(12), 및 상기 소자 분리 절연막으로 둘러싸인 상기 기판상에 설치된 P채널형 MOS 트랜지스터 및 N채널형 MOS 트랜지스터로 구성되는 복수의 CMOS 회로를 포함하고, 전극 패드(27) 및 이것에 연결되는 금속 배선층(28)을 통해서 상기 CMOS 회로로 소정의 전위가 공급되는 제1급전 경로(27,28,29), 및 상기 반도체 기판내를 통해 이 기판상에 형성된 제1도전형의 반도체 영역을 통해서 상기 CMOS 회로로 소정의 전위가 공급되는 제2급전 경로(Vcc,1,2,16,5,14)를 구비한 것을 특징으로 하는 CMOS 반도체 집적 회로 장치.
  2. 제1항에 있어서, 상기 CMOS 회로가 인버터 회로인 것을 특징으로 하는 CMOS 반도체 집적 회로 장치.
  3. 제2항에 있어서, 상기 복수의 CMOS 회로를 이용해서 형성된 복수단의 인버터 회로에서, 최종 출력단의 인버터 회로로의 전원에 상기 제1급전 경로가 이용되고, 그 밖의 인버터 회로로의 전원에 상기 제2급전 경로가 이용되는 것을 특징으로 하는 CMOS 반도체 집적 회로 장치.
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