JPS62169464A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS62169464A JPS62169464A JP61010149A JP1014986A JPS62169464A JP S62169464 A JPS62169464 A JP S62169464A JP 61010149 A JP61010149 A JP 61010149A JP 1014986 A JP1014986 A JP 1014986A JP S62169464 A JPS62169464 A JP S62169464A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 30
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 238000000034 method Methods 0.000 abstract description 6
- 230000003247 decreasing effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 8
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- 230000000694 effects Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に係り、特て入力回路の入力レ
ベルのマージンが減少しない様に電源線が接続される半
導体、１Ｔｈ−積回路装置に関する。
ベルのマージンが減少しない様に電源線が接続される半
導体、１Ｔｈ−積回路装置に関する。
多数の出力回路が同時にスイッチングする７と、大電流
が流れ、グランドＶべ・しが変動し、ＬＳＩが誤動作す
る場合う：ある。この対第とし−Ｃ従来；よ。
が流れ、グランドＶべ・しが変動し、ＬＳＩが誤動作す
る場合う：ある。この対第とし−Ｃ従来；よ。
特開昭５８−２８８５２郵−公報に記載のよりに出力回
路の接地電源線と、内部回路あるいは入力回路の接地電
源線とを別系統にすると今っていた。しかし、この技術
は半導体、Ｗ板と電源線との接続関係については配、Ｖ
されていなかった。、。
路の接地電源線と、内部回路あるいは入力回路の接地電
源線とを別系統にすると今っていた。しかし、この技術
は半導体、Ｗ板と電源線との接続関係については配、Ｖ
されていなかった。、。
又、特開昭５８〜１５７１５１号公ＮＫ記載のよりに接
地配線の全部ではなく一部の接地配線のみを半導体基板
に接続するとなっていた。しがし、この技術はＬＳＩの
出力回路の様な高速、大電流回路を対象としておらず、
ＬＳＩの誤動作防止の点については配慮されていなかっ
た。
地配線の全部ではなく一部の接地配線のみを半導体基板
に接続するとなっていた。しがし、この技術はＬＳＩの
出力回路の様な高速、大電流回路を対象としておらず、
ＬＳＩの誤動作防止の点については配慮されていなかっ
た。
上記従来技術は半導体基板と電源線との接続関係及びＬ
ＳＩの誤動作の防止の点について配慮がされておらず、
ＬＳＩの誤動作を防止できないという問題があった。
ＳＩの誤動作の防止の点について配慮がされておらず、
ＬＳＩの誤動作を防止できないという問題があった。
本発明の目的は、半導体基板としてＰ形あるいはＮ形の
どちらを用いた半導体集積回路装置においても、多数の
出力回路の同時スイッチング時にグランドレベル及びＶ
ｃｃレベルの変動を押えて。
どちらを用いた半導体集積回路装置においても、多数の
出力回路の同時スイッチング時にグランドレベル及びＶ
ｃｃレベルの変動を押えて。
入力回路の入力レベルマージンが減少しない半導体集積
回路装置を提供することにある。
回路装置を提供することにある。
一般の０Ｍ０８回路は例えば、Ｎ形基板を用い。
Ｐウェルの中にＮＭＯ８を形成する。したがって第２図
に示す様に出力回路用のＮＭＯ８１はＰウェル２に形成
し、出力回路以外のＮＭＯ８３はＰウェル４に形成し、
それぞれの接地線５，６を分離しておけば出力回路の出
力が′″１＃から′０”レベルに多数個同時スイッチン
グしても出力回路以外の接地線６にはノイズが発生しな
い。故に出力回路の出力が１”からＯＨに変化する際に
は入力レベルマージンが確保される。しかし、Ｐ形基板
を用いる時はＮＭＯ８は直接基板内に形成される。した
がって同様の方法では解決できない。
に示す様に出力回路用のＮＭＯ８１はＰウェル２に形成
し、出力回路以外のＮＭＯ８３はＰウェル４に形成し、
それぞれの接地線５，６を分離しておけば出力回路の出
力が′″１＃から′０”レベルに多数個同時スイッチン
グしても出力回路以外の接地線６にはノイズが発生しな
い。故に出力回路の出力が１”からＯＨに変化する際に
は入力レベルマージンが確保される。しかし、Ｐ形基板
を用いる時はＮＭＯ８は直接基板内に形成される。した
がって同様の方法では解決できない。
上記目的は、出力回路用の接地電源線をＰ形半導体基板
に接続せず、かつ入力回路の接地電源線の接続される第
１の電源パッドと異なる第２の電源パッドに接続するこ
とによシ、達成される、〔作用〕 出力回路用の接地電源線をＰ形半導体基板に接続せず、
かつ入力回路の接地電源線の接続される第１の電源パッ
ドと異なる第２の電源パッドに接続することによシ、出
力回路用の接地電源線がＰ形半導体基板に接続されてい
ると、多数個の出力回路の出力が同時に１１ｎから”０
＃にスイッチングした際Ｋ、負荷容量に蓄えられた電荷
が配線抵抗及び配線インダクタンスを介してグランドに
放電され、Ｐ形半導体基板の電位が上昇しラッチアップ
現象が発生する。この出力回路用の接地電源線をＰ形半
導体基板に接続しなりことによシ。
に接続せず、かつ入力回路の接地電源線の接続される第
１の電源パッドと異なる第２の電源パッドに接続するこ
とによシ、達成される、〔作用〕 出力回路用の接地電源線をＰ形半導体基板に接続せず、
かつ入力回路の接地電源線の接続される第１の電源パッ
ドと異なる第２の電源パッドに接続することによシ、出
力回路用の接地電源線がＰ形半導体基板に接続されてい
ると、多数個の出力回路の出力が同時に１１ｎから”０
＃にスイッチングした際Ｋ、負荷容量に蓄えられた電荷
が配線抵抗及び配線インダクタンスを介してグランドに
放電され、Ｐ形半導体基板の電位が上昇しラッチアップ
現象が発生する。この出力回路用の接地電源線をＰ形半
導体基板に接続しなりことによシ。
ラッチアップ現象を防止できる。また、内部回路と入力
回路の接地電源線と出力回路の接地電源線とを分離する
ことＫよシ入カローレベルのマージン減少を防止できる
。
回路の接地電源線と出力回路の接地電源線とを分離する
ことＫよシ入カローレベルのマージン減少を防止できる
。
以下、本発明の実施例を図面によシ説明する。
第３図はＰＭＯ８１１とＮＭＯ８１２とから構成されて
いる出力回路１８とそれを駆動しているＰＭＯ８９とＮ
ＭＯ８１０とから構成されているインバータ７及びＰＭ
Ｏ８２００とＮＭＯ８２０１とから構成されている入力
回路１５を示す。これら回路のＰ形半導体基板２８への
接地電源線関係の実装法を第１図に示す。第１図には接
地電源線に関係のあるＮＭＯ８１０とＮＭＯ８１２とＮ
ＭＯ８２０１のみを示す。本発明にかける第２の電源線
に相当する内部回路７と入力回路１５の接地電源線２９
は内部回路７のＮＭＯ８１０のソース３０、及び入力回
路１５のＮＭＯ８２０１のソース２０３に接続されると
共にＰ形基板２８にも接続されておシ、第１の接地電源
パッド１３から布線されている。一方、本発明における
第１の電源線に相当する出力回路１８の接地電源線３１
はＰ形基板２８に接続されずに出力回路１８のＮＭＯ８
１２のソース３２にのみ接続され、第１の接地電源パッ
ド１３と異なる第２の接地電源パッド１４から布線され
ている。
いる出力回路１８とそれを駆動しているＰＭＯ８９とＮ
ＭＯ８１０とから構成されているインバータ７及びＰＭ
Ｏ８２００とＮＭＯ８２０１とから構成されている入力
回路１５を示す。これら回路のＰ形半導体基板２８への
接地電源線関係の実装法を第１図に示す。第１図には接
地電源線に関係のあるＮＭＯ８１０とＮＭＯ８１２とＮ
ＭＯ８２０１のみを示す。本発明にかける第２の電源線
に相当する内部回路７と入力回路１５の接地電源線２９
は内部回路７のＮＭＯ８１０のソース３０、及び入力回
路１５のＮＭＯ８２０１のソース２０３に接続されると
共にＰ形基板２８にも接続されておシ、第１の接地電源
パッド１３から布線されている。一方、本発明における
第１の電源線に相当する出力回路１８の接地電源線３１
はＰ形基板２８に接続されずに出力回路１８のＮＭＯ８
１２のソース３２にのみ接続され、第１の接地電源パッ
ド１３と異なる第２の接地電源パッド１４から布線され
ている。
次にこの様に布線することによって、本発明の目的が達
せられることを第４図によって説明する、７半導体集積
回路内の多数個の入力回路１５の接地部と多数個の内部
回路、例えばインバータ１６や２人力ＮＡＮＤ１７の接
地部が共通の第１の接地電源線２９に接続され、電源線
に含まれる配線抵抗１９、配線インダクタンス２０．そ
して第１の接地電源パッド１３とパッケージ等に含まれ
る配線抵抗２１．配線インダクタンス２２を介してシス
テム グランド２７に接地される。第１の接地電源線２
９は基板２８に接続されている。
せられることを第４図によって説明する、７半導体集積
回路内の多数個の入力回路１５の接地部と多数個の内部
回路、例えばインバータ１６や２人力ＮＡＮＤ１７の接
地部が共通の第１の接地電源線２９に接続され、電源線
に含まれる配線抵抗１９、配線インダクタンス２０．そ
して第１の接地電源パッド１３とパッケージ等に含まれ
る配線抵抗２１．配線インダクタンス２２を介してシス
テム グランド２７に接地される。第１の接地電源線２
９は基板２８に接続されている。
一方出力回路１８の接地部は、基板２８に接続されてい
ない第２の接地１！源線３１に接続され。
ない第２の接地１！源線３１に接続され。
電源線に含まれる配線抵抗２３．配線インダクタンス２
４．そして第２の接地電源パッド１４とパッケージ等に
含まれる配線抵抗２５．配置１．インダクタンス２６を
介してシステム グランド２７に接地される。
４．そして第２の接地電源パッド１４とパッケージ等に
含まれる配線抵抗２５．配置１．インダクタンス２６を
介してシステム グランド２７に接地される。
この状態で多数個の出力回路１８の出力が同時に１１″
から１０＃にスイッチングすると負荷容ｌ１−３３に蓄
えられていた電荷がＯＮ状態になったＮＭＯ８）ランジ
スタ１２、配線抵抗２３，２５゜配線インダクタンス２
４．２６を介してシステムグランド２７に放電される。
から１０＃にスイッチングすると負荷容ｌ１−３３に蓄
えられていた電荷がＯＮ状態になったＮＭＯ８）ランジ
スタ１２、配線抵抗２３，２５゜配線インダクタンス２
４．２６を介してシステムグランド２７に放電される。
このため接地電源線３１のＡ点の電位Ｖｒは（１）式の
よりになる。
よりになる。
ｌｉ
Ｖ Ｆ ＝ Ｒ！ 十Ｌ −−・・’
（１）ｔ 但し、Ｒは配線抵抗２３と２５の和、Ｌは配線インダク
タンス２４と２６の和、ｉはシステムグランド２７に流
れ込む電流である。例えばＬ＝２０１Ｈとし、５００ｍ
Ａの電流変化が１５ ｎ９ｅＣｉ で生じるとＬ−の分だけで０．８７ Ｖにも達する。
（１）ｔ 但し、Ｒは配線抵抗２３と２５の和、Ｌは配線インダク
タンス２４と２６の和、ｉはシステムグランド２７に流
れ込む電流である。例えばＬ＝２０１Ｈとし、５００ｍ
Ａの電流変化が１５ ｎ９ｅＣｉ で生じるとＬ−の分だけで０．８７ Ｖにも達する。
ｔ
したがってこの電位変動の大きい出力回路１８の接地電
源線３１をＰ形基板２８に接続するとＰ形基板の電位が
上昇し、いわゆるラッチアップ現象が発生する。
源線３１をＰ形基板２８に接続するとＰ形基板の電位が
上昇し、いわゆるラッチアップ現象が発生する。
更に、この接地電源線３１を接地電源線２９と共通にす
ると即ち電源系統を一つにすると入力回路１５の人力ハ
イレベルＶｔｙ＋が影響を受ける。すなわち入力回路１
５の論理スレッショルド電圧Ｖ Ｌ ？は（２）式のよ
りに表わされる。
ると即ち電源系統を一つにすると入力回路１５の人力ハ
イレベルＶｔｙ＋が影響を受ける。すなわち入力回路１
５の論理スレッショルド電圧Ｖ Ｌ ？は（２）式のよ
りに表わされる。
但しＶｃｃは電源電圧で入出力回路の電源電圧は共通で
５■とする。■丁ＮはＮＭＯ８）ランジスタのスレッシ
ョルド電圧、ｖ丁、ＵＰＭＯ８のスレッショルド電圧、
ｖ″７は電子やホールの移動度。
５■とする。■丁ＮはＮＭＯ８）ランジスタのスレッシ
ョルド電圧、ｖ丁、ＵＰＭＯ８のスレッショルド電圧、
ｖ″７は電子やホールの移動度。
ＮＭＯ８，ＰＭＯ８トランジスタのチャネル幅ＷＮ。
Ｗｐやチャネル長で決まる定数でｖ’Ｖ’ｉ’； ／
Ｗ Ｎ Ｋ比例し０．３ Ｖ程度の値である。したがっ
て、接地電源線３１と２９を共通にしてＶｒが０．６７
ＶＫなるとＶＬＴの変化分ΔＶＬｔｌ’Ｌ’ ｏ、 ５
２ Ｖとなる。これは接地電源パッド１３と１４を共通
にして接地電源線２９と３１を分離してもほぼ同様であ
る。
Ｗ Ｎ Ｋ比例し０．３ Ｖ程度の値である。したがっ
て、接地電源線３１と２９を共通にしてＶｒが０．６７
ＶＫなるとＶＬＴの変化分ΔＶＬｔｌ’Ｌ’ ｏ、 ５
２ Ｖとなる。これは接地電源パッド１３と１４を共通
にして接地電源線２９と３１を分離してもほぼ同様であ
る。
例えば５通常Ｔ Ｔ Ｌ （Ｔｒａｎｓ ｉｓ ｔｏｒ
’ｌ’ｒａｎｓｉｓｔｏｒＬｏｇｉｃ）コンパチブル
の入力回路１５の入力ロウレベルの最大値Ｖｔｔ、□、
はＯ，ＳＶで、入力ハイレベルの最小値Ｖｒｍ＋ｍ＋ｍ
は２． ＯＶである。故に入力回路のＶＬＴはそれらの
真中の１．４ Ｖに設計されているが、出力回路１８の
スイッチング時に入力回路１５のＶＬＴは先の計算で１
．９２Ｖになっている。
’ｌ’ｒａｎｓｉｓｔｏｒＬｏｇｉｃ）コンパチブル
の入力回路１５の入力ロウレベルの最大値Ｖｔｔ、□、
はＯ，ＳＶで、入力ハイレベルの最小値Ｖｒｍ＋ｍ＋ｍ
は２． ＯＶである。故に入力回路のＶＬＴはそれらの
真中の１．４ Ｖに設計されているが、出力回路１８の
スイッチング時に入力回路１５のＶＬＴは先の計算で１
．９２Ｖになっている。
したがって電源電圧Ｖｃｃやスレッショルド電圧Ｖ７Ｎ
、Ｖｔｐが変動すると人力ハイレベルの最小値Ｖｔｎａ
＋□のマージがｔ！とんどなくなる。入力回路の電源電
圧が３■程度と低い場合には）ｒｌをＶ ｃ ｃ＝５Ｖ
の場合よシ大きく設定するので若干Ｖｔｙ＊ｍ＋＋＋マ
ージンは増加する。内部回路に対してはｈ Ｖｔ、ｒが
多少変動してもＶ１ｍ＝Ｖｃｃ電位ｔＶｔｃ＝接地電位
が入力されているため、電源線の布線忙よる影響は入力
回路のよりに大きくない。したがって入力回路の誤動作
を防ぐことが重要である。
、Ｖｔｐが変動すると人力ハイレベルの最小値Ｖｔｎａ
＋□のマージがｔ！とんどなくなる。入力回路の電源電
圧が３■程度と低い場合には）ｒｌをＶ ｃ ｃ＝５Ｖ
の場合よシ大きく設定するので若干Ｖｔｙ＊ｍ＋＋＋マ
ージンは増加する。内部回路に対してはｈ Ｖｔ、ｒが
多少変動してもＶ１ｍ＝Ｖｃｃ電位ｔＶｔｃ＝接地電位
が入力されているため、電源線の布線忙よる影響は入力
回路のよりに大きくない。したがって入力回路の誤動作
を防ぐことが重要である。
しかし、いずれにせよ本実施例の様に接地電源線３１と
２９を分離し、かつ接地電源パッド１３１４を分離して
いると、出力回路１８が同時に′１＃から′ＯＨにスイ
ッチングしても入力回路１５の接地電源線２９には影響
を及ぼさない。また、基板電位に相当する接地電源線の
うちで、１！１位変動の大きい出力回路１８の接地電源
線３１の方をＰ形基板２８に接続していないのでラッチ
アップを防ぐことができる。
２９を分離し、かつ接地電源パッド１３１４を分離して
いると、出力回路１８が同時に′１＃から′ＯＨにスイ
ッチングしても入力回路１５の接地電源線２９には影響
を及ぼさない。また、基板電位に相当する接地電源線の
うちで、１！１位変動の大きい出力回路１８の接地電源
線３１の方をＰ形基板２８に接続していないのでラッチ
アップを防ぐことができる。
次に第３図の回路のＰ形半導体基板２８へのｖｃｃ’ｉ
！源線関係の実線関係第５図に示す。第５図にはＶ ｃ
ｃ電源線に関係のあるＰＭＯ８９とＰＭＯ８ＩＩとＰ
ＭＯ８２００のみ示す。内部回路７と入力回路１５のＶ
ｃ ｃ 電源線５３は内部回路７のＰＭＯ８９のソー
ス５４とＰＭＯ８２００のソース２０４に接続されると
共にＮウェル５５とＮウェル２０５にも接続されてお夛
、第４のＶ ｃ ｃ電源バッド５０から布線されている
。一方出力回路１８のＶ ｃ ｃ電源線５６は、出力回
路１８のＰＭＯ８ＩＩのソース５７に接続されると共に
Ｎウェル５８にも接続されておシ、本発明に於ける第１
の電源パッドに相当する第３のＶ ｃ ｃ電源バッド５
０と異なる本発明に於ける第２の電源パッドに相当する
第４のＶｃｃ電源バッド５１から布線されている。第１
図と同一部品は同一番号で示す。
！源線関係の実線関係第５図に示す。第５図にはＶ ｃ
ｃ電源線に関係のあるＰＭＯ８９とＰＭＯ８ＩＩとＰ
ＭＯ８２００のみ示す。内部回路７と入力回路１５のＶ
ｃ ｃ 電源線５３は内部回路７のＰＭＯ８９のソー
ス５４とＰＭＯ８２００のソース２０４に接続されると
共にＮウェル５５とＮウェル２０５にも接続されてお夛
、第４のＶ ｃ ｃ電源バッド５０から布線されている
。一方出力回路１８のＶ ｃ ｃ電源線５６は、出力回
路１８のＰＭＯ８ＩＩのソース５７に接続されると共に
Ｎウェル５８にも接続されておシ、本発明に於ける第１
の電源パッドに相当する第３のＶ ｃ ｃ電源バッド５
０と異なる本発明に於ける第２の電源パッドに相当する
第４のＶｃｃ電源バッド５１から布線されている。第１
図と同一部品は同一番号で示す。
次にこの様に布線することＫよって本発明の目的が達せ
られることを説明する。多数個の出力回路１８が同時に
１０”から１”へスイッチングすると半導体集積回路の
Ｖｃｅ部へは（３）式で示す電圧が加わる。
られることを説明する。多数個の出力回路１８が同時に
１０”から１”へスイッチングすると半導体集積回路の
Ｖｃｅ部へは（３）式で示す電圧が加わる。
但しＲ２ＬはそれぞれシステムＶｃｃ電源（図示せず）
から半導体集積回路のＶ ｃ ｃ部までに存在する配線
抵抗、配線インダクタンスである。したがって出力回路
のＶｃｃ電源線５６と入力回路のＶＣＣ電源線５３が共
通〈なっていると、スイッチング時の入力回路１５の論
理スレッショルド電圧ｖ＋、ｔば（４）式のよりに表わ
される。
から半導体集積回路のＶ ｃ ｃ部までに存在する配線
抵抗、配線インダクタンスである。したがって出力回路
のＶｃｃ電源線５６と入力回路のＶＣＣ電源線５３が共
通〈なっていると、スイッチング時の入力回路１５の論
理スレッショルド電圧ｖ＋、ｔば（４）式のよりに表わ
される。
”“−１，＋１／７ °−（４）但し、
記号は（２式と同じである。し７たがってこの場合には
入力ロウレベルの最大値Ｖ Ｉ Ｌ□、のマージンが少
なくなる。しかし１本実施例の様にＶｃｃｔ源線５６と
５３とを分離し、かつ電源バ２′ド５０と５１とを分離
しているので、出力回路１８が同時に０”から１”へス
イッチングしても入力回路１５のＶ ｃ ｃ電源線５３
には影響を及ぼさない。また、Ｎウェル５５，２０５と
５８は前出の第１の接地電源パッドＪ３と接地電源線２
９によってＰＮ逆接合となりｉ気的に分離されているの
でラッチアップ現象は発生しない。
記号は（２式と同じである。し７たがってこの場合には
入力ロウレベルの最大値Ｖ Ｉ Ｌ□、のマージンが少
なくなる。しかし１本実施例の様にＶｃｃｔ源線５６と
５３とを分離し、かつ電源バ２′ド５０と５１とを分離
しているので、出力回路１８が同時に０”から１”へス
イッチングしても入力回路１５のＶ ｃ ｃ電源線５３
には影響を及ぼさない。また、Ｎウェル５５，２０５と
５８は前出の第１の接地電源パッドＪ３と接地電源線２
９によってＰＮ逆接合となりｉ気的に分離されているの
でラッチアップ現象は発生しない。
本実施例によれば、入力レベルマージン（ハイ。
ロウ）があシ、ラッチアップも起こさないので。
多数個の出力回路の同時スイッチングにも耐えられる半
導体集積回路装置を得ることができる。
導体集積回路装置を得ることができる。
次に本発明の他の実施例を図面により説明するう第６図
はＰＭＯ８６５、ＮＭＯ８６６、ＮＭＯ８６７゜ＮＭＯ
８６９，ｉ抗６８．ベースとコレクタとの間にショット
キーバリヤダイオードを設けたＮ Ｉ’ Ｎトランジス
タ７０．７１から構成されている出７Ｊ１回路６２とＰ
ＭＯ８６３とＮＭＯ８６４とから構成されている入力回
路６１を示す。なお出力回路のスイッチングの影響は前
述したよりに入力回路に対して大きいので、ここでは内
部回路は省略した。
はＰＭＯ８６５、ＮＭＯ８６６、ＮＭＯ８６７゜ＮＭＯ
８６９，ｉ抗６８．ベースとコレクタとの間にショット
キーバリヤダイオードを設けたＮ Ｉ’ Ｎトランジス
タ７０．７１から構成されている出７Ｊ１回路６２とＰ
ＭＯ８６３とＮＭＯ８６４とから構成されている入力回
路６１を示す。なお出力回路のスイッチングの影響は前
述したよりに入力回路に対して大きいので、ここでは内
部回路は省略した。
ここで、出力回路６２の動作について簡単に説明する。
入力が′０”レベルの時、ＰＭＯ８６５がオンとなりＮ
ＭＯ８６６，ＮＭＯ８６７，ＮＭＯ８６９はオフとなる
。したがって第１ＯＮＰＮ７０のベース電位が上昇し、
第１のＮＰＮ７０はオンとなシ、第２のＮＰＮ７１は抵
抗６８を介してベース。
ＭＯ８６６，ＮＭＯ８６７，ＮＭＯ８６９はオフとなる
。したがって第１ＯＮＰＮ７０のベース電位が上昇し、
第１のＮＰＮ７０はオンとなシ、第２のＮＰＮ７１は抵
抗６８を介してベース。
エミッタ間が短絡されオフとなるので、第１のＮＰＮ
７０のエミッタ電流は負荷を充電し出力は″′１＃レベ
ルとなる。入力が″１″レベルの時、ＰＭＯ８６５がオ
フとなりＮＭＯ８６６，ＮＭＯ８６７゜ＮＭＯ８６９が
オンとなる。したがって第１のＮＰＮ７０はオフとなり
、第２のＮＰＮ７１のベースにはＮＭＯ８６７による出
力からの電流とＮＭＯ８６６による第１のＮＰＮ７０の
蓄ＰＸ電荷を引き抜くことによシ発生する電流とＮＭＯ
８６９による電源からの電流が供給されオンとな見出力
は０”レベルとなる。
７０のエミッタ電流は負荷を充電し出力は″′１＃レベ
ルとなる。入力が″１″レベルの時、ＰＭＯ８６５がオ
フとなりＮＭＯ８６６，ＮＭＯ８６７゜ＮＭＯ８６９が
オンとなる。したがって第１のＮＰＮ７０はオフとなり
、第２のＮＰＮ７１のベースにはＮＭＯ８６７による出
力からの電流とＮＭＯ８６６による第１のＮＰＮ７０の
蓄ＰＸ電荷を引き抜くことによシ発生する電流とＮＭＯ
８６９による電源からの電流が供給されオンとな見出力
は０”レベルとなる。
これら、バイポーラとＭＯＳの混在している回路のＰ形
半導体基機２８への接地電源線間シーの大鼓法を第７図
に示す。第７図には接地′４Ｌ源線に四係のあるＮＭＯ
８６４とＮＰＮトランジスタ７１・のみを示す。入力回
路６１の接地電源線７６は入力回路６１のＮＭＯ８６４
のソース７７に接続きれ、孔と共にＰ形基板２８にも接
続されており、第１の接地電源パッド７２から布線され
ている１、−力出力回路６２の接地電源線７８はＰ形基
板２８（′Ｃ接続されずに出力回路６２のＮＰＮｆ−ラ
フ／−クスタ７１のエミッタ７９にのみ接続きれ、第１
の接地電源パッド７２と異なる第２の接地電源パッド７
３から布線されている。
半導体基機２８への接地電源線間シーの大鼓法を第７図
に示す。第７図には接地′４Ｌ源線に四係のあるＮＭＯ
８６４とＮＰＮトランジスタ７１・のみを示す。入力回
路６１の接地電源線７６は入力回路６１のＮＭＯ８６４
のソース７７に接続きれ、孔と共にＰ形基板２８にも接
続されており、第１の接地電源パッド７２から布線され
ている１、−力出力回路６２の接地電源線７８はＰ形基
板２８（′Ｃ接続されずに出力回路６２のＮＰＮｆ−ラ
フ／−クスタ７１のエミッタ７９にのみ接続きれ、第１
の接地電源パッド７２と異なる第２の接地電源パッド７
３から布線されている。
この様に布線することによって、多数個の出力回路６２
の出力が同時に１”から“０″してスイッチングして出
力回路の接地電源線７８の電位が浮上しても、入力回路
の接地電源線７６には影響を及ぼさず、また、Ｐ形基板
２８の電位も上昇しない。これにより、入力ハイレベル
の最小値Ｖ＋ｙｒ＋ｓ＋７のマージンを確保できラッチ
アップ現象の発生も防ぐことができる。
の出力が同時に１”から“０″してスイッチングして出
力回路の接地電源線７８の電位が浮上しても、入力回路
の接地電源線７６には影響を及ぼさず、また、Ｐ形基板
２８の電位も上昇しない。これにより、入力ハイレベル
の最小値Ｖ＋ｙｒ＋ｓ＋７のマージンを確保できラッチ
アップ現象の発生も防ぐことができる。
次に第６図の回路のＰ形半導体基板２８へのｖｃｃ電源
線関係の実装法を第８図に示す。第８図にはＶｃｃ電源
線に関係のある入力回路６１のＰＭＯ８６３と出力回路
６２のＮＰＮ）ランジスタフ０のみを示す。入力回路６
１のＶｃｃ電源線８０は入力回路６１のＰＭＯ８６３の
ソース８１に接続されると共にＮウェル８４にも接続さ
れておシ、第３のＶｃｃＮ、源バッド７４から布線され
ている。
線関係の実装法を第８図に示す。第８図にはＶｃｃ電源
線に関係のある入力回路６１のＰＭＯ８６３と出力回路
６２のＮＰＮ）ランジスタフ０のみを示す。入力回路６
１のＶｃｃ電源線８０は入力回路６１のＰＭＯ８６３の
ソース８１に接続されると共にＮウェル８４にも接続さ
れておシ、第３のＶｃｃＮ、源バッド７４から布線され
ている。
−力出力回路６２のＶ ｃ ｃ電源線８２け、出力回路
６２のＮＰＮ ）ランジスタフ０のコレクタ８３（Ｎウ
ェル８５でもある）に接続されておυ、第４の電源バン
ド７４と異なる第４のＶｃｃｔ源ノζツド７５から布線
されている。
６２のＮＰＮ ）ランジスタフ０のコレクタ８３（Ｎウ
ェル８５でもある）に接続されておυ、第４の電源バン
ド７４と異なる第４のＶｃｃｔ源ノζツド７５から布線
されている。
この様に布線することによって、多数個の出力回路６２
の出力が同時に０”から１”にスイッチングしても、入
力回路のＶｃｃ電源線８０に影響を及ぼさず、またＮウ
ェル８４とＮウェル８５は前出の第１の接地電源パッド
７２と接地電源線７６によってＰＮ逆接合となり電気的
に分離されているのでランチアップ現象は発生し７ない
。
の出力が同時に０”から１”にスイッチングしても、入
力回路のＶｃｃ電源線８０に影響を及ぼさず、またＮウ
ェル８４とＮウェル８５は前出の第１の接地電源パッド
７２と接地電源線７６によってＰＮ逆接合となり電気的
に分離されているのでランチアップ現象は発生し７ない
。
本実施例によれば、バイポーラとＭＯＳが混在している
場合にも、入力レベルマージン（ハイ。
場合にも、入力レベルマージン（ハイ。
ロウ）があシ、ラッチアップも起とさ々いため多数個の
出力回路の同時スイッチングにも耐え得る半導体集積回
路を得ることができる。
出力回路の同時スイッチングにも耐え得る半導体集積回
路を得ることができる。
次に本発明の他の実施例を説明する。第３図の回路のＮ
形半導体基板９４への実装法を第９図に示す。第９図に
はＶｃｃ’ＦＭ源線及び接地電源線関係の両方を示す。
形半導体基板９４への実装法を第９図に示す。第９図に
はＶｃｃ’ＦＭ源線及び接地電源線関係の両方を示す。
まずＶｃｃｖＬ源系について説明する。
内部回路７と入力回路１５のＶ ｃ ｃ電源線９５は内
部回路７のＰＭＯ８９のソース１００と入力回路１５の
ＰＭＯ８２００のソース２０６に接続されると共にＮ形
基板９４にも接続されておシ、第１のＶ ｃ ｃ Ｎ源
バッド９１から布線されている。−力出力回路１８のＶ
ｃ ｃ電源線９７はＮ形基板９４に接続されずに出力
回路１８のＰＭＯ８ＩＩのソース１０１のみに接続され
、第１のＶ ｃ ｃ電源バッド９１と異なる第２のｖｃ
ｃＴＬｆ：ｇパッド９３から布線されている。このより
に基板電位に和尚するＶｃｃ電源線のうちで、電位変動
の大きい出力回路１８のＶ、ｃ ｃ電源線９７の方をＮ
形基板９４に接続せずにラッチアップを防止し７ている
。
部回路７のＰＭＯ８９のソース１００と入力回路１５の
ＰＭＯ８２００のソース２０６に接続されると共にＮ形
基板９４にも接続されておシ、第１のＶ ｃ ｃ Ｎ源
バッド９１から布線されている。−力出力回路１８のＶ
ｃ ｃ電源線９７はＮ形基板９４に接続されずに出力
回路１８のＰＭＯ８ＩＩのソース１０１のみに接続され
、第１のＶ ｃ ｃ電源バッド９１と異なる第２のｖｃ
ｃＴＬｆ：ｇパッド９３から布線されている。このより
に基板電位に和尚するＶｃｃ電源線のうちで、電位変動
の大きい出力回路１８のＶ、ｃ ｃ電源線９７の方をＮ
形基板９４に接続せずにラッチアップを防止し７ている
。
また、ＶｃｃＮ源線９５と９７を分離しているので出力
回路１８が同時に０＃から９１″へスイッチングしても
入力回路１５のＶｃｃ電源線９５には影響を及ぼさない
。次に接地電源系について説明する。内部回路７と入力
回路１５の接地電源線９４は内部回路７のＮＭＯ３ＩＯ
のソース１０２と入力回路１５のＮＭＯ８２０１のソー
ス２０７に接続されると共にＮウェル９８，２０８にも
接続されており、第３の接地電源パッド９０から布線さ
れている。−力出力回路１８の接地電源線９６は出力回
路１８のＮＭＯ８１２のソース１０３に接続されると共
ＫＮウェル９９にも接続されてお見第３の接地電源パッ
ド９０と異なる第４の接地電源パッド９２から布線され
ている。
回路１８が同時に０＃から９１″へスイッチングしても
入力回路１５のＶｃｃ電源線９５には影響を及ぼさない
。次に接地電源系について説明する。内部回路７と入力
回路１５の接地電源線９４は内部回路７のＮＭＯ３ＩＯ
のソース１０２と入力回路１５のＮＭＯ８２０１のソー
ス２０７に接続されると共にＮウェル９８，２０８にも
接続されており、第３の接地電源パッド９０から布線さ
れている。−力出力回路１８の接地電源線９６は出力回
路１８のＮＭＯ８１２のソース１０３に接続されると共
ＫＮウェル９９にも接続されてお見第３の接地電源パッ
ド９０と異なる第４の接地電源パッド９２から布線され
ている。
これによシ、出力回路１８が同時に１１＃から０”へス
イッチングしても、入力回路１５の接地電源線９４には
影響を及ぼさなく、う・′ノチアツブを防止している。
イッチングしても、入力回路１５の接地電源線９４には
影響を及ぼさなく、う・′ノチアツブを防止している。
この様に布線するで、とによって、多数個の出力回路１
８の出力が同時に１”から０″あるいけ”０”から１１
”へスイッチングし７ても、出力回路の電源線が分離さ
れているため入力回路の接続電源線９４やＶＣＣ電源線
９５に影響を及ぼさず、またＰウェル９８，２０８と９
９とは第１のＶｃｃ電源パッド９１とＶｃｃｔ源ｍ９５
によってＰＮ逆接合となり電気的に分離されておシ、電
位変動の大きい出力回路１８のＶｃｃｆｔ源線９７がＮ
形基板９４に接続されてい々いのでラッチアンプも生１
″。
８の出力が同時に１”から０″あるいけ”０”から１１
”へスイッチングし７ても、出力回路の電源線が分離さ
れているため入力回路の接続電源線９４やＶＣＣ電源線
９５に影響を及ぼさず、またＰウェル９８，２０８と９
９とは第１のＶｃｃ電源パッド９１とＶｃｃｔ源ｍ９５
によってＰＮ逆接合となり電気的に分離されておシ、電
位変動の大きい出力回路１８のＶｃｃｆｔ源線９７がＮ
形基板９４に接続されてい々いのでラッチアンプも生１
″。
ない。
本実施例によれば、基板がＮ形の場合にも入力レベルマ
ージン（・・イ、ロウ）がアリ、ラッチアップも起こさ
ないので多数個の出力回路の同時スイッチングにも耐え
られる半導体集積回路を得ることができる。
ージン（・・イ、ロウ）がアリ、ラッチアップも起こさ
ないので多数個の出力回路の同時スイッチングにも耐え
られる半導体集積回路を得ることができる。
本発明によれば、多数個の出力回路の同時スイツチ／グ
の影響が入力回路に及ぼさないので、グランドレベル及
びＶｃｃレベルが変動せず入力レベルマージンが減少し
ない半導体集積回路装置を得ることができる。
の影響が入力回路に及ぼさないので、グランドレベル及
びＶｃｃレベルが変動せず入力レベルマージンが減少し
ない半導体集積回路装置を得ることができる。
第１図は本発明の一実施例を示す第３図の回路の接地電
源線布線図、第２図は従来の接地電源線布線図、第３図
は０ＭＯ８の入力回路と内部回路と出力回路図、第４図
は第１図の等価回路図、第５図は第３図の回路のＶｃｃ
ｔ源線布線図、第６図はバイポーラと０ＭＯ８が混在し
た出力回路と入力回路図、第７図は本発明の他の実施例
を示す第６図の回路の接地電源線布線図、第８図は第６
図の回路のＶｃｃ電源線布線図、第９図は本発明の他の
実施例を示す第３図の回路のＶｃｃ及び接地電源線布線
図である。 １３．７２．９０・・・入力回路用接地電源パッド。 １４．７３，９２・・・出力回路用接地電源パッド、２
９．７６．９４・・・入力回路用の接地電源線。 ３１．７８．９６・・・出力回路用の接地電源線、５０
．７４．９１・・・入力回路ＶＣＣ電源パッド、５１．
７５．９３・・・出力回路用Ｖｃｃ電源パッド。 ５３．８０．９５・・・入力回路用のＶｃｃ電源線、第
４ 口 ／ｓ１６１７
源線布線図、第２図は従来の接地電源線布線図、第３図
は０ＭＯ８の入力回路と内部回路と出力回路図、第４図
は第１図の等価回路図、第５図は第３図の回路のＶｃｃ
ｔ源線布線図、第６図はバイポーラと０ＭＯ８が混在し
た出力回路と入力回路図、第７図は本発明の他の実施例
を示す第６図の回路の接地電源線布線図、第８図は第６
図の回路のＶｃｃ電源線布線図、第９図は本発明の他の
実施例を示す第３図の回路のＶｃｃ及び接地電源線布線
図である。 １３．７２．９０・・・入力回路用接地電源パッド。 １４．７３，９２・・・出力回路用接地電源パッド、２
９．７６．９４・・・入力回路用の接地電源線。 ３１．７８．９６・・・出力回路用の接地電源線、５０
．７４．９１・・・入力回路ＶＣＣ電源パッド、５１．
７５．９３・・・出力回路用Ｖｃｃ電源パッド。 ５３．８０．９５・・・入力回路用のＶｃｃ電源線、第
４ 口 ／ｓ１６１７
Claims (1)
- 【特許請求の範囲】 １、同一半導体基板上に、所望の回路素子より成り回路
動作を行う多数個の内部回路と、外部からの入力信号を
入力し、上記内部回路へ出力する多数個の入力回路と、
上記内部回路の出力信号を入力し、外部へ出力する多数
個の出力回路とを有する半導体集積回路装置に於いて、 上記多数個の出力回路の負荷容量充放電経路の一方にお
ける基板電位に相当する電位の第１の電源線は半導体基
板とは電気的に分離し、かつ、上記多数個の入力回路の
半導体基板に接続されている上記基板電位に相当する電
位の第２の電源線の接続される第１の電源パッドと異な
る第２の電源パッドに接続されて前記第１及び第２の電
源線が電気的に分離されていることを特徴とする半導体
集積回路装置。 ２、特許請求の範囲第１項に於いて、上記入力回路の電
源電圧と上記出力回路の電源電圧が等しいことを特徴と
する半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61010149A JPS62169464A (ja) | 1986-01-22 | 1986-01-22 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61010149A JPS62169464A (ja) | 1986-01-22 | 1986-01-22 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62169464A true JPS62169464A (ja) | 1987-07-25 |
Family
ID=11742219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61010149A Pending JPS62169464A (ja) | 1986-01-22 | 1986-01-22 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62169464A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0279458A (ja) * | 1988-09-14 | 1990-03-20 | Nec Corp | 半導体集積回路 |
| JPH02144937A (ja) * | 1988-11-28 | 1990-06-04 | Hitachi Ltd | 半導体集積回路装置及びその配線手法 |
| JPH03248554A (ja) * | 1990-02-27 | 1991-11-06 | Toshiba Corp | Ｃｍｏｓ半導体集積回路装置 |
| JPH10224205A (ja) * | 1996-11-04 | 1998-08-21 | Samsung Electron Co Ltd | 半導体装置のデータ出力回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5423387A (en) * | 1977-07-22 | 1979-02-21 | Hitachi Ltd | Semiconductor integrated-circuit device |
| JPS58194363A (ja) * | 1982-05-07 | 1983-11-12 | Hitachi Ltd | 半導体集積回路装置 |
-
1986
- 1986-01-22 JP JP61010149A patent/JPS62169464A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5423387A (en) * | 1977-07-22 | 1979-02-21 | Hitachi Ltd | Semiconductor integrated-circuit device |
| JPS58194363A (ja) * | 1982-05-07 | 1983-11-12 | Hitachi Ltd | 半導体集積回路装置 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0279458A (ja) * | 1988-09-14 | 1990-03-20 | Nec Corp | 半導体集積回路 |
| JPH02144937A (ja) * | 1988-11-28 | 1990-06-04 | Hitachi Ltd | 半導体集積回路装置及びその配線手法 |
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| JPH10224205A (ja) * | 1996-11-04 | 1998-08-21 | Samsung Electron Co Ltd | 半導体装置のデータ出力回路 |
| US5994943A (en) * | 1996-11-04 | 1999-11-30 | Samsung Electronics Co., Ltd. | Data output circuits having enhanced ESD resistance and related methods |
| US6271705B1 (en) | 1996-11-04 | 2001-08-07 | Samsung Electronics Co., Ltd | Data output circuits having enhanced ESD resistance and related methods |
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