JPH02144937A - 半導体集積回路装置及びその配線手法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、基本セル
のトランジスタの間を配線によって様々に接続して種々
のゲートを構成する半導体集積回路装置に適用し２て有
効な技術に関するものである。

〔従来技術〕

短時間に少量で多品種の設計ができるマスクスライス方
式を採用する半導体集積回路装置の一つにゲートアレイ
がある。ゲートアレイは、主に、（：：ｐＵ（ｃｅｎｔ
ｒａｌ　　ｐｒｏｃｅｓｓｉｎｇ　ｕｎｉりのインター
フェイスとして用いられる。ゲートアレイは、論理領域
に構成されたゲートに、周辺部の入力バッファ回路を通
１−て外部の信号を入力し、また論理領域のゲートから
の出力信号を前記周辺部の出力バッファ回路を通して外
部へ出力している。

このように、ゲートアレイを構成する半導体チップの周
辺部には多くの入力バッファ回路及び出力バラフッ回路
が設けられる。これら入力バッファ回路及び出力バラフ
ッ回路を構成しているトランジスタへは電源電位Ｖｃｃ
例えば５ｖを給電し、また基準電位Ｖｓｓ例えば（接地
電位）０■を給電しなければならないが、これら電源電
圧Ｖｃｃ及び基準電位Ｖｓｓは、前記入力バッファ回路
及び出力バッファ回路上を延在する電源電圧用配線又は
基準電圧用配線によって給電する。

〔発明が解決しようとする！！ｌａ） 本発明者は、前記電源配線及び接地配線について検討し
た結果、次の問題点を見出した。

前記入力バッファ回路及び出力バッファ回路の半導体チ
ップ上における配置は、ユーザの希望によって様々に変
る。この変更は、マスタウェーハに施す配線パターン（
配線形成工程のマスクパターン）の変側により行うこと
ができる。％に％ＣＰＵが８ビツト、１６ビツト等のよ
うにパラレル動作をするため、これに伴って、ゲートア
レイの出力バッファ回路の中にも、′Ｈ″　レベルから
′″Ｌ”レベルへ、′″Ｌ″Ｌ″レベルＨ″レベルへ同
時に切換わるものが８個あるいは１６個等のようＩｃ　
／＜イトの整数倍で存在する。このように、隣接する出
力バラフッ回路が多数同時に切換ると、それらに接続し
ている電源電圧用配線あるいは基準電圧用配線の電位が
大きく変動する。４！！に、基準電圧用配線では、これ
に接続されている前記多数同時に切換わる出力バッファ
がＨ”レベルからＬ”レベルへ切換ると、同時に切換わ
る多数の出力バッファの負荷容量に蓄積されていた電荷
がディスチャージされ、過大な電流が流れるため、基準
電圧用配線の電位が上昇する。これにより、他のバッフ
ァ回路が誤動作を起し易くなる。

本発明の目的は、配線の接続によりて種々のゲートを構
成する半導体集積回路装置のバッファ回路の信頼性を高
めることＫある。

本発明の他の目的は、マスタスライス方式を採用する半
導体集積回路装置において、設計時間を増加させること
なく前記目的を達成することが可能な技術を提供するこ
とＫある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡４ＬＫ説明すれば、下記のとおりである。

すなわち、帥ｊ時に切換る複数の出力バッファ回路は専
用の同じ電源電圧用配線又は基準電圧用（接地電圧）配
線によって電源電位又は基準電位を給電し、それ以外の
出力バッファ回路に接続する電源電圧用配線又は基準電
圧用配線は、前記同時に切換る複数の出力バッファ回路
に接続する電源電圧用配線又は基準電圧用配線とは別に
する。

また、同時に切換る複数の出力バッファ回路に接続する
専用の電源電圧用配線又は基準電圧用配線及び、その他
の出力バッファ回路に接続する電源電圧用配線又は基準
電圧用配線の配線設計は、バッファ回路がどのような機
能を有するものであるか妬係わらずレイアウトされてい
る同定パターンに、接続パターンを付加するか否かによ
って行う。

〔作　用〕

上述した手段によれば、多数同時に切換る出力バッファ
回路の動作が、他の入力バッファ回路あるいは出力バッ
ファ回路に影４１を与えることがなくなるので、バッフ
ァ回路の信頼性を高めることができる。

〔発明の実施例〕

本発明をマスタスライス方式を採用する半導体集積回路
装置に適用しｆＣ実施例と共に説明する。

なお、全国において、同一の機能を有するものに四−の
符号を付け、その繰り返しの説明は省略する。

第１図は、本発明の実施例である半導体集積回路装置の
概略を示した平面図である。

第１図は、本実施例の半導体集積回路装置の概略を示し
た平面図である。

第１図において、１け拳結晶シリコンからなる半導体基
板であり、ゲートアレイ型の半導体集積回路装置を構成
する。半導体チップ１の周辺にはポンディングパッド２
．２Ａ、２Ｂ、２Ｃが配置しである。ポンディングパッ
ド２が入力信号あるいは出力信号のためのものであり、
ポンディングパッド２Ａ、２Ｂが基準電位例えばＯｖ用
のもの、ポンディングパッド２Ｃが電源電位例えば５Ｖ
用のものである。ポンディングパッド２，２Ａ、２Ｂ。

２Ｃより内側には、半導体集積回路装置の入力バッファ
回路あるいは出力バッファ回路が構成されるＩ／Ｏ領域
がある。この１／Ｏ領域によって囲まれている内側の領
域が内部回路領域であり、例えば特願昭６０−１４６５
１８号に開示されているように１例えば３つのＰチャネ
ルＭ　Ｉ　Ｓ　Ｆ　Ｅ　’１’が直列接続されたＭ　Ｉ
　Ｓ　）’　Ｅ　’ｌ’列と３つのへチャネルＭ　Ｉ　
Ｓ　Ｆ　Ｊｌ；’ｌ”が直列接続されたＭ　Ｉ　Ｓ　）
’　Ｅ　Ｔ列からなるＣ−ＭＩＳＦＥＴで基本セル４Ａ
を構成し、これを繰り返し配置して基本セル列４を構成
している。基本セル４Ａの間及び基本セル列４の間をア
ルミニウム配線によって接続して、種々の論理ゲートや
クロックバッファ等を構成する。

Ｉ／Ｏ領域上には、Ｉ／Ｏ領域の出力バッファ回路に基
準電位例えばＯｖを給電する基＄電圧用配線５，５Ａ及
びそれより内側に電源電位例えば５■を給電する電源電
圧用配線６が設けてあり、さらに内部回路に基準電位を
給電する基準市、圧用配線７及び電源電位を給電する電
源電圧用配線８が延在している。入力バッファ回路は、
基準電圧用配線７及び電源電圧用配線８から基準電位及
び電源電位を給電される。これら基準電圧用配線５゜５
Ａ、、７．、電源電圧用配線６．．８は、例えば第２Ｍ
目のアルミニウム膜によって形成している。また、例え
ば電源電圧用配線６，８と同一方向に延在する補助用の
１ｉ源電圧用配線（図示していない）を例えけ第３１−
目のアルミニウム膜によって形成してもよい。

基準電圧用配、１５Ａは、多数の出力３２７７回路のう
ち、Ｈ”レベルから”Ｌ”レベルへ及びＬ”レベルから
″′Ｈ″レベルへ同時に切換わる出力バッファ回路のた
めに専用に設けたものであり、同時に切換ることがない
出力バッファ回路及び入力バッファ回路は接続されてい
ない。同時に切換る出力バッファ回路以外の出力バッフ
ァ回路へは、基準電位用配線５Ａとは別の基準電位用配
線５によって基準電位ＶＳ６を給電するよう圧している
。このように、同時に切換わる出力バッファ回路と、そ
の他の出力バッファ回路に基準電位を給電する基準電位
用配線を基準電位用配線５Ａと、基準電位用配線５とに
分けて設けることにより、同時に切換る出力バッファ回
路の出力が、′Ｈ”レベルから”Ｌ”レベルへ切換ると
きのディスチャージによって生じる基準電位用配線５Ａ
の電位の上昇が、前記同時に切換らない出カバソファ回
路及び入力バッファ回路に影響を与えないようにしてい
る。

ここで、第２図に、同時に切換る出力バッファ回路を模
式的に示す。

第２図において、３Ａは、これと同時に切換る出力７７
７７回路が出力バッファ回路であり、基準電位を基準電
位用配線５で給電している。３Ｂ。

〜３Ｂ、は同時に切換え動作が行なわれる出力バッファ
回路であり、基準電位を基準電位用配線５Ａによって給
電している。３Ｃは、出力パッファ回路３Ａ、３Ｂ＋〜
３Ｂ、と同時に切換ることかない出力バッファ回路であ
り、基準電位を基準電位用配線５によって給電している
。電源電位は、出力バッファ回路３Ａ、３Ｂ、〜３Ｂ、
、３Ｃの全てに、同一の電源配線６によって給電してい
る。

なお、同時に切換え動作がなされるものは、出力バッフ
ァ回路３Ｂ、〜、３Ｂ８の８個に限られたものではなく
、２個以上、例えば１６個、２４個。

３２個等ユーザの要望によって様々に変る。

ここでｓ　　３　Ａ　ｉｔ　、これと同時に切換る出力
バッファ回路が、基準電位用配線の電位に影響を与えな
い程度、すなわち２個〜３個程度あるものでもよい。

前記基準電圧用配線５、５Ａ、を原電圧用配線６を等価
的に示すと第４図のように表すことができる。第３図は
、出力バッファの回路図である。

なお第４図は、図面を簡略化するため、出力７７７７回
路を３Ａ、３Ｂ、〜３Ｂ、、３Ｃのみ示している。そし
て、これら出力バッファ回路３Ａ。

３Ｂ、〜３Ｂ４，３ＣがＨ”レベルから”Ｌ”レベルへ
変るときのタイムチャートを第５図に示している。

第４図において、Ｌ、は電源電圧用配線６のインダクタ
ンスであり、同様にｓＬ２は基準電圧用配線５ＡのｂＬ
ａは出力バッファ回路３Ａの方から基準電圧用配線５を
見たときの、ｈ４は出力バッファ回路３Ｃの方から基準
電圧用配線５を見たときのそれぞれのインダクタンスで
ある。００〜Ｃ５はそれぞれ出力バッファ回路３Ａ、３
Ｂ、〜３Ｂ４．３Ｃが有する負荷容量である。今、出力
パッファ回路３Ａ、３）１．〜３Ｂ、の出力が″Ｈ″レ
ベルにあり、出力３２７７回路３Ｃの出力が″′Ｌ″レ
ベルにあるとする。次に、出力バッファ回路３Ｂ１〜３
Ｂ４が同時にｈ′　レベルから１Ｌ”レベルに切換ると
、負荷容量０１〜Ｃ４に蓄積されていた電荷は、基準電
圧用配線５Ａにディスチャージされる。このとき、基準
重圧用配線５ＡにインダクタンスＬ２があるため、第５
図のように基準電圧用配線５Ａの電位ＶＬ２が上昇する
。論理レベルのしきい値は、１．４Ｖ程度の低い値に設
定されているため、前記のようにディスチャージによっ
て上昇した電位がそのしきい値を上まわることがある。

しかし、本願では、基準電圧用配線５Ａと、基準電圧用
配線５を切り離［７ているため、基準電圧用配線５Ａの
電位上昇により、”Ｌ″レベルある出力バッファ回路３
Ｃの出力が反転してしまうことがない。一方、出力バッ
ファ回路３Ｂ、〜３Ｂ４が′″Ｌ”レベルから′Ｈ”レ
ベルへ立ち上がるときには、電源電圧用配線６の電位が
インダクタンスＬ、によって低下するが、電源電位ＶＣ
Ｃ例えば５■から論理のしきい値例えば１．４　Ｖ−１
での幅が大きいので、前記電位の低下がそのしきい値よ
り低くなることはない。そこで本願では、同一の電源電
圧用配線６で出力パッファ回路３Ａ、３Ｂ、〜３Ｂ４（
第２図では３Ｂ。

〜３Ｂ、）、３Ｃ及び入力バッファ回路に電源電位ＶＣ
Ｃを給電している。

なお、電源電位ＶＣＣから論理のしきい値までの幅があ
まり大きくない場合には、出力が同時に切換る出力バッ
ファ回路３Ｂ、〜３Ｂ４に電源電位ＶＣＣを給電する電
源電圧用配線を他の出力パッファ回路３Ａ、３Ｃ及び入
力バッファ回路に給電する電源電圧用配線から独立させ
てもよい。

基準電圧用配線５Ａに対しては、基準電圧用配線５、７
が接続されているポンディングパッド２Ｂと別に、専用
のホンディングパッド２人を設けている。電源電圧用配
線６，８は、同一のポンディングパッド２Ｃに接続させ
ている。

なお、同時に切換る出力バッファ回路の数が多くナルト
、”Ｌ″レベルらＲ”レベルへ立上がるときの電源電圧
用配線６の電位の低下が大きくなるので、同時に切換え
動作がなされる出カバ、ファ回路の部分だけ切り離して
設けるようにしてもよい。この同時に切換え動作がなさ
れる出力バッファ回路の部分だけ切り離して設けた［源
電圧用配線６Ｖｉ、ポンディングパッド２Ｃと別に、電
源電位ＶＣＣを給電するための専用のポンディングパッ
ド２を設けるようにするのがよい。

次に、前記基準電圧用配線５，５Ａ、７．電源電圧用配
線６，８の配線設計について説明する。

第６図及び第７図は、基準電圧用配線５，５Ａ。

７、電源電圧用配線６，８の配線設計を説明するための
図である。

基本セル４ＡＩ／Ｏセルの回路素子、即ち例えばＭ　Ｉ
　８　（Ｍｅｔａｌ　工ｎ５ｕｌａｔｏｒ　Ｓｅｍ１ｃ
ｏｎｄｕｃｔｏｒ　）型電界効果トランジスタ（Ｍ　Ｉ
　８　Ｐ　Ｅ　’ｌ’　）や抵抗、ＩＮｊ目のアルミニ
ウム配線は、固定パターンとしてレイアウトされる。こ
の１層目のアルミニウム配線は、１／Ｏセル内の入出力
回路を構成するための配線を含んでいる。第６図におい
て、８Ｘ。

７Ｘ、６Ｘ、５Ｘのそれぞれは、基準電圧用配線５　ｒ
　５　Ａ　Ｆ　７　を電源電圧用配線６，８のパターン
を設計する上での例えば第２層目のアルミニウム膜の固
定パターンであり、構成されるバッファ回路がどのよう
なものであるかに係らず、ＤＡ（Ｄｅ−８１ｇｎ　Ａｕ
ｔＯｍａｌｌＯｎ）によってそれぞれの１／Ｏ領域に所
定の間隔を持ってレイアウトされる。

この固定パターン８Ｘと８Ｘの間、７Ｘと７Ｘの間、６
Ｘと６Ｘの間、５Ｘと５Ｘの間のそれぞれに、すなわち
点線で示した部分に第２層目のアルミニウム膜からなる
接続パターンＹを配置するかどうかによって第７図に示
しているように、基準電圧用配線５、５Ａ、７．電源電
圧用配線６，８を設計する。この方法により、同時に切
換る出力バッファ回路のチップ１上における配置が、様
々に変化しても、それに対して、基準電圧用配線５Ａ及
び基準電圧用配線５Ａと基準電圧用配線５の切ｔ）ｌＩ
ｍシ部分を半導体チップ１上のどこにでも配置すること
ができる。なお、基準電圧用配線５゜５Ａ、７．電源電
圧用配線６，８の設計において、固定パターン８Ｘ−８
Ｘ間、７Ｘ−７Ｘ間、６Ｘ−６Ｘ間、５Ｘ−５Ｘ間のそ
れぞれを接続するか否かはユーザーの要求により決定さ
れ、この情報に基づいて、ＤＡにより、接続パターンＹ
が配置されレイアウトされる。

また、本実施例では基準電圧用配線７．電源電圧用配線
６，８に切り離し部分が必要ではないので、基準電圧用
配線７．Ｋｍ′ｗｉ圧用配線６，８は固定パターン６Ｘ
、７Ｘ、８Ｘと接続パターンＹで設計するのでなく、基
準電圧用配線７，１！源電圧用配線６，８全体を固定パ
ターンとしておいてもよい。

次に、基準電圧用配線５Ａに基準電圧を給電するための
ポンディングパッド２Ａの設直について第８図において
説明する。ユーザーからの情報により出力パッファ回路
３Ｂ、〜３Ｂ、は出力レベルが同時忙切換る出力バッフ
ァ回路であり、他の出力バラフッ回路及び入力バッファ
回路が接続されている基準電圧用配線５とは切離された
基準電圧用配線５Ａに接続される。各々の出力３１７７
回路に対応するポンディングパッドが設置され、各々対
応する出力バッファと接続されるようになっている。ユ
ーザーからの情報で３Ｂ、〜３Ｂ。

の８個の出力バッファを専用の基準電圧用配線５Ａに接
続する場合には、８千１個、すなわち出力バッファ３Ｂ
、〜３Ｂ′を専用の基準電圧用配線５Ａに接続するもの
とし、出力バッファ３　Ｂ　／に対応しているポンディ
ングパッドを基準電圧用配線５Ａに基準電圧を給電する
ためのパッド２人とする。同時に切換る出力バッファ回
路の数が様々に変化しても、同時に切換る出力バッファ
回路数ｎ＋１個の出力バッファ回路を専用の基準電圧用
配線に接続するもととし、実質的には余分な出力バッフ
ァ回路に対応するポンディングパッドを専用の基準電圧
用配線への基準電位給電用パッドとすることにより、給
電用のパッドを追加することなく、専用の基準電圧用配
線へ給電することができる。

以上、本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に駆足されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。

例えば、第９図（ａ）Ｋ示すように、前記固定パターン
６Ｘ、７Ｘ、８Ｘの間を接続するための接続ハターンｙ
Ｆｉ第３層目のアルミニウム膜で形成するようにしても
よい。この接続パターンＹと、固定パターン６Ｘ、７Ｘ
、８Ｘの接続部分を便宜的に・で示している。又、この
接続パターンＹをワイヤに変えてもよい。又、第９図（
ｂｌに示すようにと８Ｘの間に設けるようにし、接続パ
ターンＹと、固定パターン５Ｘ、６Ｘ、７Ｘ、８Ｘとの
間に接続部分・を設けるか否かで、配線５，５Ａ、６゜
７．８を設計するようにしてもよい。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

同時に切換る複数の出力バッファ回路は専用の同じ電源
電圧用配線又は基準電圧用配線によって電源電位又は基
準電位を給電し、それ以外の出力バッファ回路に接続す
る電源電圧用配線又は基準電圧用配線と別にする。これ
により、多数同時に切換る出力バッファ回路の動作が、
他の入カパッフア回路あるいは出力バッファ回路に影響
を与えることがなくなるので、バッファ回路の信頼性を
高めることができる。

また、上記の配線のレイアウトをＤＡを用いて爛定パタ
ーンと接続パターンとを組み合わせるこ３）、より□ヶ
、。

／ 変えるだけで同時に切換る複数の出力バッファ回路は、
それ以外の出力バッファ回路が接続する基準電圧用配線
又は電源電圧用配線とは別の専用の配線によって給電す
ることができる。

【図面の簡単な説明】

第１図は、半導体チップの平面の概略図、第２図は、同
時に切換る出力バッファ回路を模式的に示した回路図、 第３図は出力バッファの回路図、 第４図は、基準電圧用配線、電源電圧用配ａを等測的に
示した図、 第５図は、出力バッファ回路が１Ｈ”レベルから６Ｌ”
レベルへ変るときのタイムチャート、第６〜第８図は、
基準電圧用配線、を原電圧用図中、１・・・半導体チッ
プ、２．２Ａ、２Ｂ、２Ｃ地配線、 ８・・・電位配線、 ３Ａ、３Ｂ、〜３Ｂ、。 ３Ｃ・・・出力バッファ回路、 ５Ｘ、６Ｘ、７Ｘ、８Ｘ ・・・固定パターン、 Ｙ・・・接続パターン。 第 図 第 図 第 図 ＢＵＦＦＥＲ３Ｂ２　Ｌ　＝＋−−− ８ＵＦＦＥＲ３Ｂ４　：　Ｉ　　　　＋　　−一一第 図 第 図 第 図

Claims (1)

1. 【特許請求の範囲】 １、半導体基板と、 前記半導体基板に形成されたトランジスタを複数有する
   基本セルを繰り返し配置することによって構成される複
   数の基本セル列と、 前記複数の基本セル列で構成する内部回路領域の周囲に
   位置し、入力バッファ回路又は隣接して配置されている
   同時に切換る複数の出力バッファ回路を含む、出力バッ
   ファ回路が構成されるＩ／Ｏ領域と、 前記Ｉ／Ｏ領域上を延在して前記出力バッファ回路に第
   １の固定電位を給電する第１の配線とを有し、 前記同時に切換る複数の出力バッファ回路は前記第１の
   配線とは別の第２の配線によって前記第１の固定電位を
   給電し、前記同時に切換る複数の出力バッファ回路以外
   の出力バッファ回路は、前記第１の配線に接続されてい
   ることを特徴とする半導体集積回路装置。 ２、前記第１の配線は基準電圧配線であることを特徴と
   する特許請求の範囲第１項に記載の半導体集積回路装置
   。 ３、前記半導体集積回路装置は、さらに、 前記Ｉ／Ｏ領域上に延在して前記出力バッファに第２の
   固定電位を給電するための第３の配線と、 前記Ｉ／Ｏ領域上に延在して前記内部回路及び入力バッ
   ファ回路に前記第１の固定電位を給電する第４の配線と
   、 前記Ｉ／Ｏ領域上に延在して前記内部回路及び入力バッ
   ファ回路に前記第２の固定電位を給電する第５の配線と
   を備えることを特徴とする特許請求の範囲第１項に記載
   の半導体集積回路装置。 ４、前記第１の固定電位は基準電位であり、前記第２の
   固定電位は電源電位であることを特徴とする特許請求の
   範囲第３項に記載の半導体集積回路装置。 ５、半導体基板上に形成されたトランジスタを複数有す
   る基本セルを繰り返し配置することによって構成される
   複数の基本セル列で構成される内部回路領域と、前記内
   部回路領域の周囲に位置し入力バッファ回路及び出力バ
   ッファ回路が形成されるＩ／Ｏ領域とを有し、前記出力
   バッファ回路のうちには同時に出力レベルが切換る複数
   の出力バッファ回路がある半導体集積回路装置において
   前記Ｉ／Ｏ領域上を延在して、前記出力バッファ回路固
   定電位を給電する配線の設計方法であって、 前記Ｉ／Ｏ領域毎に、前記配線の固定パターンを隣接す
   るＩ／Ｏ領域上の前記固定パターンは互いに接続されて
   いないように配置する工程、前記隣接するＩ／Ｏ領域上
   の前記固定パターン間に、前記隣接するＩ／Ｏ領域上の
   固定パターン同志を接続するための設続パターンを配置
   する工程を備え、前記隣接するＩ／Ｏ領域上の固定パタ
   ーン間に前記接続パターンが配置される部分と配置され
   ない部分が存在することを特徴とする半導体集積回路装
   置の配線の設計方法。 ６、前記隣接するＩ／Ｏ領域上の固定パターン間に前記
   接続パターンを配置するか否かによって、前記同時に切
   換る複数の出力バッファ回路に前記固定電位を給電する
   配線と、それ以外の出力バッファ回路に前記固定電位を
   給電する配線とを分けてレイアウトすることを特徴とす
   る特許請求の範囲第５項に記載の半導体集積回路装置の
   配線の設計方法。 ７、前記固定パターンと前記接続パターンは同層の導電
   層で形成するものであることを特徴とする特許請求の範
   囲第５項に記載の半導体集積回路装置の配線の設計方法
   。 ８、前記接続パターンは前記固定パターンより上層の導
   電層で形成するものであることを特徴とする特許請求の
   範囲第５項に記載の半導体集積回路の配線の設計方法。