JPH077128A - 最大入力／出力能力を有するマルチチップモジュール集積回路装置 - Google Patents
最大入力／出力能力を有するマルチチップモジュール集積回路装置Info
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- JPH077128A JPH077128A JP5277459A JP27745993A JPH077128A JP H077128 A JPH077128 A JP H077128A JP 5277459 A JP5277459 A JP 5277459A JP 27745993 A JP27745993 A JP 27745993A JP H077128 A JPH077128 A JP H077128A
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- 239000004020 conductor Substances 0.000 claims abstract description 83
- 239000000758 substrate Substances 0.000 claims description 15
- 239000000872 buffer Substances 0.000 claims description 13
- 239000004065 semiconductor Substances 0.000 claims 6
- 230000008878 coupling Effects 0.000 claims 2
- 238000010168 coupling process Methods 0.000 claims 2
- 238000005859 coupling reaction Methods 0.000 claims 2
- 230000002093 peripheral effect Effects 0.000 description 10
- 238000003491 array Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 238000000638 solvent extraction Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000013507 mapping Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
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Abstract
(57)【要約】
【目的】 集積回路のＩ／Ｏ能力を増加させる。
【構成】 水平及び垂直な相互接続導体網を示す。水平
な相互接続導線26，28，30及び32は機能回路の第１列12
a と12b の下に配置され、水平な相互接続導線34，36，
38及び40は機能回路の第２列12c と12d の下に配置され
ている。同様に、垂直な相互接続導線42，44，46及び48
は機能回路の１第１の縦列12a と12cの左に配置され、
垂直な相互接続導線50，52，56は、機能回路の第２の縦
列12bと12d の左に配置されている。
な相互接続導線26，28，30及び32は機能回路の第１列12
a と12b の下に配置され、水平な相互接続導線34，36，
38及び40は機能回路の第２列12c と12d の下に配置され
ている。同様に、垂直な相互接続導線42，44，46及び48
は機能回路の１第１の縦列12a と12cの左に配置され、
垂直な相互接続導線50，52，56は、機能回路の第２の縦
列12bと12d の左に配置されている。
Description
【０００１】
【産業上の利用分野】本発明は集積回路装置に関わる。
より詳しくは、本発明は、マルチチップ・モジュール
（ＭＣＭ）構造内での使用に適し、２つの異なる型の入
出力（Ｉ／Ｏ）ノード−オフチップ駆動信号用の高電流
駆動能力を有する第１のタイプ及びＭＣＭ基板上の隣接
するＩＣの外部アクセス可能な内部接点への駆動信号用
の低電流駆動能力を有するＩＣの外部アクセス可能な内
部ノードを含む第２のタイプを含む高速入出力（Ｉ／
Ｏ）カウント集積回路装置に関わる。前記集積回路装置
は、論理または他の機能回路を含む、さらにプログラマ
ブルな相互接続構造を含む。
より詳しくは、本発明は、マルチチップ・モジュール
（ＭＣＭ）構造内での使用に適し、２つの異なる型の入
出力（Ｉ／Ｏ）ノード−オフチップ駆動信号用の高電流
駆動能力を有する第１のタイプ及びＭＣＭ基板上の隣接
するＩＣの外部アクセス可能な内部接点への駆動信号用
の低電流駆動能力を有するＩＣの外部アクセス可能な内
部ノードを含む第２のタイプを含む高速入出力（Ｉ／
Ｏ）カウント集積回路装置に関わる。前記集積回路装置
は、論理または他の機能回路を含む、さらにプログラマ
ブルな相互接続構造を含む。
【０００２】
【従来の技術】汎用集積回路は最近Ｉ／Ｏリミットにな
り始めている。つまり、現在の集積化についての制限
は、基板に配置されるアクティブな装置の数を制限する
ダイの大きさよりも、他の方法で集積可能な回路のＩ／
Ｏ要求が、Ｉ／Ｏノード、つまり所与の集積回路装置に
与えられ得る外部ピンの数を越えるものとになり始めた
ということである。例えばフィールド・プログラマブル
なゲート・アレー（ＦＰＧＡ）は、１Ｋ〜８Ｋのゲート
範囲のゲート密度を有する。これらの装置のＩ／Ｏ装置
は、いくつかの要因によって制限される。ＤＩＰ，ＱＦ
Ｐ及び Pin Grid array （ＰＧＡ）などの汎用パッケー
ジは、Ｉ／Ｏをチップの周辺部に設置しなければならな
いようなワイヤ接続技術に依存する。ＦＰＧＡチップの
周辺部は集積回路ダイの利用可能な周辺領域によって指
令される、限定された数のＩ／Ｏパッドしか支持し得な
い。
り始めている。つまり、現在の集積化についての制限
は、基板に配置されるアクティブな装置の数を制限する
ダイの大きさよりも、他の方法で集積可能な回路のＩ／
Ｏ要求が、Ｉ／Ｏノード、つまり所与の集積回路装置に
与えられ得る外部ピンの数を越えるものとになり始めた
ということである。例えばフィールド・プログラマブル
なゲート・アレー（ＦＰＧＡ）は、１Ｋ〜８Ｋのゲート
範囲のゲート密度を有する。これらの装置のＩ／Ｏ装置
は、いくつかの要因によって制限される。ＤＩＰ，ＱＦ
Ｐ及び Pin Grid array （ＰＧＡ）などの汎用パッケー
ジは、Ｉ／Ｏをチップの周辺部に設置しなければならな
いようなワイヤ接続技術に依存する。ＦＰＧＡチップの
周辺部は集積回路ダイの利用可能な周辺領域によって指
令される、限定された数のＩ／Ｏパッドしか支持し得な
い。
【０００３】さらに、ＦＰＧＡ製品は、通常プリント回
路板環境に見られる、50ｐＦ負荷を駆動しうるＩ／Ｏバ
ッファを有するよう設計されている。これらの高駆動Ｉ
／Ｏバッファについての電力放散設計の必要性から、パ
ッケージの熱抵抗によって規定される電力放散限界値に
よりあらゆるＦＰＧＡチップに可能なＩ／Ｏノードの数
が制限される。
路板環境に見られる、50ｐＦ負荷を駆動しうるＩ／Ｏバ
ッファを有するよう設計されている。これらの高駆動Ｉ
／Ｏバッファについての電力放散設計の必要性から、パ
ッケージの熱抵抗によって規定される電力放散限界値に
よりあらゆるＦＰＧＡチップに可能なＩ／Ｏノードの数
が制限される。
【０００４】高速ゲートカウントＡＳＩＣを模倣（エミ
ュレート）するための再プログラム可能なＦＰＧＡの最
近の応用によれば、ＦＰＧＡ内への自動分割ＡＳＩＣを
設計するために使用し得る分割アルゴリズムは、主とし
て低レベルのゲート使用、つまり集積回路上の使用し得
る内部ゲートを十分利用できないことによって抑制され
ることが示されている。
ュレート）するための再プログラム可能なＦＰＧＡの最
近の応用によれば、ＦＰＧＡ内への自動分割ＡＳＩＣを
設計するために使用し得る分割アルゴリズムは、主とし
て低レベルのゲート使用、つまり集積回路上の使用し得
る内部ゲートを十分利用できないことによって抑制され
ることが示されている。
【０００５】この非効率は汎用ＦＰＧＡの比較的低いＩ
／Ｏ機能に起因する。例えば、カリフォルニアのサン・
ジョゼの Xilinx 社が製造した3090集積回路は 140のＩ
／Ｏノードを持ち、自動分割アルゴリズムだけで 250〜
500 のゲートをマップするのに使用し得る。しかしXili
nx 3090 ＦＰＧＡ装置は3000以上のゲートを収容し得
る。これは、明らかに、約10分の１の無効を示してい
る。
／Ｏ機能に起因する。例えば、カリフォルニアのサン・
ジョゼの Xilinx 社が製造した3090集積回路は 140のＩ
／Ｏノードを持ち、自動分割アルゴリズムだけで 250〜
500 のゲートをマップするのに使用し得る。しかしXili
nx 3090 ＦＰＧＡ装置は3000以上のゲートを収容し得
る。これは、明らかに、約10分の１の無効を示してい
る。
【０００６】
【発明が解決しようとする課題】現在使用し得る汎用集
積回路の約10倍のＩ／Ｏ機能（数百〜数千のＩ／Ｏノー
ド）を持つ集積回路構造を提供することが望まれてい
る。これによって例えば、10,000以上のゲート数、つま
り 100,000ゲートを持つ再プログラム可能なＡＳＩＣ装
置を、より経済的及びより一層高性能に組み立てること
ができる。
積回路の約10倍のＩ／Ｏ機能（数百〜数千のＩ／Ｏノー
ド）を持つ集積回路構造を提供することが望まれてい
る。これによって例えば、10,000以上のゲート数、つま
り 100,000ゲートを持つ再プログラム可能なＡＳＩＣ装
置を、より経済的及びより一層高性能に組み立てること
ができる。
【０００７】
【課題を解決するための手段】本発明の第一の特徴によ
れば、マルチチップ・モジュール（ＭＣＭ）構成におけ
る使用に適した、高速Ｉ／Ｏカウント集積回路装置が提
供される。
れば、マルチチップ・モジュール（ＭＣＭ）構成におけ
る使用に適した、高速Ｉ／Ｏカウント集積回路装置が提
供される。
【０００８】本発明の集積回路装置はそれぞれが複数の
入力と少なくとも１つの出力とを含む機能回路のアレイ
を含み得る。各機能回路の出力は、例えば５ｐＦの比較
的小さい負荷を駆動し得る。相互接続可能な導体を含む
プログラマブルな相互接続構造が機能回路のアレイの上
に重ねられている。相互接続構造と結びつき、一方が、
大負荷容量つまり50ｐＦのオフ・チップ信号を駆動させ
るために高電流駆動能力を有し、他方は、隣接するチッ
プの外部アクセス可能な内部ノードに信号を駆動するた
めの低電流駆動能力を有する２つの異なる型の入力／出
力（Ｉ／Ｏ）ノードを含むアクセス導体によって、機能
回路の入力及び出力に直接結合される。
入力と少なくとも１つの出力とを含む機能回路のアレイ
を含み得る。各機能回路の出力は、例えば５ｐＦの比較
的小さい負荷を駆動し得る。相互接続可能な導体を含む
プログラマブルな相互接続構造が機能回路のアレイの上
に重ねられている。相互接続構造と結びつき、一方が、
大負荷容量つまり50ｐＦのオフ・チップ信号を駆動させ
るために高電流駆動能力を有し、他方は、隣接するチッ
プの外部アクセス可能な内部ノードに信号を駆動するた
めの低電流駆動能力を有する２つの異なる型の入力／出
力（Ｉ／Ｏ）ノードを含むアクセス導体によって、機能
回路の入力及び出力に直接結合される。
【０００９】本発明の別の特徴によれば、本発明による
複数の高速Ｉ／Ｏカウント集積回路がマルチチップ・モ
ジュール（ＭＣＭ）基板上に配置されている。AX1024-R
FRIC と称され、カルフォルニアのサン・ジョゼのApti
x Corporation から入手可能であり、審査係属中の出願
No.07/764,263 において、開示されている複数のフィー
ルドプログラム可能な相互接続構成素子であって、高速
Ｉ／Ｏカウント集積回路の低電流駆動Ｉ／Ｏパッドを相
互接続するのに使用し得る素子も基板上に配置されてい
る。
複数の高速Ｉ／Ｏカウント集積回路がマルチチップ・モ
ジュール（ＭＣＭ）基板上に配置されている。AX1024-R
FRIC と称され、カルフォルニアのサン・ジョゼのApti
x Corporation から入手可能であり、審査係属中の出願
No.07/764,263 において、開示されている複数のフィー
ルドプログラム可能な相互接続構成素子であって、高速
Ｉ／Ｏカウント集積回路の低電流駆動Ｉ／Ｏパッドを相
互接続するのに使用し得る素子も基板上に配置されてい
る。
【００１０】プログラム可能な相互接続素子と高速Ｉ／
Ｏカウント集積回路の低電流駆動Ｉ／Ｏノード間は、配
線によって接続されている。
Ｏカウント集積回路の低電流駆動Ｉ／Ｏノード間は、配
線によって接続されている。
【００１１】本発明のさらに別の特徴によれば、本発明
の高速Ｉ／Ｏカウント集積回路装置は、ＭＣＭモジュー
ル上でプログラム可能な相互接続構造と接続され得る。
の高速Ｉ／Ｏカウント集積回路装置は、ＭＣＭモジュー
ル上でプログラム可能な相互接続構造と接続され得る。
【００１２】
【実施例】当業者には本発明の以下の説明が単なる例に
すぎず、発明を限定するものではないことが理解される
であろう。このような当業者は、本発明の他の例を容易
に実施し得る。
すぎず、発明を限定するものではないことが理解される
であろう。このような当業者は、本発明の他の例を容易
に実施し得る。
【００１３】本発明は、ＭＣＭ基板用の高速Ｉ／Ｏ密度
集積回路のための新しい構造を含む。本発明の高速Ｉ／
Ｏ密度集積回路は高速で、低コストであることを特徴と
する。
集積回路のための新しい構造を含む。本発明の高速Ｉ／
Ｏ密度集積回路は高速で、低コストであることを特徴と
する。
【００１４】図１に示されるように、本発明による高速
Ｉ／Ｏカウント集積回路10の構造は、機能回路12a 〜12
d の行と列のアレイを含む。本発明の概念の実施図を簡
略化するために、２行×２列のアレイが示されている
が、当業者には任意のサイズのアレイが可能であること
が理解されるであろう。図１に示されるように、各機能
回路は 14a〜14d ， 16a〜16d ， 18a〜18d 及び 20a〜
20d によって示される複数の入力と少なくとも１つの出
力とを有する。機能回路12a 〜12d に対して２つの出力
22a〜22d 及び 24a〜24d が示される。単に図解という
目的のためであれば、前記機能回路は現在使用できるＦ
ＰＧＡ装置で知見されたような論理機能回路と考えても
よい。当業者には、これが発明を限定するものではな
く、本発明は高速Ｉ／Ｏカウント集積回路及びＭＣＭ用
に一般的に改良された高速Ｉ／Ｏカウント集積回路に関
するものであることが理解されるであろう。
Ｉ／Ｏカウント集積回路10の構造は、機能回路12a 〜12
d の行と列のアレイを含む。本発明の概念の実施図を簡
略化するために、２行×２列のアレイが示されている
が、当業者には任意のサイズのアレイが可能であること
が理解されるであろう。図１に示されるように、各機能
回路は 14a〜14d ， 16a〜16d ， 18a〜18d 及び 20a〜
20d によって示される複数の入力と少なくとも１つの出
力とを有する。機能回路12a 〜12d に対して２つの出力
22a〜22d 及び 24a〜24d が示される。単に図解という
目的のためであれば、前記機能回路は現在使用できるＦ
ＰＧＡ装置で知見されたような論理機能回路と考えても
よい。当業者には、これが発明を限定するものではな
く、本発明は高速Ｉ／Ｏカウント集積回路及びＭＣＭ用
に一般的に改良された高速Ｉ／Ｏカウント集積回路に関
するものであることが理解されるであろう。
【００１５】相互接続構造が本発明の機能回路アレイの
上に重ねられる。機能回路 12a〜12d の入力及び出力
は、機能回路アレイの上に重なる相互接続構造内のアク
セス導体に接続される。好ましくは、相互接続構造は、
ユーザプログラマブル相互接続素子をプログラミングす
ることによって相互及び機能回路入力・出力にプログラ
ム可能に接続され得る単一導体網を含む。このような素
子の構造及び使用は、再プログラム可能な形と１回限り
プログラム可能な形の両方において当業者にはよく知ら
れている。
上に重ねられる。機能回路 12a〜12d の入力及び出力
は、機能回路アレイの上に重なる相互接続構造内のアク
セス導体に接続される。好ましくは、相互接続構造は、
ユーザプログラマブル相互接続素子をプログラミングす
ることによって相互及び機能回路入力・出力にプログラ
ム可能に接続され得る単一導体網を含む。このような素
子の構造及び使用は、再プログラム可能な形と１回限り
プログラム可能な形の両方において当業者にはよく知ら
れている。
【００１６】従って、図１は水平及び垂直な相互接続導
体網を示す。水平な相互接続導体26，28，30及び32は機
能回路の第１列12a と12b の下に配置され、水平な相互
接続導体34，36，38及び40は機能回路の第２列12c と12
d の下に配置されている。同様に、垂直な相互接続導体
42，44，46及び48は機能回路の第１の縦列12a と12cの
左に配置され、垂直な相互接続導体50，52，54及び56
は、機能回路の第２の縦列12b と12d の左に配置されて
いる。
体網を示す。水平な相互接続導体26，28，30及び32は機
能回路の第１列12a と12b の下に配置され、水平な相互
接続導体34，36，38及び40は機能回路の第２列12c と12
d の下に配置されている。同様に、垂直な相互接続導体
42，44，46及び48は機能回路の第１の縦列12a と12cの
左に配置され、垂直な相互接続導体50，52，54及び56
は、機能回路の第２の縦列12b と12d の左に配置されて
いる。
【００１７】プログラム可能な相互接続素子の中には、
交差する水平及び垂直な相互接続導体を接続するために
使用されるものもある。図のこのような相互接続素子の
例は丸印58で示されている。他のプログラム可能な相互
接続素子は、60で示されるように分割された水平及び垂
直な相互接続導体を接続するのに使用される。図１の実
施例は、このような相互接続素子の使用例を示す。当業
者には、この実施例がこのような導体を相互接続するた
めの好ましい技法を示すものでなく、単にこのような相
互接続設計の可能性を示すものにすぎないことが理解さ
れるであろう。
交差する水平及び垂直な相互接続導体を接続するために
使用されるものもある。図のこのような相互接続素子の
例は丸印58で示されている。他のプログラム可能な相互
接続素子は、60で示されるように分割された水平及び垂
直な相互接続導体を接続するのに使用される。図１の実
施例は、このような相互接続素子の使用例を示す。当業
者には、この実施例がこのような導体を相互接続するた
めの好ましい技法を示すものでなく、単にこのような相
互接続設計の可能性を示すものにすぎないことが理解さ
れるであろう。
【００１８】好ましくは、以下に詳しく説明するよう
に、機能回路の出力が、相互接続構造を通してチップ上
または同じＭＣＭ基板上に位置する別の高速Ｉ／Ｏカウ
ント集積回路装置上の例えば５ｐＦの比較的小さな負荷
を駆動する第１の型のＩ／Ｏノードに接続され得る。さ
らに、本発明の相互接続構造を使用すると、機能回路の
出力は、本集積回路上に位置する適切なＩ／Ｏバッファ
増幅器を通して、例えば標準的なオフチップの50ｐＨ負
荷のような大きな負荷を駆動させるための第２の型のＩ
／Ｏノードに接続され得る。
に、機能回路の出力が、相互接続構造を通してチップ上
または同じＭＣＭ基板上に位置する別の高速Ｉ／Ｏカウ
ント集積回路装置上の例えば５ｐＦの比較的小さな負荷
を駆動する第１の型のＩ／Ｏノードに接続され得る。さ
らに、本発明の相互接続構造を使用すると、機能回路の
出力は、本集積回路上に位置する適切なＩ／Ｏバッファ
増幅器を通して、例えば標準的なオフチップの50ｐＨ負
荷のような大きな負荷を駆動させるための第２の型のＩ
／Ｏノードに接続され得る。
【００１９】このために、Ｉ／Ｏパッド62a 及び62b に
よって示されるような内部Ｉ／ＯパッドアレイがＸ−Ｙ
アレイに組織されている。本実施例においては、前記ア
レイを通してこのようなパッドが多数（つまり数百から
数千）分布される。関連する水平の導体には垂直の導体
またはそれらの両方が内部Ｉ／Ｏパッド62a 及び62bの
それぞれと接続している。このようにして内部Ｉ／Ｏパ
ッド62a は垂直アクセス導体64a を66a 及び水平導体68
a と接続している。同様に、内部Ｉ／Ｏパッド62b は垂
直アクセス導体64b と66b 及び水平アクセス導体68b と
接続している。
よって示されるような内部Ｉ／ＯパッドアレイがＸ−Ｙ
アレイに組織されている。本実施例においては、前記ア
レイを通してこのようなパッドが多数（つまり数百から
数千）分布される。関連する水平の導体には垂直の導体
またはそれらの両方が内部Ｉ／Ｏパッド62a 及び62bの
それぞれと接続している。このようにして内部Ｉ／Ｏパ
ッド62a は垂直アクセス導体64a を66a 及び水平導体68
a と接続している。同様に、内部Ｉ／Ｏパッド62b は垂
直アクセス導体64b と66b 及び水平アクセス導体68b と
接続している。
【００２０】垂直アクセス導体64a ，66a ，64b 及び66
b と水平アクセス導体68a 及び68bとが本発明の相互接
続構造に接続可能である。図１で示されるように、内部
Ｉ／Ｏパッド62a 及び62b は、70で示されるプログラム
可能な相互接続素子によって水平及び垂直な相互接続導
体へのアクセスを持つ。さらに、プログラムマブルな素
子72によって示されるように、内部Ｉ／Ｏパッド62a 及
び62b 用のアクセス導体はセグメント化されていてもよ
い。
b と水平アクセス導体68a 及び68bとが本発明の相互接
続構造に接続可能である。図１で示されるように、内部
Ｉ／Ｏパッド62a 及び62b は、70で示されるプログラム
可能な相互接続素子によって水平及び垂直な相互接続導
体へのアクセスを持つ。さらに、プログラムマブルな素
子72によって示されるように、内部Ｉ／Ｏパッド62a 及
び62b 用のアクセス導体はセグメント化されていてもよ
い。
【００２１】本発明の別の面によれば、周辺部Ｉ／Ｏパ
ッド74は、（点線76内に示される）高電流駆動バッファ
に連結され、高速Ｉ／Ｏカウント集積チップのアレイの
周辺部または内部に供給される。Ｉ／Ｏパッド74はま
た、フリップチップ取付用の突起を備えている。前記高
電流バッファ76は比較的大きい外部負荷を駆動できる大
きさの従来の双方向バッファ（78と80）を含む。
ッド74は、（点線76内に示される）高電流駆動バッファ
に連結され、高速Ｉ／Ｏカウント集積チップのアレイの
周辺部または内部に供給される。Ｉ／Ｏパッド74はま
た、フリップチップ取付用の突起を備えている。前記高
電流バッファ76は比較的大きい外部負荷を駆動できる大
きさの従来の双方向バッファ（78と80）を含む。
【００２２】内部Ｉ／Ｏパッド62a と62b は好ましく
は、フリップチップ取付用のはんだづけされた突起のよ
うな、集積回路チップのボトム表面上の突起を含む。こ
のような突起の数を最大とするためにこれらの突起をア
レイエリア内で集積回路ダイの面上に並べる。高駆動Ｉ
／Ｏパッド74も突起を含みうる。高駆動Ｉ／Ｏパッドの
突起は好ましくは集積回路ダイの接触面の周辺部のまわ
りに並べられるが、アレイ内に配置することもできる。
当業者であれば、他のＩ／Ｏパッドのレイアウトを容易
に考えることができる。
は、フリップチップ取付用のはんだづけされた突起のよ
うな、集積回路チップのボトム表面上の突起を含む。こ
のような突起の数を最大とするためにこれらの突起をア
レイエリア内で集積回路ダイの面上に並べる。高駆動Ｉ
／Ｏパッド74も突起を含みうる。高駆動Ｉ／Ｏパッドの
突起は好ましくは集積回路ダイの接触面の周辺部のまわ
りに並べられるが、アレイ内に配置することもできる。
当業者であれば、他のＩ／Ｏパッドのレイアウトを容易
に考えることができる。
【００２３】本発明による集積回路の底面を示す図２に
は、チップの底面のアレイエリア内の（正方形 62a〜62
y として概略的に示された）内部Ｉ／Ｏ接続突起及び
（正方形74a 〜74y として概略的に示された）周辺部高
電流駆動Ｉ／Ｏ接続突起に加えて、チップ接触面周辺部
上の付加的周辺突起としての他のインターフェースノー
ドが示されている。
は、チップの底面のアレイエリア内の（正方形 62a〜62
y として概略的に示された）内部Ｉ／Ｏ接続突起及び
（正方形74a 〜74y として概略的に示された）周辺部高
電流駆動Ｉ／Ｏ接続突起に加えて、チップ接触面周辺部
上の付加的周辺突起としての他のインターフェースノー
ドが示されている。
【００２４】図３に示される本発明の別の特徴によれ
ば、階層的なアレイ80はＭＣＭ基板82上に搭載された複
数の高速Ｉ／Ｏカウント集積回路 10a〜10p と供にオプ
ションとしての複数のプログラム可能な相互接続回路 8
4a〜83c を含む。、オプションのプログラム可能な相互
接続回路84は一回限りプログラム可能または再プログラ
ム可能であり、例えばカリフォルニア州のサン・ジョゼ
のAptix （orporationが製造したAX1024-R FPIC 素子）
であってもよい。図３に示された装置では、４つの高速
Ｉ／Ｏカウント集積回路から成る４つのグループが示さ
れている。１つのプログラム可能な相互接続回路が４つ
の高速Ｉ／Ｏカウント集積回路から成る各グループを接
続することが示されており、１つ以上の付加的プログラ
ム可能な集積回路84e は４つのグループを相互接続する
時に使用するために示されている。当業者には、図３に
示された装置が単なる例であって発明を限定するもので
はなく、本発明の理論の範囲内にある他の装置も可能で
あることが理解されるであろう。
ば、階層的なアレイ80はＭＣＭ基板82上に搭載された複
数の高速Ｉ／Ｏカウント集積回路 10a〜10p と供にオプ
ションとしての複数のプログラム可能な相互接続回路 8
4a〜83c を含む。、オプションのプログラム可能な相互
接続回路84は一回限りプログラム可能または再プログラ
ム可能であり、例えばカリフォルニア州のサン・ジョゼ
のAptix （orporationが製造したAX1024-R FPIC 素子）
であってもよい。図３に示された装置では、４つの高速
Ｉ／Ｏカウント集積回路から成る４つのグループが示さ
れている。１つのプログラム可能な相互接続回路が４つ
の高速Ｉ／Ｏカウント集積回路から成る各グループを接
続することが示されており、１つ以上の付加的プログラ
ム可能な集積回路84e は４つのグループを相互接続する
時に使用するために示されている。当業者には、図３に
示された装置が単なる例であって発明を限定するもので
はなく、本発明の理論の範囲内にある他の装置も可能で
あることが理解されるであろう。
【００２５】ＭＣＭ基板上に配置された相互接続導体
は、高速Ｉ／Ｏカウント集積回路及びプログラマブル相
互接続回路上の搭載用突起と共に、これらの装置間で情
報を伝導するために使用される。相互接続は１つのライ
ンで示され、例えばライン 86a〜86d は図示されている
ように高速Ｉ／Ｏカウント集積回路 10a〜10d を共通に
接続する。当業者には、ライン 86a〜86d が図面の簡略
化のために単一のラインで示されており、 86a〜86d の
どの１つも実際には、個々の高速Ｉ／Ｏ集積回路の選択
された数のＩ／Ｏパッド 62a〜62y を別の高速Ｉ／Ｏ集
積回路の選択された数のＩ／Ｏパッド 62a〜62y に接続
する複数のラインを含んでもよいことが分るであろう。
さらに、ライン88a 〜88d は、プログラマブル相互接続
回路84c を高速Ｉ／Ｏカウント集積回路 10i〜10l に接
続するように示されているが、ライン 86a〜86d 同様、
当業者にはこれらのラインが実際は、プログラマブルな
集積回路の選択されたＩ／Ｏ突起と高速Ｉ／Ｏカウント
集積回路間を接続する複数の相互接続ラインを含み得る
ことが分るであろう。
は、高速Ｉ／Ｏカウント集積回路及びプログラマブル相
互接続回路上の搭載用突起と共に、これらの装置間で情
報を伝導するために使用される。相互接続は１つのライ
ンで示され、例えばライン 86a〜86d は図示されている
ように高速Ｉ／Ｏカウント集積回路 10a〜10d を共通に
接続する。当業者には、ライン 86a〜86d が図面の簡略
化のために単一のラインで示されており、 86a〜86d の
どの１つも実際には、個々の高速Ｉ／Ｏ集積回路の選択
された数のＩ／Ｏパッド 62a〜62y を別の高速Ｉ／Ｏ集
積回路の選択された数のＩ／Ｏパッド 62a〜62y に接続
する複数のラインを含んでもよいことが分るであろう。
さらに、ライン88a 〜88d は、プログラマブル相互接続
回路84c を高速Ｉ／Ｏカウント集積回路 10i〜10l に接
続するように示されているが、ライン 86a〜86d 同様、
当業者にはこれらのラインが実際は、プログラマブルな
集積回路の選択されたＩ／Ｏ突起と高速Ｉ／Ｏカウント
集積回路間を接続する複数の相互接続ラインを含み得る
ことが分るであろう。
【００２６】最後に、ライン 90a〜90h はプログラマブ
ルな相互接続回路 84a〜84e 間を接続するために使用し
得る。当業者にはライン 90a〜90h もまた、プログラマ
ブルな集積回路 84a〜84e の選択されたＩ／Ｏ突起間を
接続する複数の相互接続ラインを含み得ることが分るで
あろう。
ルな相互接続回路 84a〜84e 間を接続するために使用し
得る。当業者にはライン 90a〜90h もまた、プログラマ
ブルな集積回路 84a〜84e の選択されたＩ／Ｏ突起間を
接続する複数の相互接続ラインを含み得ることが分るで
あろう。
【００２７】各高速Ｉ／Ｏカウント集積回路上のプログ
ラミング素子は、チップ上の様々な機能回路の入力及び
出力を接続するために電気的にプログラムすることがで
きる。さらに、これらのプログラミング素子はこれらの
入力及び出力を内部Ｉ／Ｏパッドのアレイと接続し、Ｍ
ＣＭ上に搭載されたプログラマブルな相互接続回路を使
用してＭＣＭ上に搭載された他の高速Ｉ／Ｏカウント集
積回路の入力及び出力に接続するために使用してもよ
い。
ラミング素子は、チップ上の様々な機能回路の入力及び
出力を接続するために電気的にプログラムすることがで
きる。さらに、これらのプログラミング素子はこれらの
入力及び出力を内部Ｉ／Ｏパッドのアレイと接続し、Ｍ
ＣＭ上に搭載されたプログラマブルな相互接続回路を使
用してＭＣＭ上に搭載された他の高速Ｉ／Ｏカウント集
積回路の入力及び出力に接続するために使用してもよ
い。
【００２８】高速Ｉ／Ｏカウント集積回路の周辺部Ｉ／
Ｏパッド74は、外部に接続するため、または高速Ｉ／Ｏ
カウント集積回路の複数の入力を駆動させるために使用
される。ＭＣＭの外部ピンに接続されるいかなる信号も
本発明の高速Ｉ／Ｏカウント集積回路の周辺部Ｉ／Ｏパ
ッド74を通じてバッファされる。これによりプリント回
路板に大容量を駆動するのに十分な電流が供給される。
Ｏパッド74は、外部に接続するため、または高速Ｉ／Ｏ
カウント集積回路の複数の入力を駆動させるために使用
される。ＭＣＭの外部ピンに接続されるいかなる信号も
本発明の高速Ｉ／Ｏカウント集積回路の周辺部Ｉ／Ｏパ
ッド74を通じてバッファされる。これによりプリント回
路板に大容量を駆動するのに十分な電流が供給される。
【００２９】ＭＣＭ上にネットワークの容量レベルは非
常に低い（３ｐＦ／inch以下）。このため、機能回路モ
ジュールの比較的小さい出力によって、高速Ｉ／Ｏカウ
ント集積回路上の内部パッドとＭＣＭネットワークとセ
グメントトラックに接続される容量負荷を駆動し得る。
機能回路モジュールの低駆動の出力のために多くの内部
パッド（数百〜数千）を、妥当な電力制約内で各高速Ｉ
／Ｏカウント集積回路上に配置し得る。
常に低い（３ｐＦ／inch以下）。このため、機能回路モ
ジュールの比較的小さい出力によって、高速Ｉ／Ｏカウ
ント集積回路上の内部パッドとＭＣＭネットワークとセ
グメントトラックに接続される容量負荷を駆動し得る。
機能回路モジュールの低駆動の出力のために多くの内部
パッド（数百〜数千）を、妥当な電力制約内で各高速Ｉ
／Ｏカウント集積回路上に配置し得る。
【００３０】ＭＣＭ基板上に高速Ｉ／Ｏカウント集積回
路を搭載することによって、Ｉ／Ｏバッファを用いるこ
となく、高速で機能回路モジュールの低駆動能力を持つ
様々な高速Ｉ／Ｏカウント集積回路の内部パッド間の駆
動ネットワークが可能になる。例えば 500Ωの出力イン
ピーダンス４ｐＦでは、立ち上がり時間が２ｎ秒であ
る。ＭＣＭの外部パッドは、周辺部パッドの高電流駆動
によって駆動される。例えば１チップにつき数千ゲート
のような、自動分割ツールによる高速Ｉ／Ｏカウント集
積回路の一層高速なゲート使用も可能である。これによ
って、更に多数の限界速度経路が一層少数の集積回路内
にマップされるので、この構造にマップされるＡＳＩＣ
設計のためのより高速な操作が可能となる。
路を搭載することによって、Ｉ／Ｏバッファを用いるこ
となく、高速で機能回路モジュールの低駆動能力を持つ
様々な高速Ｉ／Ｏカウント集積回路の内部パッド間の駆
動ネットワークが可能になる。例えば 500Ωの出力イン
ピーダンス４ｐＦでは、立ち上がり時間が２ｎ秒であ
る。ＭＣＭの外部パッドは、周辺部パッドの高電流駆動
によって駆動される。例えば１チップにつき数千ゲート
のような、自動分割ツールによる高速Ｉ／Ｏカウント集
積回路の一層高速なゲート使用も可能である。これによ
って、更に多数の限界速度経路が一層少数の集積回路内
にマップされるので、この構造にマップされるＡＳＩＣ
設計のためのより高速な操作が可能となる。
【００３１】本発明の別の実施例によれば、プログラム
可能な相互接続回路が高速Ｉ／Ｏカウント集積回路と併
合され、高速Ｉ／Ｏカウント集積回路及び相互接続アレ
イが提供される。このような実施例が図４のブロック図
で示されている。
可能な相互接続回路が高速Ｉ／Ｏカウント集積回路と併
合され、高速Ｉ／Ｏカウント集積回路及び相互接続アレ
イが提供される。このような実施例が図４のブロック図
で示されている。
【００３２】ここで図４を参照すると、プログラム可能
な相互接続回路が簡略化された概略図の形で示されてい
る。図４のプログラム可能な相互接続回路は、図１の高
速Ｉ／Ｏカウント集積回路に併合されても良いし、また
は、このようなＭＣＭフォームの相互接続回路の複数
を、図１で示されたようなＭＣＭ集積回路の複数と供に
マルチチップ・モジュール基板上に設置しても良い。当
業者には、図４の構造が図１で示された構造の上に重ね
られ、その結果低駆動Ｉ／Ｏパッドアレイのいくつかは
図１の構造と結合し、他のいくつかは、図４の構造と結
合されることが分るであろう。
な相互接続回路が簡略化された概略図の形で示されてい
る。図４のプログラム可能な相互接続回路は、図１の高
速Ｉ／Ｏカウント集積回路に併合されても良いし、また
は、このようなＭＣＭフォームの相互接続回路の複数
を、図１で示されたようなＭＣＭ集積回路の複数と供に
マルチチップ・モジュール基板上に設置しても良い。当
業者には、図４の構造が図１で示された構造の上に重ね
られ、その結果低駆動Ｉ／Ｏパッドアレイのいくつかは
図１の構造と結合し、他のいくつかは、図４の構造と結
合されることが分るであろう。
【００３３】図示されたプログラム可能な相互接続回路
100 は、図２の内部Ｉ／Ｏ接続突起62a〜62y のアレイ
エリア内に分布し得るＩ／Ｏパッド102 ，104 ，106 及
び108 を含む。２つのパッドスタブ110 と112 とがＩ／
Ｏパッド102 から伸長し、パッドスタブ114 と116 とが
Ｉ／Ｏパッド104 から伸長し、パッドスタブ118 と120
がＩ／Ｏパッド106 から伸長し、パッドスタブ122 と12
4 がＩ／Ｏパッド108から伸長する。各パッドスタブの
対の２つのパッドスタブは、好ましくは直交するように
配置された相互接続導体の組と交差するように相互に直
交している。
100 は、図２の内部Ｉ／Ｏ接続突起62a〜62y のアレイ
エリア内に分布し得るＩ／Ｏパッド102 ，104 ，106 及
び108 を含む。２つのパッドスタブ110 と112 とがＩ／
Ｏパッド102 から伸長し、パッドスタブ114 と116 とが
Ｉ／Ｏパッド104 から伸長し、パッドスタブ118 と120
がＩ／Ｏパッド106 から伸長し、パッドスタブ122 と12
4 がＩ／Ｏパッド108から伸長する。各パッドスタブの
対の２つのパッドスタブは、好ましくは直交するように
配置された相互接続導体の組と交差するように相互に直
交している。
【００３４】図４に示されているように、水平に配置さ
れた１組の相互接続導体は、ユーザープログラマブルな
相互接続素子によってセグメントに分割された４つの導
体を含む。従って相互接続導体130aと130bとはユーザ・
プログラマブルな相互接続素子132 によってセグメント
に分割される。相互接続導体134aと134bとはユーザ・プ
ログラマブルな相互接続素子136 によってセグメントに
分割される。相互接続導体138aと138bとは、ユーザ・プ
ログラマブルな相互接続素子140 によってセグメントに
分割される。相互接続導体142aと142bとはユーザ・プロ
グラマブルな相互接続素子144 によってセグメントに分
割される。相互接続導体130a，134a，138a及び142aはパ
ッドスタブ118 と交差し、相互接続導体130b，134b，13
8b及び142bはパッドスタブ122 と交差する。
れた１組の相互接続導体は、ユーザープログラマブルな
相互接続素子によってセグメントに分割された４つの導
体を含む。従って相互接続導体130aと130bとはユーザ・
プログラマブルな相互接続素子132 によってセグメント
に分割される。相互接続導体134aと134bとはユーザ・プ
ログラマブルな相互接続素子136 によってセグメントに
分割される。相互接続導体138aと138bとは、ユーザ・プ
ログラマブルな相互接続素子140 によってセグメントに
分割される。相互接続導体142aと142bとはユーザ・プロ
グラマブルな相互接続素子144 によってセグメントに分
割される。相互接続導体130a，134a，138a及び142aはパ
ッドスタブ118 と交差し、相互接続導体130b，134b，13
8b及び142bはパッドスタブ122 と交差する。
【００３５】同様に、相互接続導体146aと146bとはユー
ザプログラマブルな相互接続素子148 によってセグメン
トに分割される。相互接続導体150aと、150bとはユーザ
・プログラマブルな相互接続素子152 によってセグメン
トに分割される。相互接続導体154aと154bとはユーザ・
プログラマブルな素子156 によってセグメントされる。
相互接続導体158aと158bとはユーザ・プログラマブルな
相互接続素子160 によってセグメントに分割される。相
互接続導体146a，150a，154a及び158aはパッドスタブ11
0 と交差し、相互接続導体146b，150b，154b及び158bは
パッドスタブ114 と交差する。
ザプログラマブルな相互接続素子148 によってセグメン
トに分割される。相互接続導体150aと、150bとはユーザ
・プログラマブルな相互接続素子152 によってセグメン
トに分割される。相互接続導体154aと154bとはユーザ・
プログラマブルな素子156 によってセグメントされる。
相互接続導体158aと158bとはユーザ・プログラマブルな
相互接続素子160 によってセグメントに分割される。相
互接続導体146a，150a，154a及び158aはパッドスタブ11
0 と交差し、相互接続導体146b，150b，154b及び158bは
パッドスタブ114 と交差する。
【００３６】垂直方向では、相互接続導体162aと162bと
がユーザ・プログラマブル相互接続素子164 によってセ
グメントに分割される。相互接続導体116aと166bとはユ
ーザ・プログラマブルな相互接続素子168 によってセグ
メントに分割される。相互接続線170aと170bとは、ユー
ザ・プログラマブルな相互接続素子172 によってセグメ
ントに分割される。相互接続導体174aと174bとはユーザ
・プログラマブルな相互接続素子176 によってセグメン
トに分割される。相互接続導体162a，166a，170a及び17
4aはパッドスタブ112 と交差し、相互接続導体162b，16
6b，170b及び174bはパッドスタブ120 と交差する。同様
に相互接続導体178aと178bとは、ユーザ・プログラマブ
ルな相互接続素子180 によってセグメントに分割され
る。相互接続導体182aと182bはユーザ・プログラマブル
な相互接続素子184 によってセグメントに分割される。
相互接続導体186aと186bとはユーザ・プログラマブルな
相互接続素子188 によってセグメントに分割される。相
互接続導体190aと190bとはユーザ・プログラマブルな相
互接続素子192 によってセグメントに分割される。相互
接続導体178a，182a，186a及び190aはパッドスタブ116
と交差し、相互接続導体178b，182b，186b及び190bはパ
ッドスタブ124 と交差する。
がユーザ・プログラマブル相互接続素子164 によってセ
グメントに分割される。相互接続導体116aと166bとはユ
ーザ・プログラマブルな相互接続素子168 によってセグ
メントに分割される。相互接続線170aと170bとは、ユー
ザ・プログラマブルな相互接続素子172 によってセグメ
ントに分割される。相互接続導体174aと174bとはユーザ
・プログラマブルな相互接続素子176 によってセグメン
トに分割される。相互接続導体162a，166a，170a及び17
4aはパッドスタブ112 と交差し、相互接続導体162b，16
6b，170b及び174bはパッドスタブ120 と交差する。同様
に相互接続導体178aと178bとは、ユーザ・プログラマブ
ルな相互接続素子180 によってセグメントに分割され
る。相互接続導体182aと182bはユーザ・プログラマブル
な相互接続素子184 によってセグメントに分割される。
相互接続導体186aと186bとはユーザ・プログラマブルな
相互接続素子188 によってセグメントに分割される。相
互接続導体190aと190bとはユーザ・プログラマブルな相
互接続素子192 によってセグメントに分割される。相互
接続導体178a，182a，186a及び190aはパッドスタブ116
と交差し、相互接続導体178b，182b，186b及び190bはパ
ッドスタブ124 と交差する。
【００３７】当業者には、図４に示された特定の構造が
単に例であり、多くの導体、ＩＯパッド及びユーザ・プ
ログラマブルな相互接続素子から成る他の多くの構造が
可能であることが分るであろう。従って図４の実施例は
本発明の範囲を限定するものではない。
単に例であり、多くの導体、ＩＯパッド及びユーザ・プ
ログラマブルな相互接続素子から成る他の多くの構造が
可能であることが分るであろう。従って図４の実施例は
本発明の範囲を限定するものではない。
【００３８】図４のプログラマブルな相互接続回路と図
１の回路間のインタフェースは水平及び垂直な相互接続
導体によって実現し得る。図１の構造からの複数の水平
な相互接続導体26，28，30及び32が、垂直な相互接続導
体162a，166a，170a及び174aに、それらと交差するユー
ザ・プログラマブルな相互接続素子（そのうちの１つの
みに178 がついている）を通して接続し得るように示さ
れている。さらに図１の構造からの複数の垂直な相互接
続導体42，44，46及び48が、水平な相互接続導体146b，
150b，154b及び158bに、それらと交差するユーザ・プロ
グラマブルな相互接続素子（そのうち１つのみに180 が
ついている）を通して接続し得るように示されている。
１の回路間のインタフェースは水平及び垂直な相互接続
導体によって実現し得る。図１の構造からの複数の水平
な相互接続導体26，28，30及び32が、垂直な相互接続導
体162a，166a，170a及び174aに、それらと交差するユー
ザ・プログラマブルな相互接続素子（そのうちの１つの
みに178 がついている）を通して接続し得るように示さ
れている。さらに図１の構造からの複数の垂直な相互接
続導体42，44，46及び48が、水平な相互接続導体146b，
150b，154b及び158bに、それらと交差するユーザ・プロ
グラマブルな相互接続素子（そのうち１つのみに180 が
ついている）を通して接続し得るように示されている。
【００３９】図４の構造と組みあわせて図１の構造を使
用することによって、ユーザが定義できる機能回路の同
時使用が可能となるが、この回路の入力と出力とは相互
に、且つ図２のＩ／Ｏパッド 62a〜62y または 74a〜74
y に接続可能である。同時に、図４の構造は、図２のＩ
／Ｏパッド 62a〜62y または 74a〜74y の１つへの接続
の道筋をつけ、別の１つからバックアウトするために使
用可能であり、図１の構造からの１つ以上の機能回路を
最初に通過するかしないかは自由である。
用することによって、ユーザが定義できる機能回路の同
時使用が可能となるが、この回路の入力と出力とは相互
に、且つ図２のＩ／Ｏパッド 62a〜62y または 74a〜74
y に接続可能である。同時に、図４の構造は、図２のＩ
／Ｏパッド 62a〜62y または 74a〜74y の１つへの接続
の道筋をつけ、別の１つからバックアウトするために使
用可能であり、図１の構造からの１つ以上の機能回路を
最初に通過するかしないかは自由である。
【００４０】本発明のＭＣＭモジュールは、集積回路と
プログラマブルな相互接続回路とのアレイであり、汎用
計算及び電子ハードウェア実施のための強力な新しい構
成要素である。このモジュールはプログラム可能な、ハ
ードウェアを実現し得る。ＶＨＤＬまたはVerilog ＨＤ
ＬのようなＨＤＬ（ハードウェア記述言語）を使用する
ことによって、ハードウェア作用のハイレベルな記述が
有効に記述できる。次に、合成ツールを使用して、前記
ＨＤＬ記述を特定のアクロ／ゲートライブラリ用のゲー
ト構成に翻訳し得る。次に、分割ツールを使用して、ゲ
ートレベルの記述が複数の集積回路及びプログラム可能
な相互接続モジュールにマップし得る。次に集積回路及
びプログラム可能な相互接続モジュールの位置／経路ツ
ールを使用することによって、プログラム可能なハード
ウェアモジュールにロードダウンするために物理的マッ
ピング及びプログラミング／構成ビットが供給される。
次に前記プログラム可能なハードウェアは従来のマイク
ロプロセッサ及びボン・ノイマン直列構成よりも同時的
でパラレルな電子機能を実施することができ、このため
により高速の可能性を有する。上記のプログラミング方
法論は、（構成ビットに相当の）機械コードを生成する
ために、（合成、分割及び位置／経路に相当の）コンパ
イラのような高級言語を使用してマイクロプロセッサを
プログラミングすることに相当する。このように、プロ
グラマブルなハードウェアは、一層の高速とパラレルを
必要とする多くの計算及びハードウェア応用において、
ボン・ノイマン直列コンピューターに取って代るであろ
う。
プログラマブルな相互接続回路とのアレイであり、汎用
計算及び電子ハードウェア実施のための強力な新しい構
成要素である。このモジュールはプログラム可能な、ハ
ードウェアを実現し得る。ＶＨＤＬまたはVerilog ＨＤ
ＬのようなＨＤＬ（ハードウェア記述言語）を使用する
ことによって、ハードウェア作用のハイレベルな記述が
有効に記述できる。次に、合成ツールを使用して、前記
ＨＤＬ記述を特定のアクロ／ゲートライブラリ用のゲー
ト構成に翻訳し得る。次に、分割ツールを使用して、ゲ
ートレベルの記述が複数の集積回路及びプログラム可能
な相互接続モジュールにマップし得る。次に集積回路及
びプログラム可能な相互接続モジュールの位置／経路ツ
ールを使用することによって、プログラム可能なハード
ウェアモジュールにロードダウンするために物理的マッ
ピング及びプログラミング／構成ビットが供給される。
次に前記プログラム可能なハードウェアは従来のマイク
ロプロセッサ及びボン・ノイマン直列構成よりも同時的
でパラレルな電子機能を実施することができ、このため
により高速の可能性を有する。上記のプログラミング方
法論は、（構成ビットに相当の）機械コードを生成する
ために、（合成、分割及び位置／経路に相当の）コンパ
イラのような高級言語を使用してマイクロプロセッサを
プログラミングすることに相当する。このように、プロ
グラマブルなハードウェアは、一層の高速とパラレルを
必要とする多くの計算及びハードウェア応用において、
ボン・ノイマン直列コンピューターに取って代るであろ
う。
【００４１】この発明の実施例と応用を示し、記述して
きたが、以上の発明の概念から逸脱せずに、上記以上に
多くの変更が可能であることが当業者には明白である。
本発明は添付のクレイムの要旨以外においては限定され
るものではない。
きたが、以上の発明の概念から逸脱せずに、上記以上に
多くの変更が可能であることが当業者には明白である。
本発明は添付のクレイムの要旨以外においては限定され
るものではない。
【図１】本発明の、実施例による高速Ｉ／Ｏカウント集
積回路のブロック図である。
積回路のブロック図である。
【図２】内部の低電流駆動Ｉ／Ｏパッド及び周辺部の高
電流駆動Ｉ／Ｏパッドを示す、本発明による高速Ｉ／Ｏ
カウント集積回路の概略的上面図である。
電流駆動Ｉ／Ｏパッドを示す、本発明による高速Ｉ／Ｏ
カウント集積回路の概略的上面図である。
【図３】本発明による複数の高速Ｉ／Ｏカウント集積回
路装置を含むとともに、高速Ｉ／Ｏカウント集積回路の
低電流駆動Ｉ／Ｏパッドを相互接続するのに使用し得る
プログラム可能な相互接続装置を含むマルチチップ・モ
ジュール（ＭＣＭ）基板の例の概略的上面図である。
路装置を含むとともに、高速Ｉ／Ｏカウント集積回路の
低電流駆動Ｉ／Ｏパッドを相互接続するのに使用し得る
プログラム可能な相互接続装置を含むマルチチップ・モ
ジュール（ＭＣＭ）基板の例の概略的上面図である。
【図４】本発明の実施例による高速Ｉ／Ｏカウント集積
回路及びプログラム可能な相互接続回路の複合型のブロ
ック図である。
回路及びプログラム可能な相互接続回路の複合型のブロ
ック図である。
10 高速Ｉ／Ｏカウント集積回路 12 機能回路 62，74，102 ，104 ，106 ，108 Ｉ／Ｏパッド 76，78，80 バッファ 82 ＭＣＭ基板
Claims (4)
- 【請求項１】 対向する面を有する半導体チップ上に配
置された集積回路であって、 それぞれが入力と第１の駆動能力を有する少なくとも１
つの出力とを有する複数の機能回路モジュールと、 それぞれが前記半導体チップの前記対向する面の１つの
表面上の第１のＩ／Ｏノードアレイ中に配置された第１
の導体構造を含む複数の第１の型のＩ／Ｏノードと、 それぞれが前記半導体チップの前記対向する面の前記１
つの表面上の第２のＩ／Ｏノードアレイ中に配置された
第２の導体構造を含む複数の第２の型のＩ／Ｏノード
と、 それぞれが１つの入力と、前記第２の型のＩ／Ｏノード
の別の１つに接続され、前記第１の駆動能力よりも大き
い第２の駆動能力を有する出力とを１つ含む複数の出力
バッファと、 前記機能回路モジュール上に重ねられた複数の導体及び
複数の相互接続導体を含む相互接続構造であって、前記
複数の相互接続導体の選択された１つが電気的にプログ
ラム可能なユーザ・プログラマブル相互接続素子によっ
て、前記機能回路モジュールの選択された１つの前記入
力と少なくとも１つの出力とに接続可能であり、前記相
互接続導体の選択された１つがユーザ・プログラマブル
な相互接続素子によって前記相互接続導体の別の選択さ
れた１つに接続可能であり、前記相互接続導体の選択さ
れた１つが電気的にプログラム可能なユーザ・プログラ
マブル相互接続素子によって前記第１のＩ／Ｏノードに
接続可能であり、前記相互接続導体の選択された１つが
電気的にプログラム可能なユーザ・プログラマブル相互
接続素子によって選択された１つの前記出力バッファの
入力に接続可能な前記相互接続構造とを含む集積回路。 - 【請求項２】 前記第１及び第２の型の前記複数のＩ／
Ｏノードのそれぞれが、前記半導体チップの前記対向す
る面の１つの前記表面上に配置された複数の取付け用突
起を含む請求項１に記載の集積回路。 - 【請求項３】 複数の外部リード線を含むマルチチップ
・モジュール基板と、 前記マルチチップ・モジュール基板上に配置された複数
の集積回路であり前記集積回路のそれぞれが対向する面
を有する半導体チップ上に配置され、それぞれが入力と
第１の駆動能力を有する少なくとも１つの出力とを有す
る複数の機能回路モジュールと、それぞれが前記半導体
チップの前記対向する面の１つの表面上の第１のＩ／Ｏ
ノードアレイ中に配置された第１の導体構造を含む複数
の第１の型のＩ／Ｏノードと、それぞれが前記半導体チ
ップの前記対向する面の前記１つの表面上の第２のＩ／
Ｏノードアレイ中に配置された第２の導体構造を含む複
数の第２の型のＩ／Ｏノードと、それぞれが１つの入力
と、前記第２の型のＩ／Ｏノードの別の１つに接続さ
れ、前記第１の駆動能力よりも大きい第２の駆動能力を
有する出力を１つ含む複数の出力バッファと、 前記機能回路モジュール上に重ねられた複数の導体及び
複数の相互接続導体を含む相互接続構造であって、前記
複数の相互接続導体の選択された１つが電気的にプログ
ラム可能なユーザ・プログラマブル相互接続素子によっ
て、前記機能回路モジュールの選択された１つの前記入
力と少なくとも１つの出力とに接続可能であり、前記相
互接続導体の選択された１つがユーザ・プログラム可能
な相互接続素子によって前記相互接続導体の別の選択さ
れた１つに接続可能であり、前記相互接続導体の選択さ
れた１つが電気的にプログラム可能なユーザ・プログラ
マブル相互接続素子によって前記第１のＩ／Ｏノードに
接続可能であり、前記相互接続導体の選択された１つが
電気的にプログラム可能なユーザ・プログラマブル相互
接続素子によって選択された１つの前記出力バッファの
入力に接続可能な前記相互接続構造とを含む集積回路
と、 前記マルチチップ・モジュール内に配置され、それぞれ
が前記集積回路の選択された前記複数の第１及び第２の
型のＩ／Ｏノードの間に接続された複数の第１の導体ト
レースと、 前記マルチチップ・モジュール内に配置され、それぞれ
が前記集積回路及び前記外部リード線の選択された前記
複数の第２の型のＩ／Ｏノードの間に接続された複数の
第２の導体トレース、 とを含むマルチチップ・モジュールアセンブリ。 - 【請求項４】 前記マルチチップ・モジュール基板上に
配置された複数のプログラマブルな相互接続構造をさら
に含み、 前記プログラム可能な相互接続構造のそれぞれが複数の
入力／出力を含み、 前記プログラム可能な相互接続構造のそれぞれ１つが、
さらに選択された前記入力／出力接続間を結合するため
の結合手段を含み、 前記プログラム可能な相互接続手段のそれぞれ１つが、
前記プログラム可能な相互接続構造の入力／出力ノード
の選択された１つと関連グループの集積回路のそれぞれ
の前記複数の第１の型のＩ／Ｏノードの選択された１つ
との間に接続された前記マルチチップ・モジョール基板
内に配置された導体トレースによって前記集積回路の１
つのグループと結合される請求項３に記載のマルチチッ
プモジュールアセンブリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US958872 | 1992-10-08 | ||
| US07/958,872 US5432708A (en) | 1992-10-08 | 1992-10-08 | Multichip module integrated circuit device having maximum input/output capability |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH077128A true JPH077128A (ja) | 1995-01-10 |
Family
ID=25501400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5277459A Pending JPH077128A (ja) | 1992-10-08 | 1993-10-08 | 最大入力／出力能力を有するマルチチップモジュール集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5432708A (ja) |
| EP (1) | EP0592111A3 (ja) |
| JP (1) | JPH077128A (ja) |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5384487A (en) * | 1993-05-05 | 1995-01-24 | Lsi Logic Corporation | Off-axis power branches for interior bond pad arrangements |
| JPH0728665A (ja) * | 1993-07-07 | 1995-01-31 | Nec Corp | マイクロコンピュータ用エミュレーション装置 |
| US5512765A (en) * | 1994-02-03 | 1996-04-30 | National Semiconductor Corporation | Extendable circuit architecture |
| US5543640A (en) * | 1994-03-15 | 1996-08-06 | National Semiconductor Corporation | Logical three dimensional interconnections between integrated circuit chips using a two dimensional multi-chip module |
| EP0698294A1 (en) * | 1994-03-15 | 1996-02-28 | National Semiconductor Corporation | Logical three-dimensional interconnections between integrated circuit chips using a two-dimensional multi-chip module package |
| TW369712B (en) * | 1994-10-14 | 1999-09-11 | Ibm | Structure and method for connecting to integrated circuitry |
| US5552721A (en) * | 1995-06-05 | 1996-09-03 | International Business Machines Corporation | Method and system for enhanced drive in programmmable gate arrays |
| US5734866A (en) * | 1995-07-18 | 1998-03-31 | Xilinx Inc | Set of functions for mapping into cell based integrated circuits with fixed number of inputs |
| US5640107A (en) * | 1995-10-24 | 1997-06-17 | Northrop Grumman Corporation | Method for in-circuit programming of a field-programmable gate array configuration memory |
| US5757212A (en) * | 1995-12-21 | 1998-05-26 | Cypress Semiconductor Corp. | Method and apparatus for providing a pin configurable architecture for frequency synthesizers |
| US5814847A (en) * | 1996-02-02 | 1998-09-29 | National Semiconductor Corp. | General purpose assembly programmable multi-chip package substrate |
| US5963051A (en) * | 1996-07-09 | 1999-10-05 | Altera Corporation | Segmented localized conductors for programmable logic devices |
| US5731223A (en) * | 1996-09-24 | 1998-03-24 | Lsi Logic Corporation | Array of solder pads on an integrated circuit |
| US5901279A (en) * | 1996-10-18 | 1999-05-04 | Hughes Electronics Corporation | Connection of spares between multiple programmable devices |
| US5867037A (en) * | 1996-10-24 | 1999-02-02 | International Business Machines Corporation | Method and apparatus of programming FPGA devices through ASIC devices |
| JP2845847B2 (ja) * | 1996-11-12 | 1999-01-13 | 九州日本電気株式会社 | 半導体集積回路 |
| US6286093B1 (en) * | 1996-12-10 | 2001-09-04 | Logic Express Systems, Inc. | Multi-bus programmable interconnect architecture |
| US5959466A (en) | 1997-01-31 | 1999-09-28 | Actel Corporation | Field programmable gate array with mask programmed input and output buffers |
| US6150837A (en) | 1997-02-28 | 2000-11-21 | Actel Corporation | Enhanced field programmable gate array |
| NL1006239C2 (nl) * | 1997-06-05 | 1998-12-08 | Koninkl Kpn Nv | Doorverbindingsinrichting met een electrische of optische signaalbus. |
| US6016256A (en) * | 1997-11-14 | 2000-01-18 | The Panda Project | Multi-chip module having interconnect dies |
| US6407576B1 (en) * | 1999-03-04 | 2002-06-18 | Altera Corporation | Interconnection and input/output resources for programmable logic integrated circuit devices |
| US6519757B1 (en) | 2000-04-11 | 2003-02-11 | International Business Machines Corporation | Hardware design language generation for input/output logic level |
| US6614267B2 (en) * | 2000-12-01 | 2003-09-02 | Kabushiki Kaisha Toshiba | Electronic circuit device and hybrid integrated circuit with an ASIC and an FPGA |
| US6989010B2 (en) | 2001-04-26 | 2006-01-24 | Medtronic, Inc. | Ablation system and method of use |
| US7250048B2 (en) * | 2001-04-26 | 2007-07-31 | Medtronic, Inc. | Ablation system and method of use |
| US6521986B2 (en) * | 2001-05-24 | 2003-02-18 | Hsin-Chang Lan | Slot apparatus for programmable multi-chip module |
| US6633182B2 (en) | 2001-09-05 | 2003-10-14 | Carnegie Mellon University | Programmable gate array based on configurable metal interconnect vias |
| US6908314B2 (en) * | 2003-07-15 | 2005-06-21 | Alcatel | Tailored interconnect module |
| US7095253B1 (en) * | 2003-07-21 | 2006-08-22 | Xilinx, Inc. | Programmable multi-chip module |
| US7155557B2 (en) * | 2004-09-24 | 2006-12-26 | Stargen, Inc. | Communication mechanism |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4652974A (en) * | 1985-10-28 | 1987-03-24 | International Business Machines Corporation | Method and structure for effecting engineering changes in a multiple device module package |
| US5295082A (en) * | 1989-02-22 | 1994-03-15 | The Boeing Company | Efficient method for multichip module interconnect |
| US5253181A (en) * | 1989-04-27 | 1993-10-12 | Kawasaki Steel Corporation | Programmable one-board computer, and methods of verification of logic circuit and alteration to actual circuit using the programmable one-board computer |
| US5233539A (en) * | 1989-08-15 | 1993-08-03 | Advanced Micro Devices, Inc. | Programmable gate array with improved interconnect structure, input/output structure and configurable logic block |
| US5231588A (en) * | 1989-08-15 | 1993-07-27 | Advanced Micro Devices, Inc. | Programmable gate array with logic cells having symmetrical input/output structures |
| US5377124A (en) * | 1989-09-20 | 1994-12-27 | Aptix Corporation | Field programmable printed circuit board |
-
1992
- 1992-10-08 US US07/958,872 patent/US5432708A/en not_active Expired - Fee Related
-
1993
- 1993-09-09 EP EP93307118A patent/EP0592111A3/en not_active Ceased
- 1993-10-08 JP JP5277459A patent/JPH077128A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0592111A2 (en) | 1994-04-13 |
| US5432708A (en) | 1995-07-11 |
| EP0592111A3 (en) | 1994-12-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040224 |