JPS59165436A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS59165436A JPS59165436A JP3911283A JP3911283A JPS59165436A JP S59165436 A JPS59165436 A JP S59165436A JP 3911283 A JP3911283 A JP 3911283A JP 3911283 A JP3911283 A JP 3911283A JP S59165436 A JPS59165436 A JP S59165436A
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- JP
- Japan
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- wiring
- power supply
- integrated circuit
- circuit device
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 14
- 239000000758 substrate Substances 0.000 claims 1
- 239000004020 conductor Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Landscapes
- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は，半導体集積回路装置に係り、特に数千ゲート
を超えるような、大規模集積回路の電源配線の方式に関
わるものである。
を超えるような、大規模集積回路の電源配線の方式に関
わるものである。
従来のブロック構成設計において、大規模な集積回路装
置を実現する方法は、回路全体を数百〜数千セル有する
ブロックに分割し、配置配線を行うことによｐ、設計ミ
ス、設計時間を短縮するという特徴がある。
置を実現する方法は、回路全体を数百〜数千セル有する
ブロックに分割し、配置配線を行うことによｐ、設計ミ
ス、設計時間を短縮するという特徴がある。
ブロック構成設計による大規模集積回路装置の一般的な
例を第１図と第２図に示す。第２図番よ、第１図のブロ
ック内の構造を示す。すなわち、この半導体集積回路装
置は半導体チップ上が、素子領域１．配線領域２．並び
に入出力回路領域３に分けられている。素子領域ｌへの
電源供給は、通常素子領域上にＶＤＤとＧＮＤからなる
電源配線４を第１配線層により設け、さらに素子領域に
近接した配線領域にＶＤＤとＧＮＤ ｄ６らなる電源
配線５（幹線）を第２配線層によシ、電源配線４と直交
して設けることによって行なわれる。また、素子領域上
の機能ブロック間の信号接続、及びブロック６間の信号
接続は配線領域２上に与えられる配線パターン（第１層
、第２層）によって行われる。
例を第１図と第２図に示す。第２図番よ、第１図のブロ
ック内の構造を示す。すなわち、この半導体集積回路装
置は半導体チップ上が、素子領域１．配線領域２．並び
に入出力回路領域３に分けられている。素子領域ｌへの
電源供給は、通常素子領域上にＶＤＤとＧＮＤからなる
電源配線４を第１配線層により設け、さらに素子領域に
近接した配線領域にＶＤＤとＧＮＤ ｄ６らなる電源
配線５（幹線）を第２配線層によシ、電源配線４と直交
して設けることによって行なわれる。また、素子領域上
の機能ブロック間の信号接続、及びブロック６間の信号
接続は配線領域２上に与えられる配線パターン（第１層
、第２層）によって行われる。
しかし、この方式では電源配−５は、素子領域に近接し
た配線領域に設けられ、縦方向に並ぶブロックで共通と
なっているので、ブロックの幅は一定、ブロックの配置
は電源配線を共有できるように一列にするという制約が
でき、ブロックの幅ブロックの配置の自由度が減る。さ
らに、能動素子列と直交して設けられた第２配線層によ
る電源配線５は、電圧降下を小さくするため導体幅を太
き（する必要があり、そのことがチップを大きくしてし
まうという問題点がある。
た配線領域に設けられ、縦方向に並ぶブロックで共通と
なっているので、ブロックの幅は一定、ブロックの配置
は電源配線を共有できるように一列にするという制約が
でき、ブロックの幅ブロックの配置の自由度が減る。さ
らに、能動素子列と直交して設けられた第２配線層によ
る電源配線５は、電圧降下を小さくするため導体幅を太
き（する必要があり、そのことがチップを大きくしてし
まうという問題点がある。
この発明の目的は、大規模な回路を複数のブロックに分
割し、設計を行なった半導体集積回路装置において、新
たな電源幹線方式を与えることによって、大規模集積回
路に適した半導体集積回路を提供することを目的として
いる。
割し、設計を行なった半導体集積回路装置において、新
たな電源幹線方式を与えることによって、大規模集積回
路に適した半導体集積回路を提供することを目的として
いる。
本発明では、少な（とも素子領域上に電源配線を設け、
その上に電源配線と直交して、所定の電源幹線を設ける
ようにする。
その上に電源配線と直交して、所定の電源幹線を設ける
ようにする。
即ち、電源幹線において、 ＶＤＤからなる配線とＧＮ
Ｄからなる配線は、幅ｄｗだけ離し、ＶＤＤとＧＮＤは
交互に設けられる。電源幹線を形成する導体幅のうち最
大導体幅をＷＭＡＸ 複数のセルから構成されるブロ
ックの幅のうち、最小ブロック幅をＷＢＫ とし、電
源幹線を、 Ｗ ＜ＷＢＫ −ｄｗ×２ ＡＸ という関係とする。この関係に設定することにょクブロ
ックの大きさ、ブロックの配置は自由に行うことができ
る。
Ｄからなる配線は、幅ｄｗだけ離し、ＶＤＤとＧＮＤは
交互に設けられる。電源幹線を形成する導体幅のうち最
大導体幅をＷＭＡＸ 複数のセルから構成されるブロ
ックの幅のうち、最小ブロック幅をＷＢＫ とし、電
源幹線を、 Ｗ ＜ＷＢＫ −ｄｗ×２ ＡＸ という関係とする。この関係に設定することにょクブロ
ックの大きさ、ブロックの配置は自由に行うことができ
る。
本発明によれば従来技術に比べ、下記の効果が得られる
。すなわち、亀源幹想を素子領域に近接し之配線領域に
設けて横方向に並ぶブロックで共通とする必要がなくな
ったので、ブロックの大きさや配置の自由度が大幅に増
しチップ・面積の縮小や高密度化を達成する事ができる
。
。すなわち、亀源幹想を素子領域に近接し之配線領域に
設けて横方向に並ぶブロックで共通とする必要がなくな
ったので、ブロックの大きさや配置の自由度が大幅に増
しチップ・面積の縮小や高密度化を達成する事ができる
。
筺たＩ［幹線を自由に幅広く出来るため、抵抗を小さく
出来る等、集積回路の性能向上を図ることが出来る。
出来る等、集積回路の性能向上を図ることが出来る。
第３図に本発明を適用したブロック構成設計による大規
模集積回路の３層配線の場合の例を示す。
模集積回路の３層配線の場合の例を示す。
素子領域１には能動素子として例えばＣ−ＭＯＳセルを
用い、このＣ−ＭＯＳセルから成る単位上ｋ（機能ブロ
ック７）が列状に設けられ、この列状のセルが整列され
充矩形状のブロック６を構成し１ている。電源配線４は
第１配線層を用いて設けてちゃ、を源幹線５とは、°所
々で、接続穴を介して接続させる。
用い、このＣ−ＭＯＳセルから成る単位上ｋ（機能ブロ
ック７）が列状に設けられ、この列状のセルが整列され
充矩形状のブロック６を構成し１ている。電源配線４は
第１配線層を用いて設けてちゃ、を源幹線５とは、°所
々で、接続穴を介して接続させる。
素子領域ｌ上に配置された機能ブロック７とブロック６
の入出力端子は、それぞれ第２配線層を用いて配線領域
２に引き出されており、これらの配線領域２における配
線は、第２配線層に所属する配線８と第１配線層に所属
する配線９とを接続穴１０により接続することによって
行なわれている。
の入出力端子は、それぞれ第２配線層を用いて配線領域
２に引き出されており、これらの配線領域２における配
線は、第２配線層に所属する配線８と第１配線層に所属
する配線９とを接続穴１０により接続することによって
行なわれている。
そして、電源配線４と直交する方向にＶＤＤ（ｖＬＥＥ
Ｆ１４１カ。）よ。ＮＤ４□ヶΣ私□地、ヵ、６ケる電
源幹線が幹線間のスペースが等間隔になる様に設けられ
ている。ここではＶＤＤ５ｓと ＧＮＤ５！の幅は等し
い（本発明はこの場合を含むものとする）が必要に応じ
て両者の幅を違えてもよい。
Ｆ１４１カ。）よ。ＮＤ４□ヶΣ私□地、ヵ、６ケる電
源幹線が幹線間のスペースが等間隔になる様に設けられ
ている。ここではＶＤＤ５ｓと ＧＮＤ５！の幅は等し
い（本発明はこの場合を含むものとする）が必要に応じ
て両者の幅を違えてもよい。
ここで図示する様に先述の関係が満されている。
したがって％電源幹線の幅はチップ面積の増加なしで広
くできるし、ブロックは整列して配置する必要がな（、
自由に配置できるので、前述した効果が得られることに
なる。
くできるし、ブロックは整列して配置する必要がな（、
自由に配置できるので、前述した効果が得られることに
なる。
以上の実施例は、チップ上に配線Ｊｆｉを３層形成し、
最上層の配線により電源幹線を形成した例であるが、配
線層をもっと多（使用してもよい。配線層数をｎとした
場合、電源配線４は第１層（ｉ＜ｎ）であればよく、電
源幹線は最上層を用いる事が好ましい。
最上層の配線により電源幹線を形成した例であるが、配
線層をもっと多（使用してもよい。配線層数をｎとした
場合、電源配線４は第１層（ｉ＜ｎ）であればよく、電
源幹線は最上層を用いる事が好ましい。
第１図は従来の電源供給方法を用いた。ブロック構成設
計による。大規模集積回路装置の構成例を示す平面図、
第２図は、第１図及び第３図のブロック内の構成例を示
す平面図、第３図は１本発明の一実施例に係る半導体集
積回路装置の平面図である。 図において、 ｌ・・・素子領域、２・・・配線領域、３・・・入出力
回路領域、４・・・電源配線、５・・・電源幹線、６・
・・数１００〜数１０００の能動素子からなるブロック
、７・・・機能ブロック、８，９・・・信号線、１０・
・・接続穴。 １１・・・チップ内のプロ、ツク幅のうち最小幅の値Ｗ
ＢＫ、１２・・・電源幹線と電源幹線の一定幅の値ｄｗ
、１３・・・電源幹線を形成する導体層の幅のうち最大
幅の値ＷＭ Ａ Ｘ。
計による。大規模集積回路装置の構成例を示す平面図、
第２図は、第１図及び第３図のブロック内の構成例を示
す平面図、第３図は１本発明の一実施例に係る半導体集
積回路装置の平面図である。 図において、 ｌ・・・素子領域、２・・・配線領域、３・・・入出力
回路領域、４・・・電源配線、５・・・電源幹線、６・
・・数１００〜数１０００の能動素子からなるブロック
、７・・・機能ブロック、８，９・・・信号線、１０・
・・接続穴。 １１・・・チップ内のプロ、ツク幅のうち最小幅の値Ｗ
ＢＫ、１２・・・電源幹線と電源幹線の一定幅の値ｄｗ
、１３・・・電源幹線を形成する導体層の幅のうち最大
幅の値ＷＭ Ａ Ｘ。
Claims (1)
- 【特許請求の範囲】 （１１複数個の能動素子を列状に配置したセルを並べて
形成した矩形状のブロックを１間隔を開けて複数個配置
してなる半導体基板に、多層配線を施して所望の回路動
作を実現するようにした半導体集積回路装置において、
前記列方向に能動素子の電源配線を設けると共にこの電
源配線が施された基板上に電源配線と直交する幅広の電
源幹線を幹線間のスペースが等間隔になるように設け、
この電源幹線の最大配線幅をＷｍａｘ 、 邂源幹線間
の間隔をｄｗ、前記ブロックの内ブロック幅が最小であ
るブロックの幅をＷＢＫとした時、 ＷＭＡＸ （ＷＢＫ −ｄ１ｖＸ２ となるように設定した事を特徴とする半導体集積回路装
置。 （２）配線層数は３層であって、素子領域上、及び配線
領域上の配線は第１．第２配線層が用いられ。 素子領域上に設けられる前記電源配線は第１配線層、素
子領域上と配線領域上に電源配線と直交して設けられる
前記電源幹線は、第３配線層を用いることを特徴とする
特許 載の半導体集積回路装置。 （３）電源幹線はＶＤＤとＧＮＤを互い違いに配設する
ことを特徴とする前記特許請求の範囲第１項記載の半導
体集積回路装置。 ｛４｝電源幹線を最上層に設けた事を特徴とする前記特
許請求の範囲第１項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3911283A JPS59165436A (ja) | 1983-03-11 | 1983-03-11 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3911283A JPS59165436A (ja) | 1983-03-11 | 1983-03-11 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59165436A true JPS59165436A (ja) | 1984-09-18 |
Family
ID=12543993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3911283A Pending JPS59165436A (ja) | 1983-03-11 | 1983-03-11 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59165436A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61210655A (ja) * | 1985-03-15 | 1986-09-18 | Hitachi Ltd | ロジックｌｓｉ |
| JPS63139A (ja) * | 1986-06-19 | 1988-01-05 | Nec Corp | マスタ−スライス方式のゲ−トアレ−半導体集積回路装置 |
| US5124776A (en) * | 1989-03-14 | 1992-06-23 | Fujitsu Limited | Bipolar integrated circuit having a unit block structure |
| JPH07169844A (ja) * | 1994-11-07 | 1995-07-04 | Hitachi Ltd | ロジックｌｓｉ |
-
1983
- 1983-03-11 JP JP3911283A patent/JPS59165436A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61210655A (ja) * | 1985-03-15 | 1986-09-18 | Hitachi Ltd | ロジックｌｓｉ |
| JPS63139A (ja) * | 1986-06-19 | 1988-01-05 | Nec Corp | マスタ−スライス方式のゲ−トアレ−半導体集積回路装置 |
| US5124776A (en) * | 1989-03-14 | 1992-06-23 | Fujitsu Limited | Bipolar integrated circuit having a unit block structure |
| JPH07169844A (ja) * | 1994-11-07 | 1995-07-04 | Hitachi Ltd | ロジックｌｓｉ |
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