JPH07169844A - ロジックｌｓｉ - Google Patents
ロジックｌｓｉInfo
- Publication number
- JPH07169844A JPH07169844A JP27202094A JP27202094A JPH07169844A JP H07169844 A JPH07169844 A JP H07169844A JP 27202094 A JP27202094 A JP 27202094A JP 27202094 A JP27202094 A JP 27202094A JP H07169844 A JPH07169844 A JP H07169844A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- power supply
- logic
- main power
- main
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 本発明の目的は、ロジックＬＳＩ内に形成さ
れるランダム論理ゲート部を、回路特性を劣化させるこ
となく、規則的に配置できるようなレイアウト方式を提
供することにある。 【構成】 ランダム論理ゲートを構成する各論理ゲート
内の電源配線および接地配線の配線長をあまり長く成ら
ないように論理ゲートを配置する。さらに、縦方向と横
方向で配線可能な本数がほぼ同数になるように構成す
る。 【効果】 上記構成により、電源電圧変動の影響を小さ
くし、レイアウト面積の縮小を図ることができる。
れるランダム論理ゲート部を、回路特性を劣化させるこ
となく、規則的に配置できるようなレイアウト方式を提
供することにある。 【構成】 ランダム論理ゲートを構成する各論理ゲート
内の電源配線および接地配線の配線長をあまり長く成ら
ないように論理ゲートを配置する。さらに、縦方向と横
方向で配線可能な本数がほぼ同数になるように構成す
る。 【効果】 上記構成により、電源電圧変動の影響を小さ
くし、レイアウト面積の縮小を図ることができる。
Description
【０００１】
【産業上の利用分野】本発明はロジックＬＳＩのレイア
ウトに係り、特にマイクロ制御方式のロジックＬＳＩに
好適なレイアウト方式に関し、さらには好適にレイアウ
トされたロジックＬＳＩに関する。
ウトに係り、特にマイクロ制御方式のロジックＬＳＩに
好適なレイアウト方式に関し、さらには好適にレイアウ
トされたロジックＬＳＩに関する。
【０００２】
【従来の技術】マイクロプログラム制御で動作する従来
のロジックＬＳＩは、マイクロプログラムをデコードし
演算部の制御信号を生成するコントロール部をマニュア
ルレイアウトし、ランダムな形で構成していた。
のロジックＬＳＩは、マイクロプログラムをデコードし
演算部の制御信号を生成するコントロール部をマニュア
ルレイアウトし、ランダムな形で構成していた。
【０００３】そのため、この部分のレイアウトには非常
に多くのマンパワーを要していた。しかし、計算機利用
技術およびプロセス技術の発展に伴ない、このような部
分にも自動レイアウトを適用できる情況にある。しか
し、従来のレイアウト法はこの自動レイアウトを配慮し
ていないため、新たにこれに適したコントロール部のレ
イアウト法を提案する必要が生じていた。
に多くのマンパワーを要していた。しかし、計算機利用
技術およびプロセス技術の発展に伴ない、このような部
分にも自動レイアウトを適用できる情況にある。しか
し、従来のレイアウト法はこの自動レイアウトを配慮し
ていないため、新たにこれに適したコントロール部のレ
イアウト法を提案する必要が生じていた。
【０００４】このコントロール部のレイアウトをレギュ
ラーなものとする手法としてＰＬＡ（プログラマブルロ
ジックアレイ）の利用がある。アイトリプルイー・ジャ
ーナル・オブ・ソリッドステート・サーキッツ，第１６
巻，第５号，１９８１年１０月発行、第５３７〜５４１
ページ（ＩＥ3 Journal of Solid-State circuits, VO
L. ＳＧ−１６，Ｎｏ．５，October １９８１ pp５３７
〜５４１）のＣＰＵチップはこの手法を導入している。
しかし、ＰＬＡを利用した場合には動作速度の点に関
し、ランダムゲートに劣ってしまう。
ラーなものとする手法としてＰＬＡ（プログラマブルロ
ジックアレイ）の利用がある。アイトリプルイー・ジャ
ーナル・オブ・ソリッドステート・サーキッツ，第１６
巻，第５号，１９８１年１０月発行、第５３７〜５４１
ページ（ＩＥ3 Journal of Solid-State circuits, VO
L. ＳＧ−１６，Ｎｏ．５，October １９８１ pp５３７
〜５４１）のＣＰＵチップはこの手法を導入している。
しかし、ＰＬＡを利用した場合には動作速度の点に関
し、ランダムゲートに劣ってしまう。
【０００５】コントロール部の動作速度を重視してラン
ダムゲートを用いてレイアウトしたものにアイトリプル
イー・マイクロ，１９８３年６月号，第２４〜３９ペー
シ（ＩＥ3 Micro June 1983 pp２４〜３９）に示す１６
ビットマイコンＭＣ68010 等がある。しかし、ランダム
ゲート部はマニュアルレイアウトをしているためレイア
ウト工数の点については配慮されていなかった。
ダムゲートを用いてレイアウトしたものにアイトリプル
イー・マイクロ，１９８３年６月号，第２４〜３９ペー
シ（ＩＥ3 Micro June 1983 pp２４〜３９）に示す１６
ビットマイコンＭＣ68010 等がある。しかし、ランダム
ゲート部はマニュアルレイアウトをしているためレイア
ウト工数の点については配慮されていなかった。
【０００６】
【発明が解決しようとする課題】自動レイアウト法は、
金属多層配線を用い、論理ゲート単位で論理構成してい
くレイアウト法である。このレイアウト法では電源配線
および接地配線を下層金属配線で単位論理ゲート内にレ
イアウトしてある。その配線幅は面積上の制約より極端
には太くない。そのため電源電圧変動を考慮すると、論
理ゲート列をあまり長くすることはできない。さらにレ
イアウト面積を小さくすることを考えた場合、下層金属
配線と上層金属配線の本数がほぼ同数の時に最小化され
る傾向にある。
金属多層配線を用い、論理ゲート単位で論理構成してい
くレイアウト法である。このレイアウト法では電源配線
および接地配線を下層金属配線で単位論理ゲート内にレ
イアウトしてある。その配線幅は面積上の制約より極端
には太くない。そのため電源電圧変動を考慮すると、論
理ゲート列をあまり長くすることはできない。さらにレ
イアウト面積を小さくすることを考えた場合、下層金属
配線と上層金属配線の本数がほぼ同数の時に最小化され
る傾向にある。
【０００７】マイクロプログラム制御で動作するロジッ
クＬＳＩは、マイクロプログラムを格納する記憶部、デ
ータの処理を実行する演算部、演算部の制御信号をマイ
クロプログラムのビットパターンをデコードして生成す
るコントロール部より構成されている。このうち記憶部
と演算部はくり返し論理となっているため、レギュラー
な構造のレイアウトをすることができる。しかし、コン
トロール部の論理はくり返し性が少ないため、レイアウ
トをする上で障害となり易かった。
クＬＳＩは、マイクロプログラムを格納する記憶部、デ
ータの処理を実行する演算部、演算部の制御信号をマイ
クロプログラムのビットパターンをデコードして生成す
るコントロール部より構成されている。このうち記憶部
と演算部はくり返し論理となっているため、レギュラー
な構造のレイアウトをすることができる。しかし、コン
トロール部の論理はくり返し性が少ないため、レイアウ
トをする上で障害となり易かった。
【０００８】本発明の目的は、ロジックＬＳＩ内に形成
されるランダム論理ゲート部を、回路特性を劣化させる
ことなく、規則的に配置できるようなレイアウト方式を
提供することにある。
されるランダム論理ゲート部を、回路特性を劣化させる
ことなく、規則的に配置できるようなレイアウト方式を
提供することにある。
【０００９】
【課題を解決するための手段】本発明の一実施例にかか
るロジックＬＳＩは、上記課題を解決するために以下の
構成とされる。
るロジックＬＳＩは、上記課題を解決するために以下の
構成とされる。
【００１０】第１の矩形部分と、第２の矩形部分と、前
記第１の矩形部分と前記第２の矩形部分との間に配置さ
れた第３の矩形部分と、上記第１の矩形部分の一辺と実
質的に平行に配置された主電源線および主接地線と、上
記第３の矩形部分に、上記主電源線と実質的に直交する
方向に配置された副電源線と、上記第３の矩形部分に、
上記主電源線と実質的に直交する方向に配置された副接
地線と、上記副電源線と上記副接地線との間に配置され
る複数の論理ゲートと、上記論理ゲートの内部を配線す
る第１の配線と、上記論理ゲートの間を配線する第２の
配線と、上記論理ゲートの間を配線する第３の配線とを
有し、上記主電源線および上記主接地線は、拡散層配線
又は金属２層配線のうちの上層金属配線を用いて配線さ
れ、上記副電源線および上記副接地線は金属２層配線の
うちの下層金属配線をもちいて配線され、上記第１の配
線は、上記主電源線と平行な方向および上記主電源線と
直交する方向に、金属２層配線のうちの下層金属配線を
もちいて配線され、上記第２の配線は、上記主電源線と
平行な方向に、金属２層配線のうちの上層金属配線を用
いて配線され、上記第３の配線は、上記主電源線と直交
する方向に、金属２層配線のうちの下層金属配線を用い
て配線されてなる。
記第１の矩形部分と前記第２の矩形部分との間に配置さ
れた第３の矩形部分と、上記第１の矩形部分の一辺と実
質的に平行に配置された主電源線および主接地線と、上
記第３の矩形部分に、上記主電源線と実質的に直交する
方向に配置された副電源線と、上記第３の矩形部分に、
上記主電源線と実質的に直交する方向に配置された副接
地線と、上記副電源線と上記副接地線との間に配置され
る複数の論理ゲートと、上記論理ゲートの内部を配線す
る第１の配線と、上記論理ゲートの間を配線する第２の
配線と、上記論理ゲートの間を配線する第３の配線とを
有し、上記主電源線および上記主接地線は、拡散層配線
又は金属２層配線のうちの上層金属配線を用いて配線さ
れ、上記副電源線および上記副接地線は金属２層配線の
うちの下層金属配線をもちいて配線され、上記第１の配
線は、上記主電源線と平行な方向および上記主電源線と
直交する方向に、金属２層配線のうちの下層金属配線を
もちいて配線され、上記第２の配線は、上記主電源線と
平行な方向に、金属２層配線のうちの上層金属配線を用
いて配線され、上記第３の配線は、上記主電源線と直交
する方向に、金属２層配線のうちの下層金属配線を用い
て配線されてなる。
【００１１】
【作用】ランダム論理ゲート部は、NAND，ＮＯＲ等の論
理ゲートを組合わせて構成される。本願発明の一実施例
によれば、各論理ゲート内には電源配線および接地配線
があらかじめレイアウトされている。この配線は面積上
の制約より余裕のある線幅ではないので、電源電圧変動
の影響を小さくするため、この配線長があまり長くなら
ないように制約する必要がある。さらに、レイアウト面
積の最小化を図るためには、縦方向、横方向で配線可能
な本数をほぼ同数にすることが有効である。この２つの
条件を同時に満たすレイアウト方式をが達成される。
理ゲートを組合わせて構成される。本願発明の一実施例
によれば、各論理ゲート内には電源配線および接地配線
があらかじめレイアウトされている。この配線は面積上
の制約より余裕のある線幅ではないので、電源電圧変動
の影響を小さくするため、この配線長があまり長くなら
ないように制約する必要がある。さらに、レイアウト面
積の最小化を図るためには、縦方向、横方向で配線可能
な本数をほぼ同数にすることが有効である。この２つの
条件を同時に満たすレイアウト方式をが達成される。
【００１２】また、本願発明の一実施例によれば、各論
理ゲート内にレイアウトされる電源配線および接地配線
の配線長があまり長く成らないよう構成されたロッジク
ＬＳＩが達成される。
理ゲート内にレイアウトされる電源配線および接地配線
の配線長があまり長く成らないよう構成されたロッジク
ＬＳＩが達成される。
【００１３】また、本願発明の一実施例によれば、縦方
向、横方向で配線可能な本数をほぼ同数にすることがで
き、レイアウト面積の縮小がとなるように構成されたロ
ジックＬＳＩを達成することができる。
向、横方向で配線可能な本数をほぼ同数にすることがで
き、レイアウト面積の縮小がとなるように構成されたロ
ジックＬＳＩを達成することができる。
【００１４】
【実施例】図１にマイクロプログラム制御で動作するロ
ジックＬＳＩの構成例を示す。ＲＯＭ（Read Only Memo
ry）１はマイクロプログラムを格納しておく記憶素子部
である。演算回路２はデータの演算処理を実行する部分
である。コントロール部３はマイクロプログラム４をデ
コードし、演算回路の制御信号５を生成する部分で、論
理ゲート６の組合せ回路で構成される。以下の実施例で
はこの構成に本発明のレイアウト法を適用した場合を説
明する。
ジックＬＳＩの構成例を示す。ＲＯＭ（Read Only Memo
ry）１はマイクロプログラムを格納しておく記憶素子部
である。演算回路２はデータの演算処理を実行する部分
である。コントロール部３はマイクロプログラム４をデ
コードし、演算回路の制御信号５を生成する部分で、論
理ゲート６の組合せ回路で構成される。以下の実施例で
はこの構成に本発明のレイアウト法を適用した場合を説
明する。
【００１５】多層金属配線を有するＣ−ＭＯＳプロセス
で構成されるデバイスの縦構造例を図２に示す。ｐチャ
ネルトランジスタ６、ｎチャネルトランジスタ７の組合
せにより論理ゲートを構成する。図２では２層金属配線
を有するデバイスを示しているが、配線は下層金属配線
８および上層金属配線９を用いてレイアウトする。
で構成されるデバイスの縦構造例を図２に示す。ｐチャ
ネルトランジスタ６、ｎチャネルトランジスタ７の組合
せにより論理ゲートを構成する。図２では２層金属配線
を有するデバイスを示しているが、配線は下層金属配線
８および上層金属配線９を用いてレイアウトする。
【００１６】図２で示したデバイス構造によって２入力
ＮＡＮＤゲートを構成した場合のレイアウト例を図３に
示す。２つの入力はゲート１０および１１に入力され
る。出力は下層金属配線１２に出力される。電源配線１
３および接地配線１４は下層金属配線でレイアウトされ
る。又、×印部がコンタクト部である。このように単位
となる論理ゲート内では上層金属配線を利用していない
ため、ゲート上に上層金属配線を通過させることができ
る。
ＮＡＮＤゲートを構成した場合のレイアウト例を図３に
示す。２つの入力はゲート１０および１１に入力され
る。出力は下層金属配線１２に出力される。電源配線１
３および接地配線１４は下層金属配線でレイアウトされ
る。又、×印部がコンタクト部である。このように単位
となる論理ゲート内では上層金属配線を利用していない
ため、ゲート上に上層金属配線を通過させることができ
る。
【００１７】前述の単位となる論理ゲートを組合わせて
論理構成した例を図４に示す。論理ゲート１５，１６，
１７，１８を並べるだけで電源配線１９、接地配線２０
は接続される。論理の入出力は、並べられた論理ゲート
上に、電源配線、接地配線と平行して下層金属配線２１
を、直交して上層金属配線２２をレイアウトすることで
配線する。このように論理ゲート列をつくり、金属配線
をレイアウトすることでランダムロジックは構成でき
る。
論理構成した例を図４に示す。論理ゲート１５，１６，
１７，１８を並べるだけで電源配線１９、接地配線２０
は接続される。論理の入出力は、並べられた論理ゲート
上に、電源配線、接地配線と平行して下層金属配線２１
を、直交して上層金属配線２２をレイアウトすることで
配線する。このように論理ゲート列をつくり、金属配線
をレイアウトすることでランダムロジックは構成でき
る。
【００１８】図５に本発明のレイアウト方法を適用した
コントロール部のレイアウト例を示す。マイクロプログ
ラムを格納したＲＯＭ２３と演算回路２４の間に、コン
トロール部のランダムロジックをレイアウトする。コン
トロール部への電源供給は、ＲＯＭ２３と演算回路２４
とに並行する方向に、主電源線２５，２７、主接地線２
６，２８を拡散層配線又は上層配線でレイアウトする。
この配線は電源電圧変動の影響が問題にならない程度に
充分に線幅のあるものとする。この主電源線、主接地線
に直交する方向に論理ゲート列２９，３０を構成し、ゲ
ート列の電源線３１，３３、接地線３２，３４を下層配
線で構成し、それぞれ、主電源線、主接地線に接続させ
る。この構成により、ゲート列の電源線、接地線の長さ
は、主電源線、主接地線同志の間隔で規定可能となる。
コントロール部は、ＰＯＭ２３、演算回路２４に並行す
る横方向に長くなる。そのため、ゲート列間にレイアウ
トされる上層金属配線３５等と、ゲート列上にレイアウ
トされる上層金属配線３６等の配線可能な本数はほぼ等
しくなる。
コントロール部のレイアウト例を示す。マイクロプログ
ラムを格納したＲＯＭ２３と演算回路２４の間に、コン
トロール部のランダムロジックをレイアウトする。コン
トロール部への電源供給は、ＲＯＭ２３と演算回路２４
とに並行する方向に、主電源線２５，２７、主接地線２
６，２８を拡散層配線又は上層配線でレイアウトする。
この配線は電源電圧変動の影響が問題にならない程度に
充分に線幅のあるものとする。この主電源線、主接地線
に直交する方向に論理ゲート列２９，３０を構成し、ゲ
ート列の電源線３１，３３、接地線３２，３４を下層配
線で構成し、それぞれ、主電源線、主接地線に接続させ
る。この構成により、ゲート列の電源線、接地線の長さ
は、主電源線、主接地線同志の間隔で規定可能となる。
コントロール部は、ＰＯＭ２３、演算回路２４に並行す
る横方向に長くなる。そのため、ゲート列間にレイアウ
トされる上層金属配線３５等と、ゲート列上にレイアウ
トされる上層金属配線３６等の配線可能な本数はほぼ等
しくなる。
【００１９】
【発明の効果】本発明の一実施例によれば、ランダム論
理を論理ゲート列の形でレイアウト可能で、かつ論理ゲ
ート列内の電源線および接地線の長さを規定することが
できる。 また、本発明の一実施例によれば、ゲート列
上にレイアウトされる多層金属配線の縦方向および横方
向の配線本数をほぼ等しくすることができる。
理を論理ゲート列の形でレイアウト可能で、かつ論理ゲ
ート列内の電源線および接地線の長さを規定することが
できる。 また、本発明の一実施例によれば、ゲート列
上にレイアウトされる多層金属配線の縦方向および横方
向の配線本数をほぼ等しくすることができる。
【００２０】また、本発明の一実施例によれば、そのた
め論理ゲート列の形でコントロール部をレイアウトする
場合に、本発明のレイアウト方法は電源電圧変動の影響
を受けにくく、かつレイアウト面積を小さくすることが
できるという効果がある。
め論理ゲート列の形でコントロール部をレイアウトする
場合に、本発明のレイアウト方法は電源電圧変動の影響
を受けにくく、かつレイアウト面積を小さくすることが
できるという効果がある。
【図１】マイクロプログラム制御のロジックＬＳＩの構
成図。
成図。
【図２】適用デバイスの縦構造図。
【図３】基本となる論理ゲートのレイアウト例として２
入力ＮＡＮＤゲートのレイアウトを示す図。
入力ＮＡＮＤゲートのレイアウトを示す図。
【図４】論理ゲート列によってランダム論理をレイアウ
トした例を示す図。
トした例を示す図。
【図５】本発明をコントロール部に適用したレイアウト
例を示す図。
例を示す図。
１…マイクロプログラム格納用ＲＯＭ、２…データ処理
を行なう演算回路、３…コントロール部、８…下層金属
配線、９…上層金属配線、２９，３０…論理ゲート列。
を行なう演算回路、３…コントロール部、８…下層金属
配線、９…上層金属配線、２９，３０…論理ゲート列。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 Ａ (72)発明者 中村 英夫 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 小泉 治男 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 増田 弘之 東京都小平市上水本町1479番地 日立マイ クロコンピュータエンジニアリング株式会 社内
Claims (1)
- 【請求項１】第１の矩形部分と、第２の矩形部分と、前
記第１の矩形部分と前記第２の矩形部分との間に配置さ
れた第３の矩形部分と、 上記第１の矩形部分の一辺と実質的に平行に配置された
主電源線および主接地線と、 上記第３の矩形部分に、上記主電源線と実質的に直交す
る方向に配置された副電源線と、 上記第３の矩形部分に、上記主電源線と実質的に直交す
る方向に配置された副接地線と、 上記副電源線と上記副接地線との間に配置される複数の
論理ゲートと、 上記論理ゲートの内部を配線する第１の配線と、 上記論理ゲートの間を配線する第２の配線と、 上記論理ゲートの間を配線する第３の配線とを有し、 上記主電源線および上記主接地線は、拡散層配線又は金
属２層配線のうちの上層金属配線を用いて配線され、 上記副電源線および上記副接地線は金属２層配線のうち
の下層金属配線をもちいて配線され、 上記第１の配線は、上記主電源線と平行な方向および上
記主電源線と直交する方向に、金属２層配線のうちの下
層金属配線をもちいて配線され、 上記第２の配線は、上記主電源線と平行な方向に、金属
２層配線のうちの上層金属配線を用いて配線され、 上記第３の配線は、上記主電源線と直交する方向に、金
属２層配線のうちの下層金属配線を用いて配線されてな
ることを特徴とするロジックＬＳＩ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6272020A JP2664345B2 (ja) | 1994-11-07 | 1994-11-07 | ロジックｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6272020A JP2664345B2 (ja) | 1994-11-07 | 1994-11-07 | ロジックｌｓｉ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60050502A Division JPH07107917B2 (ja) | 1985-02-20 | 1985-03-15 | ロジックｌｓｉ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07169844A true JPH07169844A (ja) | 1995-07-04 |
| JP2664345B2 JP2664345B2 (ja) | 1997-10-15 |
Family
ID=17508018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6272020A Expired - Lifetime JP2664345B2 (ja) | 1994-11-07 | 1994-11-07 | ロジックｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2664345B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59165436A (ja) * | 1983-03-11 | 1984-09-18 | Toshiba Corp | 半導体集積回路装置 |
| JPS59207641A (ja) * | 1983-05-11 | 1984-11-24 | Hitachi Ltd | 集積回路 |
-
1994
- 1994-11-07 JP JP6272020A patent/JP2664345B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59165436A (ja) * | 1983-03-11 | 1984-09-18 | Toshiba Corp | 半導体集積回路装置 |
| JPS59207641A (ja) * | 1983-05-11 | 1984-11-24 | Hitachi Ltd | 集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2664345B2 (ja) | 1997-10-15 |
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