KR970008363B1 - 트리밍 회로 - Google Patents

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가부시기가이샤 도시바
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Abstract

다수의 소자를 포함하는 반도체 장치를 CAD 장치를 사용하여 설계하는 방법이 개시되어 있다. 각 셀의 기본 설계에 대한 데이터가 CAD 장치의 라이브러리 내의 셀로서 기억된다.
각 셀에 있어서, 외부 상호접속에 관련된 소자를 접속하기 위한 다수의 접속 단자영역이 이 소자의 내부회로 형성영역으로 부터 전기적으로 단락되는 것처럼 제공된다. 이 셀을 설계되는 반도체 장치내에 소망의 위치에 배치된다. 필요한 셀이 배치된후에, 접속단자중의 하나가 다수의 접속 단자영역으로 부터 각 셀에 대하여 선택된다.
그 다음에, 선택된 접속 단자영역에 내부회로 형성영역을 접속하기 위한 상호 접속이 설계된다.

Description

반도체 장치의 설계장치 및 방법
제1도는 설계되는 논리회로의 일부인 인버터의 회로도.
제2도는 종래의 인버터 셀의 배치도.
제3도는 종래의 다른 인버터 셀의 배치도.
제4도 내지 제9도는 본 발명의 제1 실시예를 도시한도.
제4도는 인버터 셀의 배치도.
제5도는 CAD 장치의 시스템 구조를 도시한 개략도.
제6도는 인버터 셀에 알루미늄 상호접속의 접속상태를 설명하기 위한 설명도.
제7도는 인버터 셀에 알루미늄 상호접속의 접속상태를 도시한 도.
제8도는 인버터 셀에 알루미늄 상호접속의 접속상태를 도시한 도.
제9도는 인버터 셀에 알루미늄 상호접속의 접속상태를 도시한 도.
제10도 및 제11도는 본 발명의 제2 실시예를 도시한 도.
제10도는 인버터 셀의 배치도.
제11도는 인버터 셀에 알루미늄 상호접속의 접속상태를 도시한 도.
제12도 및 제13도는 본 발명의 제3 실시예를 도시한 도.
제13도는 병렬의 4단 인버터 셀의 등가회로도.
제14도 및 제15도는 본 발명의 제4 실시예를 도시한 도.
제14도는 2-입력 NAND셀의 배치도.
제15도는 2-입력 NAND셀의 등가회로도.
본 발명은 반도체 장치의 설계방법, 반도체 장치의 설계장치, 및 이 방법에 의해 설계된 반도체 장치에 관한 것으로서, 특히 상호접속 저항과 커패시턴스를 감소시키는 칩상에 배치된 셀의 상호접속의 효율적인 설계에 관한 것이다.
최근에, 각종의 셀에 데이터를 저장하는 라이브러리(library)로 구비된 CAD ( computer-aided design)를 사용하여 반도체 장치를 설계하게 하는 CAD가 발전하고 있다. 반도체 장치를 설계하는 분야에서는 셀이 단일 전기소자로서 작용을 하는 하나의 유니트를 나타내는 것으로, 인버터 또는 2-입력 NAND게이트로 대표되며, 패턴 데이터, 접속 데이터, 전기 특성데이터 및 진리표 등의 데이터 형태로 CAD장치에 존재한다.
논리회로의 설계시, 소망의 셀은 사전에 준비된 셀 데이터 라이브로리로 부터 선택된다. 각 선택된 셀의 패턴은 패턴 데이터에 근거하여 CAD장치의 화면(디스플레이)에 표시된다. CAD장치의 화면은 반도체 칩의 레이아웃을 표시하며, 조작자는 칩 레이아웃 중에 소망의 위치에 설 페턴을 배치한다. 논리회로에 필요한 모든 셀의 레이아웃을 완결한 후에, 개별 셀의 단자간에 상호 접속이 바도체 칩의 설계를 완결시키도록 자동 상호접속 모드로 자동으로 이루어진다.
제1도는 설계되는 논리회로의 일부를 도시한 것이다. 인버터 100은 PMOS 트랜지스터 101과 NMOS 트랜지스터 102에 의해 구성되는 CMOS구조이다. 트랜지스터 101과 102는 입력단자 A에 접속된 게이트와 출력단자 X에 접속된 드레인을 갖는다. 트랜지스터 101은 고전위 전원 VDD의 전원선 103에 접속된 소스를 갖는다. 트랜지스터 102는 저전위 전원 VSS의 전원 104에 접속된 소스를 갖는다.
이 인버터 100에 대응하는 셀 110의 데이터가 셀 라이브러리로 부터 판독될 때, 이 셀 110의 패턴 PA는 셀 데이터에 근거된 디스플레이상에 표시된다. 조작자는 칩 레이아웃중에 소망의 위치에 패턴 PA를 배치한다.
셀 110의 레이아웃은 제2도에 도시되어 있다. 셀 110의 패턴 PA는 제1 및 제2 트랜지스터 형성영역 111과 112, 제1, 제2 및 제3 상호접속 형성영역 113-115를 포함한다. 제1 상호접속 형성영역 113은 트랜지스터 형성영역 111과 112사이에 위치된다.
제1 트랜지스터 형성영역 111은 트랜지스터 101을 형성하는 영역으로서 셀 데이터에 의해 규정된다. 제1 트랜지스터 형성영역 111은 드레인을 형성하는 영역 111D, 게이트를 형성하는 영역 111G 및 소스를 형성하는 영역 111S를 포함한다. 드레인 영역 111D에 규정된 것은 신호선에 접속하는 접점공(contact hole)이 형성되는 영역 C1이다. 소스영역 111S에 규정된 것은 전원선 103에 접속하는 접점공이 형성되는 영역 C2이다.
제2 트랜지스터 형성영역 112는 트랜지스터 102를 형성하는 영역으로서 셀 데이터에 의해 규정된다. 제2 트랜지스터 형성영역 112는 드레인을 형성하는 영역 112D, 게이트를 형성하는 영역 112G 및 소스를 형성하는 영역 112S를 포함한다. 드레인 영역 112D에 규정된 것은 신호선에 접속하는 접점공이 형성되는 접점영역 C3이다. 소스 영역 112S에 규정된 것은 전원선 104에 접속하는 접점공이 형성되는 접점영역 C4이다.
제1 상호접속 형성영역 113은 신호선을 배치하는 영역으로서 규정된다. 제1 상호 접속 형성영역 113은 폴리실리콘 배선에 의해 트랜지스터 형성영역 111과 112의 양쪽 게이트 영역 111G와 112G를 접속하는 상호접속 영역 L1 및 알루미늄 배선에 의해 드레인 영역 111D와 112D를 접속하는 상호 접속 영역L2를 갖는다. 상호접속 영역 L1에 규정된 것은 신호선에 접속하는 접점공이 형성되는 접점영역 C5이다.
제2 상호접속 형성영역 114는 신호선을 배치하는 영역으로서 규정된다. 제2 상호접속 형성영역 114는 폴리실리콘 배선에 의해 신호선에 제1 트랜지스터 형성영역 111의 게이트 영역 111G를 접속하는 상호접속 영역L3 및 전원선에 접속하는 접점공이 형성되는 접점영역 C6을 갖는다. 상호접속 영역 L3에 규정된 것은 신호선에 접속하는 접점공이 형성되는 접점영역 C7이다.
제3 상호접속 형성영역 115는 신호선을 배치하는 영역으로서 규정된다. 제3 상호접속 형성영역 115는 폴리실리콘 배선에 의해 신호선에 제2 트랜지스터 형성영역 112의 게이트 영역 112G를 접속하는 상호접속 영역 L4 및 전원선에 접속하는 접점공이 형성되는 접점 영역 C8를 갖는다. 상호접속 영역 L4에 규정된 것은 신호선에 접속하는 접점공이 형성되는 접점영역 C9이다.
개별 접점영역 C5,C7과 C9, 및 개별 상호접속 영역 L1,L3와 L4가 자동 상호접속 공정으로 상호접속 효율성(단위면적당 배선수)을 향상시키도록 제공된다. 개별 접점영역 C5,C7과 C9는 자동 상호접속 모드에서 상호접속점(즉, 입력단자 A)으로서 인지되며, 트랜지스터 101과 102의 게이트를 신호선에 접속하는 노드를 제공한다. 신호선을 제1 상호접속 형성영역 113에 배치할 수 없는 경우에도, 접점영역 C7 또는 C9는 신호선을 제2 상호접속 형성영역 114 도는 제3 상호접속 형성영역 115중 어느 한쪽에 배치하도록 하므로, 각 게이트가 접점영역 C7 또는 C9를 거쳐 신호선에 접속될 수 없다. 마찬가지로, 접점영역 C1과 C3는 자동 상호접속 모드에서 상호접속점(즉, 출력단자 X)으로서 인지되고 상호접속 효율성을 향상시키는데 기여한다.
접점영역 C9가 제2도에 도시된 바와같이 알루미늄 신호선에 대한 입력 단자 A로서 선택되는 경우에, 예를들면 이 신호선 LA가 접점영역 C9를 거쳐 상호접속영역 L4에 형성된 폴리실리콘 상호접속에 결합된다. 반도체 장치가 실제 이 상호접속 설계도에 근거하여 제조되는 경우, 상호접속 영역 L3에 형성된 다른 폴리실리콘 상호접속은 반도체 장치에 불필요한 용장 상호접속으로서 남는다.
접점영역 C5가 알루미늄 신호선에 대한 입력단자 A로서 선택되는 경우, 이 신호선은 접점영역 C5를 거쳐 상호접속영역 L1에 형성된 폴리실리콘 상호접속에 결합된다. 반도체 장치가 실제 이 상호접속 설계도에 근거하여 제조되는 경우, 상호접속 영역 L3과 L4에 형성된 폴리실리콘 상호접속은 불필요한 용장 상호접속으로서 남는다.
이들 용장 상호접속은 바람직하지 않은 여분의 저항과 커패시턴스를 신호선에 부여한다. 여분의 저항과 커패시턴스는 동작 지연의 형태로 트랜지스터 101과 102의 동작 특성을 저하시킨다.
제3도는 다른 인버터 셀 120의 패턴 A를 도시한 것이다. 셀 120의 패턴 PA에 있어서, 제2도에 도시된 셀의 패턴과는 달리, 제2 및 제3 상호접속 형성영역 114와 115는 접점영역 C7과 C9를 갖지 않는다.
더욱이, 제2 및 제3 상호접속 형성영역 114 및 115의 상호접속 영역 L3과 L4는 각각의 노드 121과 122로 연장된다. 더욱이, 접점영역 C5로부터 중앙노드 123으로 연장되는 알루미늄 상호접속용의 새로운 상호접속 영역 L5가 제1 상호접속 형성영역 113에 규정된다. 환언하면, 상호접속 영역 L5는 신호선이 알루미늄 상호접속인 경우에 제공된다. 신호선이 폴리실리콘 상호접속인 경우에는 상호접속 영역 L3 또는 L4중 어느한쪽이 제공된다.
노드 122가 제3도에 도시된 바와같이 폴리실리콘 LP로 이루어진 신호선에 대한 입력단자 A로서 선택되는 경우에, 이 신호선 LP는 노드 122를 거쳐 상호접속 영역 L4에 형성된 폴리실리콘 상호접속에 접속된다. 반도체 장치가 실제 이 상호접속 설계도에 근거하여 제조되는 경우, 상호접속 영역 L5에 형성된 알루미늄 상호접속과 상호접속 영역 L3에 형성된 폴리실리콘 상호접속은 불필요한 상호접속으로 되어 용장 상호접속으로 된다. 노드 123(상호접속 영역 L5)이 알류미늄 신호선에 대해 선택되는 경우에, 상호접속 영역 L3과 L4에 형성된 폴리실리콘 상호접속은 반도체 장치에 불필요한 상호접속으로서 존재하여 용장 상호접속으로 된다.
그러므로, 본 발명의 주목적은 설계된 반도체 장치에서 용장 상호접속을 감소시켜 고효율성의 상호접속으로 반도체 장치를 설계할 수 있는 설계방법을 제공하는데 있다.
본 발명의 다른 목적은 본 발명을 구체화하는 설계방법을 행하는 장치를 제공하는데 있다. 본 발명에 따른 반도체 장치의 설계방법 및 장치는 반도체 장치의 고집적화는 더 향상시키고 그 동작속도를 증가시킨다.
본 발명에 따라 상술된 목적들을 달성하기 위하여, CAD장치를 사용하여 다수의 전기소자를 포함하는 반도체 장치를 설계하기 위한 개선된 방법이 제공된다.
본 발명에 따라, 각종 소자의 기본 설계에 대하여 복수개의 데이터를 CAD장치의 라이브러리 내에 셀로서 기억된다. 각 셀에서, 외부접속에 관련 회로소자를 접속하는 다수의 접속 단자영역이 이 회로소자의 내부회로 형성영역으로 부터 전기적으로 단락되는 것으로서 규정된다. 이 셀은 설계되는 반도체 장치에서의 소망의 위치에 배치된다. 필요한 셀(다수의 셀)을 배치한 후에, 하나의 단자영역이 각 셀에 대한 접속 단자영역으로 부터 선택된다. 그 다음에, 선택된 접속단자 영역에 내부회로 형성영역을 접속하는 상호접속이 설계된다.
신규한 것으로 여겨지는 본 발명의 특징은 첨부된 특허청구의 범위에 특정적으로 설명되어 있다. 본 발명은 그 목적과 이점과 함께 첨부된 도면과 이하의 바람직한 실시예의 설명을 참조함으로써 확실히 이해 될 수가 있다.
MOSIC 설계 장치용으로 채택된 바와 같이 본 발명의 제1 실시예를 제4도-제9도와 참조하여 설명한다. 제5도는 반도체 장치 설계장치인 CAD장치의 시스템 구조를 도시한 것이다. CAD장치는 중앙처리 장치(CPU) 201, 메모리 202, 입력장치 203, 프린터 204 및 디스플레이 205를 포함한다. 개별 구성성분 201-205는 시스템 버스 206에 인해 상호접속된다.
CPU 201은 메모리 202에 기억된 반도체 장치 설계 프로그램에서 동작한다. 설계프로그램은 설계되는 반도체 칩상에 배치된 회로소자들간의 상호접속을 자동적으로 발생시키는 공지의 자동 상호접속 모드루틴을 포함한다. 메모리 202는 프로그램을 실행하는데 필요한 각종의 데이터를 더 기억하며, CPU 201에 의해 행해진 처리결과를 임시적으로 기억한다. 셀 라이브러리는 메모리 202에 기억된다. 셀 라이브러리는 버스 206을 거쳐 광 디스크 등의 외부 기록매체(도시되어 있지 않음)로 부터 메모리 202에 적하된다. 셀 라이브러리는 각종의 셀에 대한 데이터를 포함한다.
입력장치 203은 키보드와 마우스(모드 도시되어 있지 않음)로 구비된다. 조작자에 의한 조작에 근거하여, 입력장치 203은 메모리 202에 기억된 셀 라이브러리로 부터의 소망의 셀 데이터를 판독하기 위한 명령을 CPU 201에 전송한다.입력장치 203으로 부터 CPU 201에의 명령에 응하여, 프린터 204와 디스플레이 205가 CPU 201에 의해 행해진 처리 결과를 출력한다.
제4도는 셀 라이브러리에 기억된 인버터 셀 1의 레이아웃 패턴 P를 도시한 것이다. 인버터 셀 1의 등가회로는 제1도에 도시된 인버터 100의 것과 동일하다. 셀 패턴 P는 메모리 202에서 셀 라이브러리 내의 셀 데이터를 반영하여 디스플레이 205에 표시된다. 조작자의 요구에 따라, 패턴 P는 디스플레이 화면에 소정의 위치(설계되는 반도체 칩의 소정의 위치)에 배치된다. 패턴 P는 제1 및 제2 트랜지스터 형성영역 2와 3 및 제1 내지 제3 상호접속 형성영역 4 내지 6을 포함한다. 트랜지스터 형성영역 2와 3은 제1 상호접속 형성영역 4를 샌드위치한다. 제1 트랜지스터 형성영역 2는 PMOS 트랜지스터 101을 형성하는 영역으로서 셀 데이터에 의해 규정된다. 제1 트랜지스터 형성영역 2내에는 3개의 영역, 드레인을 형성하는 영역 2D, 폴리실리콘으로 이루어진 게이트를 형성하는 영역 2G 및 소스를 형성하는 영역 2S가 있다. 드레인 영역 2D에 규정된 것은 인버터를 다른 회로소자에 접속하는 신호선에 접속하기 위하여 접점공이 형성되는 접점영역 C1이다. 이 접점영역 C1은 설계장치에 의해 자동 상호접속으로 상호접속점(즉, 출력단자 X)으로서 인지된다. 소스영역 2S에 규정된 것은 접점공을 형성하는 접점영역 C2이다. 전원선 103은 이 접점영역 C2에 접속되게 된다.
제2 트랜지스터 형성영역 3은 NMOS 트랜지스터 102를 형성하는 셀 데이터에 의해 규정된다. 제2 트랜지스터 형성영역 3내에는 3개의 영역, 드레인을 형성하는 영역 3D, 폴리실리콘으로 이루어진 게이트를 형성하는 영역 3G 및 소스를 형성하는 영역 3S가 있다. 드레인 영역 3D에 규정된 것은 신호선에 접속하기 위하여 접점공이 형성되는 접점영역 C3이다. 이 접점영역 C3는 자동 상호접속시 상호접속점(즉, 출력단자 X)으로서 인지된다. 소스영역 3S에 규정된 것은 전원선 104에 접속하기 위하여 접점공이 형성되는 접점영역 C4이다.
제1 상호접속 형성영역 4는 신호선을 배치하기 위한 영역으로서 셀 데이터에 의해 규정된다. 제1 상호접속 형성영역 4에는 상호접속 영역 L1을 포함한다. 이 상호접속 영역 L1은 트랜지스터 형성영역 2와 3의 게이트 영역 2G와 3G에 공통의 층으로 부터 형성되며, 폴리실리콘 배선에 의하여 게이트 영역 2G와 3G를 함께 접속하도록 한다.
상호접속 영역 L1의 중앙에 규정된 것은 신호선을 접속하기 위하여 접점공이 형성되는 접점영역 C5이다. 이 접점영역 C5는 자동 상호접속시 상호접속점(즉, 입력단자 A ) 으로서 인지된다.
알루미늄 배선에 의해 드레인 영역 2D와 3D를 접속하기 위한 상호접속 영역 L2는 제1 상호접속 형성영역 4와 트랜지스터 형성영역 2와 3위에 규정된다.
제2 상호접속 형성영역 5는 전원선 103과 신호선을 배치하기 위한 영역으로서 셀 데이터에 의해 규정된다. 제2 상호접속 형성영역 5는 제1 단자영역을 구성하는 것으로서 제1 트랜지스터 형성영역 2의 게이트 영역 2G와 동일한 층에 형성되는 2개의 단자 8과 9를 포함한다.
단자영역 8과 9는 폴리실리콘 단자를 8과 9를 포함한다. 단자영역 8과 9는 게이트 영역 2G와 분리하여 게이트 영역 2G로 부터 연장되는 선에 위치되며, 폴리실리콘 배선에 의해 게이트 영역 2G에 접속되게 한다. 단자 8과 9는 자동 상호접속시 상호접속점 (즉, 입력단자 A)로서 인지된다.
제3 상호접속 형성영역 6은 전원선 104와 신호선을 배치하기 위한 영역으로서 셀 데이터에 의해 규정된다. 제3 상호접속 형성영역 6은 제2 단자 영역을 구성하는 것으로서, 제2 트랜지스터 형성영역 3의 게이트 영역 3G와 동일한 층에 형성되는 2개의 단자 10과 11을 포함한다. 단자영역 10과 11은 폴리실리콘 단자를 형성하는데 이용된다. 단자영역 10과 11은 게이트 영역 3G와 분리하여 게이트 영역 3G로 부터 연장되는 선에 위치되며, 폴리실리콘 배선에 의해 게이트 영역 3G에 접속되게 한다. 단자영역 10과 11은 자동 상호접속시 상호접속점(즉, 입력단자 A)으로서 인지된다.
셀 라이브러리 내에 등록된 셀은 특정영역이 입력단자 A 및/또는 출력단자 X 상호접속점 이라는 것을 디스플레이상에 표시하는 텍스트(text)데이터로 각각 제공된다. 이 인버터 셀 데이터에 대하여, 입력단자 A를 표시하는 텍스트는 단자영역 8 내지 11에 대해 제공되고 출력단자 X를 표시하는 텍스트는 접점영역 C1과 C3에 대해 제공된다.
셀 1이 이러한 CAD장치를 사용하여 칩상에 배치되는 경우, 자동 상호접속 프로그램은 셀 1의 데이터에 근거한 입력단자 A와 칩상에 셀 1의 배치위치를 제공하는 단자영역 8 내지 11의 각각의 온-칩(on-chip)좌표를 산정한다. 자동 상호접속프로그램은 입력단자 A에 대한 후보로서 영역 8 내지 11중 하나를 선택하고, 노드(즉, 입력단자 A)로서 선택된 영역을 인지하여, 선택된 영역에 신호선을 배치한다.
마찬가지로, 자동 상호접속 프로그램은 출력단자 X를 제공하는 접점영역 C1과 C3의 각각의 온-칩 좌표를 산정한다. 자동 상호접속 프로그램은 출력단자 X에 대한 후보로서 영역 C1과 C3중 하나를 선택하고, 노드(즉, 출력단자 X)로서 선택된 영역을 인지하여, 선택된 영역에 신호선을 배치한다.
출력단자 9가 자동 상호접속 모드에서 입력단자 A로서 선택된다고 가정하는 경우, CAD장치는 제6도에 도시된 바와 같이 접점공이 형성되는단자 영역 9에 새로운 접점영역 12를 규정한다. 그 다음에, CAD장치는 자동 상호접속에 의하여 접점영역 12에 신호선으로서 알류미늄 배선 LA를 배치한다. 또한, CAD장치는 폴리실리콘 배선에 의하여 단자영역 8과 9를 접속하기 위한 상호접속 영역 13과 폴리실리콘 배선에 의하여 단자영역 8과 게이트 영역 2G를 접속하기 위한 상호접속 영역 14를 규정한다. 그러므로, 알루미늄 배선 LA는 영역 12,9,13,8,14를 거쳐 게이트 영역 2G에 접속된다.
이 자동 상호접속 처리에 따라, 나머지 단자영역 10과 11은 기초의 게이트 영역 3G에 접속되지 않는다. 따라서 제조시, 불필요한 폴리실리콘 배선이 게이트 영역 3G에 형성되는 NMOS 트랜지스터 102의 게이트에 부가되지 않는다. 따라서, 가산 저항과 캐패시턴스는 동작지연의 형태로 트랜지스터 101과 102의 동작 특성의 저하로 인한 칩내의 알루미늄 배선 LA에 부가되지 않는다.
접점영역 12가 단자영역 9에 새롭게 규정되더라도, 접점공을 형성하기 위한 접점영역이 나머지 단자영역 8,10 및 11에 형성된다.
그러므로, 다른 셀에 접속하기 위한 알루미늄 배선 LA'는 제7도에 도시된 바와 같이, 나머지 영역 8,10 및 11에 배치될 수 없다. 이것은 칩상에 상호접속 효율성(단위면적당 배선수)을 향상시킨다.
단자영역 8이 자동 상호접속 모드에서 입력단자 A로서 선택된다고 가정하는 경우에, CAD장치는 제8도에 도시된 바와 같이, 접점공이 형성되는 단자영역 8에 새로운 접점영역 15를 규정한다. 그 다음에, CAD장치는 알루미늄 상호접속에 의하여 접점영역 15에 신호선으로서 알루미늄 배선 LA를 배치한다. 또한, CAD장치는 폴리실리콘 배선에 의하여 단자영역 8과 게이트 영역 2G를 접속하기 위한 상호접속 영역 16을 새롭게 규정한다. 그러므로, 알루미늄 배선 LA는 영역 15,8 및 16을 거쳐 게이트 영역 2G에 접속된다.
이 때에, 폴리실리콘 상호접속을 위한 영역이 단자영역 9와 8 사이에 형성되지 않는다. 폴리실리콘 상호접속 영역은 단자영역 10과 11 및 게이트 영역 3G사이에 형성되지 않는다. 이 때에, 중앙 접점영역 C5는 설계되는 칩상에 놓여진 인버터 셀 데이터로 부터 제거되므로, 제조된 반도체 칩에 형성되지 않는다.
그러므로, 불필요한 폴리실리콘 배선이 트랜지스터 101과 102의 게이트에 부가되지 않는다. 따라서, 제조된 반도체 장치는 불필요한 상호접속을 포함하지 않는다. 그래서, 가산 저항과 캐패시턴스는 동작 지연의 형태로 트랜지스터 101과 102의 동작 특성이 저하되는 칩내의 알루미늄 배선 LA에 부가되지 않는다.
접점공을 형성하는 접점영역이 단자영역 9에 형성되지 않으므로, 다른 셀에 접속하기 위한 알루미늄 배선 LA'는 제8도에 도시된 바와 같이, 단자영역 9에 배치될 수 있고, 이것에 의하여 상호접속 효율성을 향상시킨다. 더욱이, 접점공을 형성하는 접점영역이 상호접속 영역 L1에 형성되지 않으므로, 칩상에 상호접속 효율성이 마찬가지로 향상된다.
더욱이, 단자영역 11이 입력단자 A로서 선택된다고 가정하는 겨우, CAD장치는 제9도에 도시된 바와 같이 접점공이 형성되는 단자영역 11에 새로운 접점영역 17를 규정한다. 그 다음에, CAD장치는 자동 상호접속에 의하여 접점영역 17에 신호선으로서 알루미늄 배선 LA를 배치한다. 또한, CAD장치는 폴리실리콘 배선에 의하여 단자영역 10과 11을 접속하기 위한 상호접속 영역 18과 폴리실리콘 배선에 의하여 단자영역 10과 게이트 영역 3G를 접속하기 위한 상호접속 영역 19를 새롭게 규정한다. 그러므로, 알루미늄 배선 LA는 영역 17,11,18,10 및 19를 거쳐 게이트 영역 3G에 접속된다. 이 때에, 접점영역 C5는 칩 설계데이터로 부터 소거되고 실제 칩상에 형성될 수 없다.
자동 상호접속 모드에 있어서, 오버라잉(overling) 단자영역 8과 9는 게이트 영역 2G에 접속되지 않는다. 그러므로, 불필요한 폴리실리콘 배선은 게이트영역 2G에 형성되는 PMOS 트랜지스터 101의 게이트에 부가되지 않는다. 그러므로, 제조된 반도체 장치는 불필요한 상호접속을 포함하지 않는다. 따라서, 가산 저항과 캐패시턴스는 동작지연의 형태로 트랜지스터 101과 102의 동작 특성이 저하되는 칩내의 알루미늄 배선 LA에 부가되지 않는다.
접점공을 형성하기 위한 접점영역 17이 단자영역 11에 새롭게 규정되더라도, 접점영역은 나머지 단자영역 8 내지 10에 형성되지 않는다. 그러므로, 다른 셀에 접속하기 위한 알루미늄 배선 LA는 나머지 단자영역 8 내지 10에 배치될 수가 없어서 상호접속 효율성의 향상이 확보된다. 더욱이, 접점공을 형성하기 위한 접점영역 C5는 상호접속 영역 L1에 형성되지 않는다. 이것은 마찬가지로 칩상에 상호접속 효율성을 향상시킨다.
상술된 바와 같은 실시예에 있어서, 인버터 셀 1은 입력단자 A가 되는 4개의 단자영역 8 내지 11을 갖는다. 단자영역 8 내지 11은 서로 떨어져 배열되고, 또한 트랜지스터 101과 102의 게이트가 형성되는 게이트 영역 2G와 3G와 떨어져 있다. 자동 상호접속 모드에 있어서, 접점공을 형성하는 영역은 입력단자 A로서 선택된 단자영역에 새롭게 규정된다. 상호접속 영역은 폴리실리콘 배선에 의하여 2개의 영역을 접속하기 위하여 선택된 단자영역과 선택된 단자영역에 가장 근접한 게이트 영역사이에 새롭게 규정된다.
그러므로, 자동 상호접속 처리에 있어서, 필요한 상호접속만이 설계되고 불필요한 상호접속이 신호선에 부가되지 않는다. 물론, 용장 상호접속은 CAD장치에서 자동 상호접속 처리에 의하여 생성된 배치 데이터에 근거하여 제조되는 반도체 장치에서 최소화된다.
이 실시예에 따라, 접점공을 형성하기 위한 영역이 입력단자 A로서 선택된 단자영역과 다른 영역에 규정되지 않는다. 이것은 다른 신호 또는 전원선의 영역이 비선택된 단자영역에 규정되지 않게 하여 칩상에 상호접속 효율성을 향상시킨다.
4개의 단자영역 8 내지 11이 이 실시예의 셀 1에 제공되도라도, 단자영역의 수가 증가될 수 있다. 교대적으로, 단자영역의 수가 필요에 따라 감소될 수 있다. 예를 들면, 1개의 단자영역 8만이 제공되거나 2개의 단자영역 8과 9만이 제공될 수 있다.
이제, 본 발명의 제2실시예를 제10도 및 제11를 참조하여 설명한다. 설명의 편의상, 제4도에 도시된 셀1에 사용된것과 참조숫자를 동일한 구조를 표시하도록 사용하여, 그 설명을 일부 생략한다.
제10도는 셀 라이브러리에 기억된 인버터 셀 21의 배치 패턴 P를 도시한 것이다. 인버터 셀 21의 등가회로는 제4도에 도시된 인버터 셀 1의 것과 동일하다. 셀 21의 패턴 P는 메모리 202의 셀 라이브러리로 부터 판독되는 셀 21의 데이터에 근거하여 디스플레이 205에 표시된다. 셀 21의 패턴 P는 제4도에 도시된 인버터 셀 1의 것보다 폭이 좁다.
많은 격자가 CAD를 용이하게 하도록 디스플레이 205의 화면전체에 X,Y축 방향으로 동일한 간격으로 표시된다. X방향의 셀 패턴 P의 폭은 인접한 격자간의 거리에 의하여 제4도에 도시된 셀 1의 패턴 P의 것보다 작다. 제4도에서의 셀1의 패턴 P에 있어서, 영역 C2와 C4는 Y방향으로 배열된 격자로 이루어진 제1 칼럼에 배열된다. 4개의 영역 8 내지 11은 제1격자 칼럼에 인접한 2격자 칼럼의 격자에 규정되고, 여기서 영역 C2와 C4가 형성된다. 접점영역 C1과 C3은 제2격자 칼럼에 인접한 제3 격자 칼럼의 격자에 규정되고, 여기서 영역 8-11이 형성된다.
입력단자 A로서 각각 규정된 단자영역 22와 23은 각각 셀 21의 영역 5와 6에 형성된다. 단자영역 22와 23 모드는 접점영역 C1과 C3가 속하는 격자칼럼의 격자상에 형성된다. 상호접속 영역 4의 중앙 접점영역 C5는 접점영역 C2와 C4가 속하는 격자칼럼의 격자상에 형성된다. 2개의 영역 2G와 3G를 접속하는 영역 L1은 중앙 접점영역 C5를 통과하도록 크랭크(crank) 형성을 갖는다.
제2 상호접속 영역 5에는 폴리실리콘 상호접속을 제공하는 L 형상영역 24이 형성되어 있다. 이 영역 24는 오버라잉 게이트 영역 2G에 접속되어 단자영역 22로 부터 소정의 거리에서 분리된다. 제3 상호접속 영역 6에는 폴리실리콘 상호접속을 제공하는 L 형상영역 25가 형성되어 있다. 이 영역 25는 기초의 게이트 영역 3G에 접속되어 단자영역 23으로 부터 소정의 거리에서 분리된다.
단자영역 22가 자동 상호접속 모드로 입력단자 A로서 선택된다고 가정하는 경우, CAD장치는 제11도에 도시된 바와 같이 접점공이 형성되는 단자영역 22에 접점영역 26을 새롭게 규정한다. 그 다음에, CAD장치는 자동 상호접속에 의하여 접점영역 26에 신호선으로서 알루미늄 배선 LA를 배치한다. 또한, CAD장치는 폴리실리콘 배선에 의해 단자영역 22와 영역 24를 접속하기 위한 상호접속 영역 27을 새롭게 규정한다. 그러므로, 알루미늄 배선 LA는 영역 26,22,27 및 24를 거쳐 게이트 영역 2G에 접속된다.
이 상호접속 설계에 따라 제조되는 반도체 칩에 있어서, 폴리실리콘 상호접속 영역도 접점영역 C5도 단자영역 23과 영역 25사이에 형성되지 않는다. 불필요한 폴리실리콘 상호접속이 트랜지스터 102의 게이트 내의 영역 25에 의해 규정된 부분에 형성되더라도, 이것은 종래의 셀 110의 것보다 상당히 짧다. 이것은 알루미늄 배선 LA에 가산된 저항과 캐패시턴스를 감소시킨다.
격자에 단자영역 22와 23의 위치는 자동 상호접속에 의해 알루미늄 배선 LA(칩에 알루미늄 배선 LA의 통로의 설정)의 접속을 상당히 용이하게 한다. 더욱이, 이 셀 21은 제4도에 도시된 셀 1보다 작은 크기를 갖는다. 보다 작은 크기는 반도체 장치의 패킹(packing) 밀도를 증가시킨다.
이제, 본 발명의 제3 실시예를 제12도와 제13도를 참조하여 설명한다. 설명의 편의상, 제1도에 도시된 셀에 대해 사용된것과 동일한 참조숫자를 동일한 구조를 표시하는데 사용하여, 그 설명을 일부 생략한다.
제12도는 셀 라이브러리에 기억된 병렬의 4단 인버터 셀 31의 배치를 도시한 것이다. 제13도는 셀 31의 등가회로를 도시한 것이다. 셀 31은 4단에 배열된 제4도의 4개 인버터 셀에 상당하고 4개의 PMOS 트랜지스터 101과 4개의 NMOS 트랜지스터 102를 포함한다. 셀 31의 패턴 P는 메모리 202 내의 셀 라이브러리로 부터 판독된 셀 31의 데이터에 근거하여 디스플레이 205에 표시된다. 셀 31의 패턴 P의 영역은 제4도에 도시된 인버터 셀 1의 패턴 P의 영역의 4배이다.
제1 트랜지스터 형성영역 2는 4개의 PMOS 트랜지스터 101이 형성되는 영역으로서 규정된다. 제1 트랜지스터 형성영역 2는 드레인이 형성된 2개의 영역 2D, 폴리실리콘으로 이루어진 게이트가 형성된 4개의 영역 2G, 소스가 형성된 3개의 영역 2S를 포함한다. 각 드레인 영역 2D에 규정된 것은 접점공이 신호선에 접속하기 위해 형성되는 접점영역 C1이다. 이 접점영역 C1은 자동 상호접속 처리로 상호접속점(즉, 출력단자 X)으로서 인지된다. 접점공이 전원선을 위해 형성되는 접점영역 C2가 각 소스영역 2S에 규정된다.
제2 트랜지스터 형성영역 3은 4개의 NMOS 트랜지스터 102를 형성할 영역으로서 규정된다. 제2 트랜지스터 형성영역 3은 드레인을 형성하는 2개의 영역 3D, 폴리실리콘으로 이루어진 게이트를 형성하는 4개의 영역 3G, 및 소스를 형성하는 3개의 영역 3S를 포함한다. 각 드레인 영역 3D에 규정된 것은 접점공을 신호선에 접속하기 위해 형성하는 접점 영역 C3이다. 이 접점영역 C3은 자동 상호접속 처리시 상호접속점(즉, 출력단자 X)로서 인지된다. 전원선용 접점공을 형성하는 접점영역 C4는 각 소스영역 3S에 규정된다.
제1 상호접속 형성영역 4는 신호선의 배치를 허용하기 위한 영역으로서 규정된다. 제1 상호접속 형성영역 4에는 4개의 상호접속 영역 L1이 있다. 상호접속 영역 L1은 트랜지스터 형성영역 2와 3의 게이트 영역 2G와 3G와 동일한 층에 형성되어 폴리실리콘 배선에 의하여 관련된 영역 2G와 3G를 접속한다. 각 상호접속 영역 L1에 규정된 것은 신호선에 접속을 제공하도록 접점공을 형성하는 점점영역 C5이다. 이들 4개의 접점영역 C5는 자동 상호접속 처리시 상호접속점(즉, 입력단자 A)로서 인지된다. 제1 트랜지스터 형성영역 4는 또한 알루미늄 배선에 의해 인접한 접점영역 C5를 접속하도록 그 안에 규정된 상호접속 영역 32를 갖는다.
제2 상호접속 형성영역 5는 전원선 103과 신호선의 배치용 영역으로서 규정된다. 4개의 내부 단자영역 8과 4개의 외부 단자영역 9는 제2 상호접속 형성영역 5에 규정된다. 1개의 내부 단자영역 8과 1개의 외부 단자영역 9는 1쌍으로 이루어지고, 4쌍의 단자영역 8과 9는 각각 4개의 게이트 영역 2G에 대응한다. 내부 및 외부 단자 영역 8과 9는 폴리실리콘 배선에 의해 각각의 게이트 영역 2G에 접속되도록 하고, 그 각각은 각 게이트 영역 2G를 형성하도록 제조된 폴리실리콘층의 일부에 의해 형성된다. 각 단자쌍의 내부 및 외부 단자영역 8과9는 관련된 게이트 영역 2G의 연장선에 서로 떨어져 위치된다. CAD장치는 자동 상호접속 처리시 상호접속점(즉, 출력단자 A)으로서 각각의 단자영역 8과 9를 인지한다.
제3 상호접속 형성영역 6은 전원선 104와 신호선의 배치를 허용하기 위한 영역으로서 규정된다. 4개의 내부 단자영역 10과 4개의 외부 단자영역 11은 제3 상호접속 형성영역 6에 규정된다. 1개의 내부 단자영역 10과 1개의 외부영역단자 11은 1쌍으로 이루어지고, 4쌍의 단자영역 10과 11은 각각 4개의 게이트 영역 3G에 대응한다.
내부 및 외부 단자영역 10과 11은 폴리실리콘 배선에 의해 각각의 게이트 영역 3G에 접속되도록 하고, 그 각각은 각 게이트 영역 3G를 형성하도록 제조된 폴리실리콘층의 일부에 의해 형성된다. 각 단자쌍의 내부 및 외부 단자영역 10과 11은 관련된 게이트 영역 3G의 연장선에 서로 떨어져 위치된다. CAD장치는 자동 상호접속 처리시 상호접속점(즉, 입력단자 A)로서 각각의 단자영역 10과 11을 인지한다.
상호접속 영역 33은 각각의 드레인 영역 2D의 접점영역 C1과 각각의 드레인 영역 3D의 접점영역 C3에 형성된 접점공 모두를 알루미늄 배선에 의하여 접속하기 위하여 셀 31에 규정된다.
16개 단자영역 8중 하나가 자동 상호접속 처리시 선택되는 경우, 접점공이 선택된 단자영역을 위하여 형성되는 영역이 새롭게 규정된다. 더욱이, 선택된 단자영역과 그 관련된 게이트 영역 사이에서만 새롭게 규정되는 것은 양쪽 영역을 접속하는 상호접속 영역이다. 반도체 장치가 이 실시예의 칩 설계에 따라 제조되는 경우, 필요한 상호접속만이 이 반도체 칩상에 형성되고 불필요한 상호접속이 신호선에 부가되지 않는다. 더욱이, 접점공을 형성하기 위한 영역은 입력단자 A로서 선택되지 않은 영역에 규정된다. 이것은 다른 신호선 또는 전원선용 영역을 비선택된 단자영역에 규정하도록 하여, 칩의 상호접속 효율성을 향상시킨다.
이제, 본 발명의 제4 실시예를 제14도와 제15도를 참조하여 설명한다. 설명의 편의상, 제4도에 도시된 셀 1에 사용된것과 동일한 참조숫자를 동일한 구조를 표시하도록 사용하여, 그 설명을 일부 생략한다.
제14도는 셀 라이브러리에 기억된 2-입력 NAND셀 41의 배치 패턴 P를 도시한 것이다. 제15도는 셀 41의 등가회로를 도시한 것이다. 셀 41은 접속된 제4도의 2개의 인버터 셀 1에 상당하고, 2개의 PMOS 트랜지스터 101과 2개의 NMOS 트랜지스터 102를 포함한다. 셀 41의 패턴 P는 메모리 202의 셀 라이브러리로 부터 판독된 셀 41의 데이터에 근거하여 디스플레이 205에 표시된다. 셀 41의 패턴 P의 영역은 제4도에 도시된 인버터 셀 1의 패턴 P의 영역의 2배이다. 제1 트랜지스터 형성영역 2는 2개의 PMOS 트랜지스터 101을 형성할 영역으로서 규정된다. 제1 트랜지스터 형성영역 2는 공통 드레인을 형성하는 영역 2G, 및 소스를 형성하는 2개의 영역 2S를 포함한다. 공통 드레인 영역 2D에 규정되는 것은 신호선에 접속하기 위해 접점공을 형성하는 접점영역 42이다. 접점영역 42는 자동 상호접속 처리시 출력단자 X로서 인지된다. 전원선을 접속하기 위해 접점공을 형성하는 접점영역 C2는 각 소스 영역 2S에 규정된다.
제2 트랜지스터 형성영역 3은 2개의 NMOS 트랜지스터 102를 형성할 영역으로서 규정된다. 제2 트랜지스터 형성영역 3은 공통 드레인을 형성하는 영역 3D, 폴리실리콘으로 이루어진 게이트를 형성하는 2개의 영역 3G, 및 소스를 형성하는 2개의 영역 3S을 포함한다. 소스 영역 3S중 하나는 전원선에 접속을 제공하도록 접점공을 형성하는 접점영역 43을 갖는 반면에, 다른 소스영역 3S는 신호선에 접속을 제공하도록 접점공을 형성하는 접점영역 44를 포함한다. 접점영역 44는 자동 상호접속 처리시 출력단자 X로서 인지된다.
제1 상호접속 형성영역 4는 신호선의 배치를 허용하기 위한 영역으로서 규정된다. 제1 상호접속 형성영역 4에는 2개의 상호접속 영역 L1이 있다. 이 상호접속 영역 L1은 트랜지스터 형성영역 2와 3의 게이트 영역 2G와 3G와 동일한 층에 형성되어 관련된 영역 2G와 3G를 폴리실리콘 배선에 의하여 접속한다. 각 상호접속 영역 L1의 중앙에 규정되는 것은 신호선에 접속을 제공하도록 접점공을 형성하는 접점영역 C5이다. 이 접점영역 C5는 자동 상호접속 처리시 등가회로의 입력단자 A1과 A2로서 인지된다.
제2상호접속 형성영역 5는 전원선과 신호선의 배치를 허용하기 위한 영역으로서 규정된다. 2개의 내부 단자영역 8과 2개의 외부 단자영역 9는 제2 상호접속 형성영역 5에 규정된다. 1개의 내부 단자영역 8과 1개의 외부 단자영역 9는 1쌍으로 이루어지고, 2쌍의 단자영역 8과 9는 각각 2개의 게이트 영역 2G에 대응한다. 내부 및 외부 단자영역 8과 9는 폴리실리콘 배선에 의하여 각각의 게이트 영역 2G에 접속되도록 하며, 그 각각은 각게이트 영역 2G를 형성하도록 제조된 폴리실리콘층의 일부에 의해 형성된다. 각 단자쌍의 내부 및 외부 단자영역 8과 9는 관련된 게이트 영역 2G의 연장선에 서로 떨어져 위치된다. CAD장치는 자동 상호접속 처리시 상호접속점(즉, 입력단자 A)으로서 각각의 단자영역 8과 9를 인지한다.
제3 상호접속 형성영역 6은 전원선과 신호선의 배치를 허용하기 위한 영역으로서 규정된다. 2개의 내부 단자영역 10과 2개의 외부 단자영역 11이 제3 상호접속 형성영역 6에 규정된다. 1개의 내부 단자영역 10과 1개의 외부 단자영역 11이 1쌍으로 이루어지고, 2쌍의 단자영역 10과 11은 각각 2개의 게이트영역 3G에 대응한다. 내부 및 외부 단자영역 10과 11은 폴리실리콘 배선에 의하여 각각의 게이트 영역 3G에 접속되도록 하고, 그 각각은 각 게이트 영역 3G를 형성하도록 제조된 폴리실리콘층의 일부에 의해 형성된다. 각 단자쌍의 내부 및 외부 단자영역 10과 11은 관련된 게이트 영역 3G의 연장선에 서로 떨어져 위치된다. CAD장치는 자동 상호접속 처리시 상호접속점(즉, 출력단자 A)로서 각각의 단자영역 10과 11을 인지한다.
상호접속 영역 45는 접점영역 42와 접점영역 44에 형성된 접점공을 알루미늄 배선에 의하여 접속하도록 셀 41에 규정된다.
단자영역 8 내지 11중 하나가 자동 상호접속 처리시 선택되는 경우, 선택된 단자영역에 대하여 접점공을 형성하는 영역이 새롭게 규정된다. 더욱이, 선택된 단자영역과 그 관련된 게이트 영역 사이에서만 새롭게 규정된 것은 양쪽영역을 접속하기 위한 상호접속 영역이다. 반도체 장치가 이 실시예의 칩 설계에 따라 제조되는 경우, 필요한 상호접속만이 이 반도체 칩상에 형성되고 불필요한 상호접속이 신호성에 부가되지 않는다.
더욱이, 접점공을 형성하기 위한 영역은 입력단자 A1과 A2로서 선택되지 않는 영역에 규정되지 않는다. 이것은 다른 신호선 또는 전원선용 영역을 비선택된 단자영역에 규정하도록 하여, 칩상에 상호접속 효율성을 향상시킨다.
여기에 본 발명의 4개 실시예만을 설명하였지만, 본 발명의 정신 또는 범위로 부터 벗어남이 다른 많은 특정형태로 실시될 수 있다는 것이 해당분야의 숙련자에게 명백시된다. 특히, 본 발명은 상기 4개의 실시예의 셀 이외에 갈륨비소 트랜지스터로 구성된 셀 또는 쌍극성 트랜지스터로 구성된 셀에 적합될 수 있다. 또한, 본 발명은 게이트 어레이를 형성하는 셀 적용될 수 있다.
그러므로, 본 실시예들은 실례로서 고려되어진 것이며, 본 발명은 본 발명의 상세한 설명에 제한되지 않고 첨부된 특허청구의 범위의 범위내에서 변경될 수가 있다.

Claims (14)

  1. 각각 관련된 내부회로 영역을 갖는 다수의 회로소자를 포함하고, 각 회로소자에 대한 설계 데이터가 셀로서 제공되는 반도체 장치의 설계방법에 있어서, 회로소자의 내부회로 영역과 전기적으로 분리되는 외부 상호접속에 관련된 회로소자를 접속하기 위한 적어도 1개의 접속단자를 갖는 셀을 규정하고, 설계되는 반도체 장치내의 소망의 위치에 규정하는 단계로 얻어진 셀을 배치하며, 셀의 접속단자에 내부회로 영역을 접속하기 위한 상호접속을 설계하는 단계로 이루어지는 반도체 장치의 설계방법.
  2. 제1항에 있어서, 셀이 내부회로 영역에 전기접속되는 제2 접속단자를 갖는 반도체 장치의 설계방법.
  3. 제2항에 있어서, 셀이 각각 게이트를 갖는 2개의 트랜지스터를 조합하여 형성된 인버터를 규정하고, 제2 접속단자가 2개의 트랜지스터의 각 게이트에 접속된 접점영역에 의해 형성되는 반도체 장치의 설계방법.
  4. 다수의 회로소자를 포함하고, 각 소자의 설계데이터가 셀로서 제공되는 반도체 장치의 설계방법에 있어서, 1개의 셀 내의 소자의 내부회로 영역으로 부터 전기적으로 단락되는 것처럼 외부 상호접속에 회로소자를 접속하기 위한 다수의 접속단자를 규정하고, 설계되는 반도체 장치 내의 소망의 위치에 규정하는 단계로 얻어진 셀을 배치하며, 다수의 접속단자중 하나를 선택하며, 셀 내의 선택된 접속단자에 내부회로영역의 상호접속을 설계하는 단계로 이루어지는 반도체 장치의 설계방법.
  5. 제4항에 있어서, 셀이 내부회로영역에 전기접속으로서 규정된 제2 접속단자를 갖는 반도체 장치의 설계방법.
  6. 제4항에 있어서, 셀이 인버터를 규정하고 다수의 접속단자가 인버터를 구성하는 트랜지스터의 게이트 전극으로서 이용되는 반도체 장치의 설계방법.
  7. 제6항에 있어서, 인버터의 셀이 2개의 MOS 트랜지스터를 구성하며, 셀의 배치패턴이 제1 상호접속 영역, 제2 상호접속 영역, 제3 상호접속 영역, 제1 상호접속 영역과 제2 상호접속 영역 사이에 제공된 PMOS 트랜지스터 영역, 제1 상호접속 영역과 제3 상호접속 영역 사이에 제공된 NMOS 트랜지스터, PMOS 트랜지스터 영역의 게이트 영역과 NMOS 트랜지스터 영역의 게이트 영역을 접속하도록 제1 상호접속 영역에 제공된 상호접속 영역, PMOS 트랜지스터 영역의 게이트 영역과 떨어져 위치되고 제2 상호접속 영역에 형성되는 제1외부 상호접속에 회로소자를 접속하도록 제공된 제1 단자영역, NMOS 트랜지스터 영역의 게이트 영역과 떨어져 위치되고 제3 상호접속 영역에 형성되는 제2 외부 상호접속에 회로소자를 접속하도록 제공된 제2 단자 영역으로 이루어지고, 제1 및 제2 단자 영역중 하나를 선택하고, 인접한 트랜지스터 영역의 게이트 영역에 선택된 단자 영역을 접속하기 위한 상호접속 영역을 설계하는 단계로 더 이루어지는 반도체 장치의 설계방법.
  8. 제7항에 있어서, 상호접속 영역내에 상호접속이 게이트 영역을 형성하기 위한 폴리실리콘 층에 의해 형성되고, 제1 및 제2 단자 영역내에 상호접속이 게이트 영역을 형성하는데 사용되는 폴리실리콘 층의 일부에 의해 형성되고, 관련된 게이트 영역에 선택된 단자영역을 접속하기 위한 상호접속 영역내에 상호접속이 접속단자를 형성하기 위해 사용된 폴리실리콘 층의 일부에 의해 형성되고, 선택된 단자 영역에 또는 이 위에 접점영역을 제공하고 접점공이 외부 상호접속에 선택된 단자 영역을 접속하도록 접점영역에 형성되는 단계로 더 이루어지는 반도체 장치의 설계방법.
  9. 제4항에 있어서, 2-입력 NAND 게이트의 셀과 다수의 접속단자가 2-입력 NAND 게이트를 구성하는 트랜지스터의 게이트 전극에 대해 고안되는 반도체 장치의 설계방법.
  10. 각각 관련된 내부회로 영역을 갖는 다수의 회로소자를 포함하고, 각 회로소자에 대한 설계 데이터가 셀로서 제공되는 반도체 장치의 설계장치에 있어서, 각각 관련된 회로소자에 대한 설계데이터를 규정하는 다수의 셀을 포함하는 라이브러리를 기억하는 기억수단과, 회로소자 각각이 회로소자의 내부회로 영역과 전기적으로 분리되는 외부 상호접속에 회로소자를 접속하기 위한 다수의 접속 단자영역과 다수의 단자회로 영역을 갖고, 소망의 회로에 대해 사전에 준비된 논리설계에 근거하여 라이브러리로 부터 필요한 셀을 판독하며, 설계되는 반도체 장치내의 소망의 위치에 셀 패턴을 배치하는 셀 배치수단과, 셀의 각각에 대하여 셀의 다수의 접속단자 영역중 하나를 선택하여 선택된 접속단자 영역에 외부 상호접속을 할당하도록 위치된 셀의 접속단자 영역을 사이에 상호접속을 설계하는 제1 상호접속 설계수단과, 제1 상호접속 설계수단에 의해 선택된 접속단자 영역의 각각을 각 셀의 관련된 내부회로 영역에 접속하기 위한 상호접속을 설계하는 제2 상호접속 설계수단으로 이루어지는 반도체 장치의 설계장치.
  11. 제10항에 있어서, 선택된 접속단자 영역의 각각에 또는 그 위에 접점영역을 설계하는 제3상호접속 설계수단으로 더 이루어져 접점공이 외부 상호접속에 선택된 단자영역을 접속하도록 형성되어지는 반도체 장치의 설계장치.
  12. 제10항에 있어서, 기억수단이 CAD장치의 메모리이고 셀 배치수단과 제1 및 제2 상호접속 설계수단이 중앙처리장치, 메모리 및 입/출력 장치를 갖는 CAD장치에 포함되는 반도체 장치의 설계장치.
  13. 데이터 셀 상에 설계된 회로소자를 통합하고, 그 회로소자가 소정의 내부회로 영역에 포함된 내부회로와, 내부회로에 전기접속된 적어도 1개의 접속단자와, 내부회로로 부터 전기적으로 단락되는 것처럼 회로소자의 영역내에 제공된 적어도 1개의 다른 접속단자를 포함하는 반도체 장치.
  14. 제13항에 있어서, 회로소자가 내부회로로서 2개의 트랜지스터로 이루어지는 인버터인 반도체 장치.
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0780851B1 (en) * 1995-12-20 2003-06-11 International Business Machines Corporation A semiconductor IC chip with electrically adjustable resistor structures
FR2756198B1 (fr) * 1996-11-26 1998-12-18 Pechiney Aluminium Procede d'insolubilisation et de consolidation de brasques usees provenant des cuves d'electrolyse hall-heroult
AU750155B2 (en) * 1998-01-27 2002-07-11 Umax Data Systems Inc. Apparatus and method for controlling a stepping motor
EP0999483B1 (fr) * 1998-11-05 2009-01-21 EM Microelectronic-Marin SA Procédé d'ajustement de la marche d'un module horloger au moyen de fusibles destructibles par laser
CH692534A5 (fr) * 1998-11-05 2002-07-15 Em Microelectronic Marin Sa Procédé d'ajustement de la marche d'un module horloger au moyen de fusibles destructibles par laser.
JP2000294800A (ja) * 1999-04-07 2000-10-20 Mitsubishi Electric Corp ツェナーザッピング装置及びツェナーザッピング方法
JP2000340656A (ja) * 1999-05-28 2000-12-08 Fujitsu Ltd トリミング回路
US6472897B1 (en) * 2000-01-24 2002-10-29 Micro International Limited Circuit and method for trimming integrated circuits
KR100716954B1 (ko) 2000-09-05 2007-05-14 삼성전자주식회사 비디오 신호 처리 ｉｃ의 디엠파시스 회로 설계방법 및이를 이용한 ｉｃ
US6993467B2 (en) * 2000-12-05 2006-01-31 Toko, Inc. Method and circuits for performing offline circuit trimming
DE10163484A1 (de) * 2001-12-21 2003-07-10 Austriamicrosystems Ag Zenerdiode, Zenerdiodenschaltung und Verfahren zur Herstellung einer Zenerdiode
JP4076925B2 (ja) * 2003-08-12 2008-04-16 ローム株式会社 電圧生成回路
SE526368C2 (sv) 2003-10-30 2005-08-30 Infineon Technologies Ag Zener-Zap Minne
JP2008501233A (ja) * 2004-05-28 2008-01-17 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 低電圧ｃｍｏｓトランジスタを用いた高電圧スイッチ
JP4712404B2 (ja) * 2005-02-02 2011-06-29 三洋電機株式会社 半導体装置
JP4958257B2 (ja) * 2006-03-06 2012-06-20 オンセミコンダクター・トレーディング・リミテッド マルチチップパッケージ
US7265608B1 (en) * 2006-04-11 2007-09-04 Faraday Technology Corp. Current mode trimming apparatus
JP2013110368A (ja) * 2011-11-24 2013-06-06 Sharp Corp 半導体集積回路およびそれを用いた光センサ機器
JP6103815B2 (ja) 2012-04-13 2017-03-29 ラピスセミコンダクタ株式会社 不揮発性メモリ回路、及び半導体装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4412241A (en) * 1980-11-21 1983-10-25 National Semiconductor Corporation Multiple trim structure
US4713599A (en) * 1985-01-04 1987-12-15 Motorola, Inc. Programmable trimmable circuit having voltage limiting
US4766366A (en) * 1985-01-04 1988-08-23 Motorola, Inc. Trimmable current source
US4689494A (en) * 1986-09-18 1987-08-25 Advanced Micro Devices, Inc. Redundancy enable/disable circuit
JPS63204627A (ja) * 1987-02-19 1988-08-24 Seiko Instr & Electronics Ltd Ｉｃ用トリミング回路
US5124596A (en) * 1989-09-18 1992-06-23 Analog Devices, Inc. Single-temperature-trimmable fet input circuit having active channel segments of different areas
US5079516A (en) * 1990-08-21 1992-01-07 National Semiconductor Corporation User-proof post-assembly offset voltage trim
US5055902A (en) * 1990-12-14 1991-10-08 Lambert Craig N VP -corrected offset voltage trim
US5321322A (en) * 1991-11-27 1994-06-14 Aptix Corporation Programmable interconnect architecture without active devices

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Publication number Publication date
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US5446407A (en) 1995-08-29

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