JP4958257B2 - マルチチップパッケージ - Google Patents

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Description

本発明は、半導体チップ上に形成されたアナログ回路の特性の安定化に関する。
現在、半導体チップはアナログ回路とデジタル回路の混載である場合が多い。アナログ回路とは、アナログ値の信号をデータとして用いる回路の総称であり、例えば、基準電圧発生回路や、位相ロックループ（ＰＬＬ）や、アナログ／デジタル変換回路、デジタル／アナログ変換回路、位相比較回路等が含まれる。デジタル回路とは、デジタル値の信号をデータとして用いる回路の総称であり、各種の論理回路によって構成される演算回路やメモリなどが含まれる。
一般的に、デジタル回路はデジタル信号を扱うため、ノイズに強く、また微弱な信号で動作できるので高速、低消費電力である。一方、アナログ回路はアナログ信号を扱うため、電源電圧、温度、製造ばらつきなどで動作特性が変動しやすい回路である。そのため、ヒューズ回路やＥＥＰＲＯＭなどで構成された不揮発性レジスタによって、アナログ回路の特性が調整されることがある。
図５は従来の半導体チップパッケージの平面図を示し、図６は図５の半導体チップパッケージにおけるＣ−Ｃ線断面図を示している。半導体チップ１０１上には、デジタル回路１０２及びアナログ回路１０３が形成されている。また、半導体チップ１０１上には、アナログ回路１０３の回路特性を調整するための情報を格納するように不揮発性レジスタ１０４も形成されている。この不揮発性レジスタ１０４に格納された情報によって、アナログ回路１０３の回路特性が調整される。デジタル回路１０２、アナログ回路１０３及び不揮発性レジスタ１０４上には絶縁膜がコーティングされている。
また、半導体チップ１０１の周辺部分には、これらデジタル回路１０２、アナログ回路１０３と半導体チップの外部との信号授受を行うパッド１０７を有する。パッド１０７はリードフレーム１０８（図５では不図示）にワイヤ１０９をワイヤボンディングするための電極である。
図７は半導体チップ１０１のアナログ回路１０３及び不揮発性レジスタ１０４の例示である。アナログ回路１０３では、バンドギャップレファレンス（ＢＧＲ）回路１１１により生成された電圧Ｖｉｎがオペアンプ１１２の＋入力端子に入力され、オペアンプ１１２から出力電圧Ｖｏｕｔが出力される。出力電圧Ｖｏｕｔと接地電圧ＧＮＤとの間には、抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５が直列に接続される。抵抗Ｒ１と抵抗Ｒ２の間の端子電圧はスイッチＳ１を介してオペアンプ１１２の−入力端子に入力される。同様に、抵抗Ｒ２と抵抗Ｒ３の間の端子電圧はスイッチＳ２を介して、抵抗Ｒ３と抵抗Ｒ４の間の端子電圧はスイッチＳ３を介して、抵抗Ｒ４と抵抗Ｒ５の間の端子電圧はスイッチＳ４を介して、それぞれオペアンプ１１２の−入力端子に入力される。スイッチＳ１、Ｓ２、Ｓ３、Ｓ４は、不揮発性レジスタ１０４に格納された情報により、いずれか１つのみがオンし、その他の３つはオフする。
ここで、Ｒｔｏｔａｌ＝Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４＋Ｒ５とする。例えば、スイッチＳ１がオンする場合には、出力電圧Ｖｏｕｔは、Ｖｏｕｔ＝Ｖｉｎ×Ｒｔｏｔａｌ／（Ｒ２＋Ｒ３＋Ｒ４＋Ｒ５）となる。同様に、スイッチＳ２がオンする場合には、出力電圧Ｖｏｕｔは、Ｖｏｕｔ＝Ｖｉｎ×Ｒｔｏｔａｌ／（Ｒ３＋Ｒ４＋Ｒ５）となる。スイッチＳ３がオンする場合には、出力電圧Ｖｏｕｔは、Ｖｏｕｔ＝Ｖｉｎ×Ｒｔｏｔａｌ／（Ｒ４＋Ｒ
５）となる。スイッチＳ４がオンする場合には、出力電圧Ｖｏｕｔは、Ｖｏｕｔ＝Ｖｉｎ×Ｒｔｏｔａｌ／（Ｒ５）となる。このようにスイッチＳ１、Ｓ２、Ｓ３、Ｓ４のいずれをオンさせるか選択することで、アナログ回路１０３の回路特性である出力電圧Ｖｏｕｔが調整されることになる。
不揮発性レジスタ１０４は、レーザ照射によるヒューズ素子切断の有無により情報を格納するヒューズ回路やＥＥＰＲＯＭなどの不揮発性メモリにより情報を格納するもので構成される。不揮発性レジスタ１０４は、格納された情報により、スイッチＳ１、Ｓ２、Ｓ３、Ｓ４のいずれか１つのみがオンするような信号を出力する。
特開２００２-１００７２９
図５に例示したような半導体チップ１０１の生産工程においては、アナログ回路１０３の回路特性の不良品は早期にスクリーニングすることが望ましい。そこで、ウェーハ上に半導体チップ１０１が形成された状態において、いわゆるウェーハソートの段階で、不揮発性レジスタ１０４に格納された情報によりアナログ回路１０３の回路特性が許容範囲に入っているかどうかが判定されることになる。
しかし、このようにウェーハ段階でアナログ回路１０３の回路特性が調整された半導体チップ１０１がパッケージングされてモールド樹脂で封止されると、ウェーハ段階で調整した回路特性が変化してしまうことが分かった。
本発明は上記実情に鑑みてなされたものであり、その目的は、不揮発性レジスタにより特性が調整されるアナログ回路の回路特性を、パッケージングにより変化することを好適に抑制することにある。
また、不揮発性レジスタに格納された情報によりアナログ回路の回路特性を調整しない場合であっても、アナログ回路の回路特性がパッケージングにより変化することを好適に抑制することも本発明の目的とする。
本発明は、不揮発性レジスタと上記不揮発性レジスタにより特性が調整されるアナログ回路領域とが形成された第１の半導体チップと、接着剤を介して、上記アナログ回路領域に重畳して装着される第２の半導体チップと、を有するマルチチップパッケージである。
さらに、本発明は、上記接着剤はフィラーを含まないマルチチップパッケージあるいは上記第２の半導体チップはダミーチップであるマルチチップパッケージである。
また、本発明は、上記第２の半導体チップはその表面上に回路領域が形成されているマルチチップパッケージである。
また、本発明は、アナログ回路領域が形成された第１の半導体チップと、接着剤を介して、上記アナログ回路領域に重畳して装着されるダミーチップである第２の半導体チップと、を有するマルチチップパッケージである。
本発明によれば、不揮発性レジスタにより特性が調整されるアナログ回路の回路特性を、パッケージングにより変化することを好適に抑制するができる。
図１は、本発明の第１の実施形態にかかる半導体マルチチップパッケージの平面図を示し、図２は図１の半導体マルチチップパッケージにおけるＡ−Ａ線断面図を示している。半導体チップ１上には、デジタル回路２及びアナログ回路３が形成されている。また、半導体チップ１上には、アナログ回路３の回路特性を調整するための情報を格納するように不揮発性レジスタ４も形成されている。この不揮発性レジスタ４に格納された情報によって、アナログ回路３の回路特性が調整される。デジタル回路２、アナログ回路３及び不揮発性レジスタ４上には絶縁膜がコーティングされている。
本実施形態の特徴とするところは、不揮発性レジスタにより回路特性が調整されるアナログ回路３の回路領域に重畳して別の半導体ダミーチップ１１が接着剤１２を介して装着されたマルチチップパッケージであることにある。半導体ダミーチップ１１は、その裏面に配置される接着剤１２、例えば、ダイアタッチテープによって、半導体チップ１のアナログ回路３の回路領域上に装着される。その他、接着剤１２は、エポキシ系樹脂などの非導電性ペーストであっても良い。
半導体チップ１の周辺部分には、これらデジタル回路２、アナログ回路３と半導体チップ１の外部との信号授受を行うパッド７を有する。パッド７はリードフレーム８（図１では不図示）にワイヤ９をワイヤボンディングするための電極である。半導体チップ１のアナログ回路３及び不揮発性レジスタ４は、例えば、図７と同様のものである。その後、半導体チップ１及び半導体ダミーチップ１１をモールド樹脂で封止して、マルチチップパッケージとする。
このようなマルチチップパッケージの構成とすることで、不揮発性レジスタにより特性が調整されるアナログ回路３の回路特性を、パッケージングにより変化することを好適に抑制することができる。その理由の１つとして、モールド樹脂封止によるアナログ回路３の回路領域表面での応力が緩和されることが考えられる。
なお、接着剤１２は、フィラーを含まないことが好適である。接着剤１２がフィラーが含むと、アナログ回路３の領域上のフィラーが局所的にアナログ回路３への応力に影響を与えるからである。
図３は本発明の第２の実施形態にかかる半導体マルチチップパッケージの平面図を示し、図４は図３の半導体マルチチップパッケージにおけるＢ−Ｂ線断面図を示している。第１の実施形態と同様の構成については同一の番号を付し、説明を省略する。
第２の実施形態が第１の実施形態と異なるのは、半導体チップ２１のアナログ回路３の回路領域上に装着されるのは、半導体ダミーチップ１１ではなく、半導体チップ３１に置き換わっていることである。半導体チップ３１上には、回路領域が形成されている。半導体チップ３１としては、例えば、ＤＲＡＭやＳＲＡＭなどの各種メモリチップや各種演算回路で構成された半導体集積回路チップが考えられる。半導体チップ３１上のパッド３７と半導体チップ２１上のパッド５との間をワイヤ３９でワイヤボンディングすることで、半導体チップ３１上の回路と半導体チップ２１上の回路とが電気的に接続される。
これにより、本実施の形態では、不揮発性レジスタにより特性が調整されるアナログ回路３の回路特性を、パッケージングにより変化することを好適に抑制するができると共に、さらに、マルチチップパッケージ内の積層チップを回路領域としても有効に活用することができるので、マルチチップパッケージ全体として回路の集積度を上げることができる。
なお、第１の実施形態における半導体ダミーチップ１１と半導体チップ１とは、同じ材料組成の基板、例えばシリコン基板からなっていることが好適であり、同様に、第２の実施形態における半導体チップ３１と半導体チップ２１も、同じ材料組成の基板からなっていることが好適である。モールド樹脂封止によるアナログ回路３の回路領域表面での応力は、積層される半導体チップが同じ材料組成の基板である方が緩和されるからである。
上記実施形態では、不揮発性レジスタにより特性が調整されるアナログ回路３の回路特性を、パッケージングにより変化することを好適に抑制するものを示したが、これに限られない。例えば、不揮発性レジスタに格納された情報によってアナログ回路の回路特性を調整しないような場合であっても、そのアナログ回路の回路領域に重畳して別の半導体ダミーチップ１１を接着剤１２を介して装着することで、アナログ回路の回路特性がパッケージングにより変化することを好適に抑制することができる。
本発明にかかるチップパッケージの第１の実施の形態の平面図。 図１の実施の形態におけるＡ−Ａ線断面図。 本発明にかかるチップパッケージの第２の実施の形態の平面図。 図３の実施の形態におけるＢ−Ｂ線断面図。 従来の半導体チップパッケージの平面図。 図５の半導体チップパッケージにおけるＣ−Ｃ線断面図。 半導体チップのアナログ回路及び不揮発性レジスタの例。
符号の説明
１、２１：半導体チップ（第１の半導体チップ）
２：デジタル回路
３：アナログ回路
４：不揮発性レジスタ
５：パッド
７：パッド
８：リードフレーム
９：ワイヤ
１１、３１：半導体チップ（第２の半導体チップ）
１２：接着剤
３７：パッド
３９：ワイヤ

Claims (5)

  1. モールド樹脂封止されるマルチパッケージであって、
    不揮発性レジスタと上記不揮発性レジスタにより特性が調整されるアナログ回路領域とが形成されたアナログ混載型の第１の半導体チップと、
    接着剤を介して、前記半導体チップの上記アナログ回路領域上にのみ重畳して局所的に装着される第２の半導体チップと、を有することを特徴とするマルチチップパッケージ。
  2. 請求項１に記載のマルチチップパッケージにおいて、
    上記第２の半導体チップは、ダミーチップであることを特徴とするマルチチップパッケージ。
  3. 請求項１に記載のマルチチップパッケージにおいて、
    上記第２の半導体チップは、その表面上に回路領域が形成されていることを特徴とするマルチチップパッケージ。
  4. モールド樹脂封止されるマルチチップパッケージであって、
    アナログ回路領域が形成されたアナログ混載型の第１の半導体チップと、
    接着剤を介して、前記半導体チップの上記アナログ回路領域上にのみ重畳して局所的に装着されるダミーチップである第２の半導体チップと、を有することを特徴とするマルチチップパッケージ。
  5. 請求項１乃至４のいずれか１項に記載のマルチチップパッケージにおいて、
    上記第２の半導体チップは、上記第１の半導体チップと同じ材料組成の基板からなっていることを特徴とするマルチチップパッケージ。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8779599B2 (en) 2011-11-16 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packages including active dies and dummy dies and methods for forming the same
KR101936355B1 (ko) * 2012-11-22 2019-01-08 에스케이하이닉스 주식회사 멀티-칩 시스템 및 반도체 패키지
US9613931B2 (en) 2015-04-30 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out stacked system in package (SIP) having dummy dies and methods of making the same
KR102477352B1 (ko) * 2017-09-29 2022-12-15 삼성전자주식회사 반도체 패키지 및 이미지 센서

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3175981B2 (ja) * 1992-10-28 2001-06-11 株式会社東芝 トリミング回路
JPH08204582A (ja) * 1995-01-20 1996-08-09 Fujitsu Ltd 半導体集積回路
JP3268740B2 (ja) * 1997-08-20 2002-03-25 株式会社東芝 Ａｓｉｃの設計製造方法、スタンダードセル、エンベッテドアレイ、及びマルチ・チップ・パッケージ
JPH11168185A (ja) * 1997-12-03 1999-06-22 Rohm Co Ltd 積層基板体および半導体装置
JP3224796B2 (ja) * 1999-09-20 2001-11-05 ローム株式会社 半導体装置
JP3831593B2 (ja) 2000-09-21 2006-10-11 三洋電機株式会社 マルチチップモジュール
JP4243077B2 (ja) * 2002-07-23 2009-03-25 株式会社ルネサステクノロジ 半導体装置およびその製造方法
JP2004146816A (ja) * 2002-09-30 2004-05-20 Matsushita Electric Ind Co Ltd 固体撮像装置およびこれを用いた機器
JP4615189B2 (ja) * 2003-01-29 2011-01-19 シャープ株式会社 半導体装置およびインターポーザチップ
JP3948430B2 (ja) * 2003-04-03 2007-07-25 ソニー株式会社 半導体集積回路の製造方法
JP2004363187A (ja) 2003-06-02 2004-12-24 Denso Corp 半導体パッケージ
JP4366472B2 (ja) * 2003-11-19 2009-11-18 Ｏｋｉセミコンダクタ株式会社 半導体装置
KR100843137B1 (ko) * 2004-12-27 2008-07-02 삼성전자주식회사 반도체 소자 패키지
JP2006186375A (ja) * 2004-12-27 2006-07-13 Samsung Electronics Co Ltd 半導体素子パッケージ及びその製造方法
TWI305410B (en) * 2005-10-26 2009-01-11 Advanced Semiconductor Eng Multi-chip package structure
TWI263314B (en) * 2005-10-26 2006-10-01 Advanced Semiconductor Eng Multi-chip package structure

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