JP2000260961A - マルチチップ型半導体装置 - Google Patents

マルチチップ型半導体装置

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Abstract

(57)【要約】 【課題】外部接続端子数を少なくすることができる、フ
ィールドプログラマブルゲートアレイを有するマルチチ
ップ型半導体装置を提供する。 【解決手段】親チップ１の表面に子チップ２が重ねて接
合され、チップ・オン・チップ構造の半導体装置を構成
している。親チップ１には、ＦＰＧＡ回路５０および切
り換え回路５１が形成されている。子チップ２には、Ｆ
ＰＧＡ回路５０の回路設定情報を記憶するための不揮発
性コンフィギュレーションメモリ回路６０が形成されて
いる。ＦＰＧＡ回路５０またはコンフィギュレーション
メモリ回路６０は、切り換え回路５１を介して、外部接
続パッド１２に選択的に接続される。外部接続パッド１
２および切り換え回路５１を介して、不揮発性コンフィ
ギュレーションメモリ回路６０をプログラムできる。ま
た、外部接続パッド１２および切り換え回路５１を介し
てＦＰＧＡ回路５０に対する入出力を行える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、フィールドプロ
グラマブルゲートアレイを有するマルチチップ型半導体
装置に関する。
【０００２】
【従来の技術】ユーザが所望の回路をプログラムするこ
とができるＦＰＧＡ（フィールドプログラマブルゲート
アレイ）は、とくに、多品種少量生産品に利用されるこ
とが多い。従来から用いられているＦＰＧＡは、図５に
示すように、プログラマブルゲートアレイ１０１と、こ
のプログラマブルゲートアレイ１０１のスイッチの状態
を設定するためのＳＲＡＭ（スタティックＲＡＭ）１０
２とをＣＭＯＳプロセスで集積したＦＰＧＡチップ１０
０からなる。そして、このＦＰＧＡチップ１００を内蔵
したＩＣパッケージに、ＥＰＲＯＭ１１０が外付けされ
る。このＥＰＲＯＭ１１０に、プログラマブルゲートア
レイ１０１のスイッチの状態を設定するためのスイッチ
設定情報を書き込むことにより、所望の回路が得られ
る。
【０００３】ＦＰＧＡチップ１００およびＥＰＲＯＭ１
１０は、それぞれ、別のＩＣパッケージに収容され、こ
れらの間の接続は、プリント配線基板を介して達成され
るようになっているのが一般的である。
【０００４】
【発明が解決しようとする課題】しかし、上述の構成で
は、ＦＰＧＡチップ１００には、ＥＰＲＯＭ１１０との
接続のための接続パッドを設けなければならないから、
その分、チップ面積が大きくなったり、プログラマブル
ゲートアレイ１０１への信号の入出力数が制限されたり
するという問題がある。
【０００５】この問題は、ＦＰＧＡとＥＰＲＯＭとを１
チップに集積することによって解決されるであろうが、
ゲートアレイとＥＰＲＯＭとを共通のチップ上に形成す
るプロセスは極めて複雑であり、コストの大幅な増加に
つながるため、好ましい解決方法とは言えない。また、
ＦＰＧＡがＥＰＲＯＭとともに組み込まれた電子機器が
市場に出回ると、ＥＰＲＯＭの内容が、第三者によって
容易に読み出されるおそれがあり、このＥＰＲＯＭの記
憶データの秘密性が保持できないことも、問題となって
いた。
【０００６】そこで、この発明の目的は、上述の技術的
課題を解決し、外部接続端子数を少なくすることができ
る、フィールドプログラマブルゲートアレイを有するマ
ルチチップ型半導体装置を提供することである。また、
この発明の他の目的は、設定情報の秘密性を良好に保持
することができる、フィールドプログラマブルゲートア
レイを有するマルチチップ型半導体装置を提供すること
である。
【０００７】
【課題を解決するための手段および発明の効果】上記の
目的を達成するための請求項１記載の発明は、フィール
ドプログラマブルゲートアレイを有する第１の半導体チ
ップと、上記フィールドプログラマブルゲートアレイの
回路設定のための設定情報を記憶するための書き込み可
能な不揮発性メモリを有する第２の半導体チップと、上
記第１の半導体チップと上記第２の半導体チップとを接
続するチップ間接続部材とを含むことを特徴とするマル
チチップ型半導体装置である。
【０００８】上記の構成によれば、第１の半導体チップ
に形成されたフィールドプログラマブルゲートアレイの
設定情報は、第２の半導体チップに形成された不揮発性
メモリに記憶されるようになっていて、これらの第１お
よび第２の半導体チップは、チップ間接続部材によっ
て、互いに接続されるようになっている。そして、第１
および第２の半導体チップは、たとえば、共通のパッケ
ージ内に封止されるなどして、マルチチップ型半導体装
置を構成している。
【０００９】これにより、フィールドプログラマブルゲ
ートアレイの回路を設定するための外部接続端子を省く
ことができるから、外部接続端子数を少なくすることが
でき、フィールドプログラマブルゲートアレイの入出力
数についての制限が少なくなる。また、フィールドプロ
グラマブルゲートアレイと不揮発性メモリとは、別のチ
ップ上に形成されるので、製造プロセスが複雑になるこ
ともない。
【００１０】なお、上記チップ間接続部材は、ボンディ
ングワイヤであってもよい。また、請求項４に記載され
ているようなチップ・オン・チップ構造が採用される場
合には、第１および／または第２の半導体チップの表面
に形成された金属隆起電極であってもよい。この金属隆
起電極は、厚膜状のバンプであってもよく、バンプほど
は高さの高くない金属薄膜（たとえば、金属蒸着膜）で
あってもい。
【００１１】請求項２記載の発明は、上記第１の半導体
チップは、上記不揮発性メモリのプログラム端子と、上
記フィールドプログラマブルゲートアレイの入出力端子
とに共通に用いられる外部接続端子と、この外部接続端
子を上記不揮発性メモリまたは上記フィールドプログラ
マブルゲートアレイに選択的に接続する切り換え回路と
を含むものであることを特徴とする請求項１記載のマル
チチップ型半導体装置である。
【００１２】この構成によれば、第１の半導体チップ
は、不揮発性メモリのプログラムと、フィールドプログ
ラマブルゲートアレイに対する入出力とに共通に用いら
れる外部接続端子を有している。そして、切り換え回路
によってこの外部接続端子の接続を切り換える構成とな
っているので、外部接続端子を効果的に削減できる。こ
れにより、第１半導体チップのチップ面積の削減に寄与
することができ、また、フィールドプログラマブルゲー
トアレイの入出力数に対する制限も軽減できる。
【００１３】請求項３記載の発明は、上記外部接続端子
と上記不揮発性メモリとの間の接続を永久的に遮断する
設定情報保護機構をさらに含むことを特徴とする請求項
２記載のマルチチップ型半導体装置である。この構成に
よれば、不揮発性メモリに設定情報を書き込んだ後に、
設定情報保護機構により、不揮発性メモリと外部接続端
子との間を永久的に遮断すれば、不揮発性メモリへの外
部からのアクセスが不可能な状態となる。これにより、
不揮発性メモリの設定情報の秘密性が保持される。
【００１４】請求項４記載の発明は、上記第１の半導体
チップの表面に上記第２の半導体チップが重ねて接合さ
れ、これらの第１および第２の半導体チップがチップ・
オン・チップ構造で接合されていることを特徴とする請
求項１ないし３のいずれかに記載のマルチチップ型半導
体装置である。この構成によれば、第１および第２の半
導体チップが重ねて接合されているので、マルチチップ
型半導体装置は、実質的に１チップとして取り扱うこと
ができ、マスク方式のＡＳＩＣ（Application Specific
Integrated Circuit）とほぼ同一形状となる。したが
って、別パッケージのＥＰＲＯＭが必要であった従来技
術に比較して、格段に専有面積が減少するうえ、マスク
式のＡＳＩＣとの置き換えをも容易に行うことができ
る。
【００１５】しかも、チップ・オン・チップ構造では、
チップ間の配線長が極めて短くなるので、外部からのノ
イズの影響を受けにくく、また、高速な動作が可能であ
るという効果をも奏することができる。
【００１６】
【発明の実施の形態】以下では、この発明の実施の形態
を、添付図面を参照して詳細に説明する。図１は、この
発明の第１の実施形態に係るマルチチップ型半導体装置
の分解斜視図であり、図２は、当該半導体装置の断面図
である。この半導体装置は、第１の半導体チップとして
の親チップ１の表面１１に、第２の半導体チップとして
の子チップ２を重ね合わせて接合した、いわゆるチップ
・オン・チップ（Chip-On-Chip）構造を有している。こ
のチップ・オン・チップ構造のマルチチップ型半導体装
置は、外部との接続のためのリードフレーム１４が引き
出された状態で樹脂モールドされ、パッケージ４０に納
められている。
【００１７】親チップ１は、たとえばシリコンチップか
らなっており、フィールドプログラマブルゲートアレイ
（ＦＰＧＡ）回路を内部に有している。この親チップ１
の表面１１は、親チップ１の基体をなす半導体基板にお
いてトランジスタなどの機能素子が形成された活性表層
領域側の表面であり、最表面は、絶縁物の保護膜で覆わ
れている。この保護膜上には、所定の位置において、外
部接続用の複数のパッド１２が、ほぼ矩形の平面形状を
有する親チップ１の表面１１の周縁付近に露出して配置
されている。この外部接続パッド１２は、ボンディング
ワイヤ１３によってリードフレーム１４に接続されてい
る。
【００１８】親チップ１の内方の領域には、子チップ２
の接合領域１５が設定されており、この接合領域１５に
は、子チップ２とのチップ間接続のためのチップ接続パ
ッドＰＭが、複数個（図１では８個のみ図示）形成され
ている。子チップ２は、たとえばシリコンチップからな
っており、ＥＰＲＯＭ（消去可能なプログラム可能読取
り専用記憶装置）などからなる、ＦＰＧＡのスイッチ状
態を設定するための不揮発性のメモリ回路（以下、「不
揮発性コンフィギュレーションメモリ回路」という。）
を内部に有している。この子チップ２の表面２１は、子
チップ２の基体をなす半導体基板においてトランジスタ
などの機能素子が形成された活性表層領域側の表面であ
り、最表面は、絶縁物の保護膜で覆われている。この保
護膜上には、親チップ１とのチップ間接続のためのチッ
プ接続パッドＰＤが、複数個（図１では８個のみ図示）
形成されている。
【００１９】子チップ２のチップ接続パッドＰＤ上に
は、耐酸化性の金属、たとえば、金、鉛、プラチナ、銀
またはイリジウムからなるバンプＢがそれぞれ形成され
ていて、チップ間接続部材をなす金属隆起電極を構成し
ている。子チップ２は、表面２１を親チップ１の表面１
１に対向させた状態で親チップ１に接合されている。こ
の接合は、バンプＢを接合領域１５のチップ接続パッド
ＰＭにそれぞれ当接させた状態で、親チップ１と子チッ
プ２とを相互に圧着することにより達成される。この圧
着の際、必要に応じて親チップ１および／または子チッ
プ２に超音波振動を与えることにより、バンプＢとチッ
プ接続パッドＰＭとの確実な接合が達成される。
【００２０】図３は、上述のマルチチップ型半導体装置
の電気的構成を示すブロック図である。親チップ１は、
ＦＰＧＡ回路５０（プログラマブルゲートアレイ）と切
り換え回路５１とを内部回路として有しており、ＦＰＧ
Ａチップを構成している。子チップ２は、不揮発性コン
フィギュレーションメモリ回路６０（以下「コンフィギ
ュレーションメモリ回路６０」という。）を内部回路と
して有しており、コンフィギュレーションメモリチップ
を構成している。
【００２１】親チップ１と子チップ２とを接合した状態
では、コンフィギュレーションメモリ回路６０は、所定
のチップ接続パッドＰＭ，ＰＤおよびバンプＢが形成す
るチップ間接続部Ｃ１を介して、ＦＰＧＡ回路５０に接
続される。ＦＰＧＡ回路５０の内部のスイッチは、コン
フィギュレーションメモリ回路６０に記憶されている設
定情報に従って切り換えられる。したがって、コンフィ
ギュレーションメモリ回路６０に、所望の回路に対応し
た設定情報を書き込んでおけば、ＦＰＧＡ回路５０は、
所望の構成の回路を形成する。
【００２２】ＦＰＧＡ回路５０の入出力ライン６５は、
外部接続パッド１２に接続されている。入出力ライン６
５の一部は、切り換え回路５１を介して外部接続パッド
１２に接続されている。切り換え回路５１は、入出力ラ
イン６５に接続されているとともに、所定のチップ接続
パッドＰＭ，ＰＤおよびバンプＢが形成するチップ間接
続部Ｃ２を介して、コンフィギュレーションメモリ回路
６０に接続されている。
【００２３】切り換え回路５１は、個々のチップ間接続
部Ｃ２に対応するスイッチＳＷ１，ＳＷ２，・・・・・・を有
している。各スイッチＳＷ１，ＳＷ２，・・・・・・は、外部
接続パッド１２と入出力ライン６５を接続する状態と、
外部接続パッド１２とチップ間接続部Ｃ２とを接続する
状態とに切り換えることができる。切り換えスイッチＳ
Ｗ１，ＳＷ２，・・・・・・に接続された外部接続パッド１２
およびそれらに接続されるリードフレーム１４は、コン
フィギュレーションメモリ回路６０のプログラムのため
のプログラム端子と、ＦＰＧＡ回路５０の入出力端子と
に共通に用いられる外部接続端子を成している。切り換
えスイッチＳＷ１，ＳＷ２，・・・・・・は、所定の外部接続
パッド１２から入力される切り換え制御信号によって、
上記２つの状態のいずれかをとる。
【００２４】この半導体装置の使用に際しては、まず、
切り換え回路５１のスイッチＳＷ１，ＳＷ２，・・・・・・を
コンフィギュレーションメモリ回路６０側に接続するた
めの切り換え制御信号が入力される。この状態で、切り
換え回路５１に接続されている外部接続パッド１２か
ら、コンフィギュレーションメモリ回路６０に、ＦＰＧ
Ａ回路５０の回路設定のための設定情報が書き込まれ
る。この設定情報の書き込みの後には、切り換え制御信
号は、スイッチＳＷ１，ＳＷ２，・・・・・・をＦＰＧＡ回路
５０の入出力ライン６５側に接続する状態とされる（た
とえば、切り換え制御信号を入力するための外部接続パ
ッド１２を開放状態とする。）。これにより、切り換え
回路５１に接続されている外部接続パッド１２は、ＦＰ
ＧＡ回路５０の入出力のために使用可能な状態となる。
【００２５】コンフィギュレーションメモリ回路６０へ
の設定情報の書き込みが完了すれば、ＦＰＧＡ回路５０
は、その設定情報に従う回路を形成する。そして、コン
フィギュレーションメモリ回路６０は、当該設定情報を
不揮発に記憶するので、この半導体装置への電源の供給
が遮断されて、その後に、再びこの半導体装置を用いる
ときには、ＦＰＧＡ回路５０は、当初から所望の回路を
形成することになる。
【００２６】このように、この実施形態によれば、ＦＰ
ＧＡ回路５０を内蔵した親チップ１と、コンフィギュレ
ーションメモリ回路６０を内蔵した子チップ２とをチッ
プ・オン・チップ接合することによって、実質的に１チ
ップとして取り扱うことが可能なマルチチップ型半導体
装置を構成している。これにより、設定情報を記憶する
ＥＰＲＯＭを外付けすることなく所望の回路を構成する
ことができるから、外部接続端子数を少なくすることが
できる。別の観点から見れば、外部接続端子のほぼすべ
てをＦＰＧＡ回路５０への入出力のために用いることが
できるので、入出力数の制限を少なくすることができ
る。
【００２７】しかも、外付けのＥＰＲＯＭが不要である
から、マスク方式のＡＳＩＣとほぼ同形状のＦＰＧＡが
実現できることになり、占有面積を格段に減少させるこ
とができるうえ、マスク方式のＡＳＩＣとの置き換えを
も容易に行うことができる。さらに、この実施形態の構
成では、外部接続パッド１２の一部が、コンフィギュレ
ーションメモリ回路６０へのプログラムと、ＦＰＧＡ回
路５０への入出力とに共用されているので、これによっ
ても、外部接続端子の削減が図られており、また、ＦＰ
ＧＡ回路５０への入出力数に対する制限の軽減が図られ
ている。
【００２８】図４は、この発明の第２の実施形態に係る
マルチチップ型半導体装置の電気的構成を示すブロック
図である。この半導体装置は、上述の第１の実施形態に
係る半導体装置と類似しているので、図４において、上
述の図３に示された各部に対応する部分には、図４の場
合と同一の参照符号を付すとともに、上述の図１および
図２を再び参照することとする。
【００２９】この実施形態では、コンフィギュレーショ
ンメモリ回路６０に書き込まれた設定情報に対する外部
からのアクセスを禁止するための設定情報保護機構７０
が備えられている。この設定情報保護機構７０は、この
実施形態においては、排他的論理和ゲート７１と、この
排他的論理和ゲート７１の両端子間に接続されたアンチ
ヒューズ７２とで構成されている。排他的論理和ゲート
７１の一対の入力端子は、それぞれ外部接続パッド１２
のうちの所定の一対のパッド１２１，１２２に接続され
ている。そして、排他的論理和ゲート７１のパッド１２
１側の入力端子には、抵抗７３を介して電源電圧Ｖccが
与えられ、排他的論理和ゲート７１のパッド１２２側の
入力端子には、抵抗７４を介してグランド電位が与えら
れるようになっている。
【００３０】切り換え回路５１を構成するスイッチＳＷ
１，ＳＷ２，・・・・・・は、それぞれ、正論理（ハイアクテ
ィブ）型ゲートＧＰ（たとえば、ＮチャンネルＭＯＳト
ランジスタのゲートにハイレベルが印加されることによ
り導通）と負論理（ローアクティブ）型ゲートＧＮ（た
とえば、正論理型ゲートＧＰのＮチャンネルＭＯＳトラ
ンジスタが非導通のときに導通）との対で構成されてい
る。そして、正論理型ゲートＧＰの一方の出力端子は、
チップ間接続部Ｃ２を介してコンフィギュレーションメ
モリ回路６０に接続されており、負論理型ゲートＧＮの
一方の出力端子は、入出力ライン６５を介してＦＰＧＡ
５０に接続されている。正論理型ゲートＧＰおよび負論
理型ゲートＧＮの各他方の出力端子は、外部接続パッド
１２に共通に接続されている。
【００３１】正論理型ゲートＧＰおよび負論理型ゲート
ＧＮの各制御入力端子には、切り換え制御ライン７８を
介して、排他的論理和ゲート７１の出力信号が切り換え
制御信号として入力されるようになっている。コンフィ
ギュレーションメモリ回路６０にＦＰＧＡ回路５０の回
路設定のための設定情報をプログラムするときには、排
他的論理和ゲート７１の両端子に接続されたパッド１２
１，１２１は、いずれも開放状態とされる。また、初期
状態では、アンチヒューズ７２は、遮断状態となってい
る。したがって、排他的論理和ゲート７１には、一方の
入力端子からは電源電圧Ｖccが入力され、他方の端子か
らはグランド電位が与えられる。そのため、排他的論理
和ゲート７１の出力信号は、ハイレベルとなる。したが
って、正論理型ゲートＧＰは導通状態となり、負論理型
ゲートＧＮは遮断状態となる。よって、この状態では、
切り換え回路５１に接続されている外部接続パッド１２
を介して、コンフィギュレーションメモリ回路６０をプ
ログラムすることができる。
【００３２】一方、コンフィギュレーションメモリ回路
６０のプログラムが終了した後には、パッド１２１，１
２２間に適当な電圧が印加される。これにより、アンチ
ヒューズ７２は、排他的論理和ゲート７１の両端子間を
短絡した状態となり、この状態は、パッド１２１，１２
２間への電圧の印加を停止した後も、永久的に保持され
る。したがって、以後は、排他的論理和ゲート７１の出
力信号は、パッド１２１，１２２への電圧印加状態に関
わりなく、ローレベルとなる。これにより、負論理型ゲ
ートＧＮは導通状態となり、正論理型ゲートＧＰは遮断
状態となって、以後は、正論理型ゲートＧＰが導通する
ことはない。
【００３３】したがって、切り換え回路５１に接続され
た外部接続パッド１２からは、専ら、ＦＰＧＡ回路５０
へのアクセスのみが可能であって、コンフィギュレーシ
ョンメモリ回路６０へのアクセスは不可能になる。これ
により、コンフィギュレーションメモリ回路６０の内容
が読み出されたりすることがなくなるから、コンフィギ
ュレーションメモリ回路６０の設定情報の秘密性を保持
することができる。
【００３４】以上、この発明の２つの実施形態について
説明したが、この発明は他の形態でも実施することが可
能である。たとえば、上述の実施形態では、コンフィギ
ュレーションメモリ回路６０に対するプログラムは、切
り換え回路５１に接続された外部接続パッド１２のみを
用いて行われるようになっているが、コンフィギュレー
ションメモリ回路６０に対するプログラムのための配線
の一部は、切り換え回路５１を介さずに専用の外部接続
パッド１２に接続されていてもよい。
【００３５】また、上述の実施形態では、子チップ２に
バンプＢを設けているが、親チップ１側に同様のバンプ
を設けてもよく、親チップ１および子チップ２の両方に
バンプを設けて、バンプ同士を接合することによって親
チップ１および子チップ２のチップ・オン・チップ接合
を達成してもよい。また、親チップ１と子チップ２と接
合する金属隆起電極は、さほどの高さを要しないので、
一般に電解めっきまたは無電解めっきによって形成され
るバンプのほかにも、金属蒸着膜のような金属薄膜で構
成することもできる。
【００３６】さらに、上記の実施形態では、親チップ１
および子チップ２がバンプＢを介して接合されたチップ
・オン・チップ構造のマルチチップ型半導体装置を例に
挙げたが、親チップの表面に子チップ２の裏面（活性表
層領域とは反対側の面）を対向させて接合し、チップ接
続パッド間の接続をワイヤボンディングにより行う構成
のチップ・オン・チップ構造の装置にも、この発明を適
用することが可能である。また、ワイヤボンディングに
より半導体チップ間が接続される場合には、必ずしもチ
ップ・オン・チップ構造をとる必要はない。さらに、配
線基板上に複数の半導体チップが接合され、この配線基
板を介して半導体チップ間の接続が達成される構成の半
導体装置に対しても、この発明を適用することが可能で
ある。
【００３７】さらに、上記の実施形態では、親チップ１
および子チップ２は、いずれもシリコンからなるチップ
であることとしたが、シリコンの他にも、化合物半導体
（ガリウム砒素半導体等）やゲルマニウム半導体などの
他の任意の半導体材料を用いた半導体チップをこの発明
の半導体装置に適用することができる。この場合に、第
１の半導体チップと第２の半導体チップとの半導体材料
は、同じでもよいし異なっていてもよい。
【００３８】その他、特許請求の範囲に記載された事項
の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【図１】この発明の第１の実施形態に係るマルチチップ
型半導体装置の分解斜視図である。
【図２】上記マルチチップ型半導体装置の断面図であ
る。
【図３】上記マルチチップ型半導体装置の電気的構成を
示すブロック図である。
【図４】この発明の第２の実施形態に係るマルチチップ
型半導体装置の電気的構成を示すブロック図である。
【図５】従来のＦＰＧＡの構成を説明するためのブロッ
ク図である。
【符号の説明】
１ 親チップ（第１の半導体チップ） ２ 子チップ（第２の半導体チップ） １２，１２１，１２２ 外部接続パッド ５０ ＦＰＧＡ回路 ５１ 切り換え回路 ６０ 不揮発性コンフィギュレーションメモリ回路 ６５ 入出力ライン Ｃ１，Ｃ２ チップ間接続部 ＰＭ，ＰＤ チップ接続パッド Ｂ バンプ ７０ 設定情報保護機構 ７１ 排他的論理和ゲート ７２ アンチヒューズ

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】フィールドプログラマブルゲートアレイを
    有する第１の半導体チップと、 上記フィールドプログラマブルゲートアレイの回路設定
    のための設定情報を記憶するための書き込み可能な不揮
    発性メモリを有する第２の半導体チップと、 上記第１の半導体チップと上記第２の半導体チップとを
    接続するチップ間接続部材とを含むことを特徴とするマ
    ルチチップ型半導体装置。
  2. 【請求項２】上記第１の半導体チップは、上記不揮発性
    メモリのプログラム端子と、上記フィールドプログラマ
    ブルゲートアレイの入出力端子とに共通に用いられる外
    部接続端子と、この外部接続端子を上記不揮発性メモリ
    または上記フィールドプログラマブルゲートアレイに選
    択的に接続する切り換え回路とを含むものであることを
    特徴とする請求項１記載のマルチチップ型半導体装置。
  3. 【請求項３】上記外部接続端子と上記不揮発性メモリと
    の間の接続を永久的に遮断する設定情報保護機構をさら
    に含むことを特徴とする請求項２記載のマルチチップ型
    半導体装置。
  4. 【請求項４】上記第１の半導体チップの表面に上記第２
    の半導体チップが重ねて接合され、これらの第１および
    第２の半導体チップがチップ・オン・チップ構造で接合
    されていることを特徴とする請求項１ないし３のいずれ
    かに記載のマルチチップ型半導体装置。
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