JP7375025B2 - プログラマブルロジックデバイスおよびダイナミックランダムアクセスメモリーを有する結合された半導体デバイス、ならびに、それを形成するための方法 - Google Patents

プログラマブルロジックデバイスおよびダイナミックランダムアクセスメモリーを有する結合された半導体デバイス、ならびに、それを形成するための方法 Download PDF

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    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
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    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/091—Disposition
    • H01L2224/0918—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/09181—On opposite sides of the body
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/271—Manufacture and pre-treatment of the layer connector preform
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/2902—Disposition
    • H01L2224/29026—Disposition relative to the bonding area, e.g. bond pad, of the semiconductor or solid-state body
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    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8036—Bonding interfaces of the semiconductor or solid state body
    • H01L2224/80379—Material
    • H—ELECTRICITY
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/83896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/9202—Forming additional connectors after the connecting process
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
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Description

関連出願の相互参照
本出願は、2019年9月11日に出願された「BONDED SEMICONDUCTOR DEVICES HAVING PROCESSOR AND DYNAMIC RANDOM-ACCESS MEMORY AND METHODS FOR FORMING THE SAME」という標題の国際出願第PCT/CN2019/105290号、および、2019年4月15日に出願された「INTEGRATION OF THREE-DIMENSIONAL NAND MEMORY DEVICES WITH MULTIPLE FUNCTIONAL CHIPS」という標題の国際出願第PCT/CN2019/082607号の優先権の利益を主張し、その両方は、その全体が参照により本明細書に組み込まれている。
本開示の実施形態は、半導体デバイスおよびその製作方法に関する。
フィールドプログラマブルゲートアレイ(FPGA)は、プログラマブルロジックブロックのアレイを含有する再プログラム可能な集積回路である。FPGAチップの採用は、その柔軟性、ハードウェアタイミングの速度(hardware-timed speed)、および信頼性、ならびに並列処理によって促進されている。FPGAは、スマートエネルギーグリッドから、航空機ナビゲーション、自動車ドライバー支援、医療用超音波、およびデータセンター検索エンジンまで多岐にわたる、多くのタイプの電子機器の設計者に利益を提供する。今日では、FPGAは、同様に、人工知能(AI)に使用されるディープニューラルネットワーク(DNN)など(たとえば、機械学習のために大量のデータを分析する際など)、別の分野でも注目を集めている。
半導体デバイスおよびその製作方法の実施形態が、本明細書で開示されている。
1つの例において、半導体デバイスは、プログラマブルロジックデバイスと、スタティックランダムアクセスメモリー(SRAM)セルのアレイと、複数の第1のボンディング接触部を含む第1のボンディング層とを含む、第1の半導体構造体を含む。また、半導体デバイスは、第2の半導体構造体を含み、第2の半導体構造体は、DRAMセルのアレイと、複数の第2のボンディング接触部を含む第2のボンディング層とを含む。また、半導体デバイスは、第1のボンディング層と第2のボンディング層との間のボンディングインターフェースをさらに含む。第1のボンディング接触部は、ボンディングインターフェースにおいて、第2のボンディング接触部と接触している。
別の例において、半導体デバイスを形成するための方法が開示されている。複数の第1の半導体構造体が、第1のウエハーの上に形成される。第1の半導体構造体のうちの少なくとも1つは、プログラマブルロジックデバイスと、SRAMセルのアレイと、複数の第1のボンディング接触部を含む第1のボンディング層とを含む。複数の第2の半導体構造体が、第2のウエハーの上に形成される。第2の半導体構造体のうちの少なくとも1つは、DRAMセルのアレイと、複数の第2のボンディング接触部を含む第2のボンディング層とを含む。第1の半導体構造体のうちの少なくとも1つが第2の半導体構造体のうちの少なくとも1つに結合されるように、第1のウエハーおよび第2のウエハーが、向かい合った様式で結合される。第1の半導体構造体の第1のボンディング接触部は、ボンディングインターフェースにおいて、第2の半導体構造体の第2のボンディング接触部と接触している。結合された第1および第2のウエハーが、複数のダイへとダイシングされる。ダイのうちの少なくとも1つは、結合された第1および第2の半導体構造体を含む。
さらに別の例において、半導体デバイスを形成するための方法が開示されている。複数の第1の半導体構造体が、第1のウエハーの上に形成される。第1の半導体構造体のうちの少なくとも1つは、プログラマブルロジックデバイスと、SRAMセルのアレイと、複数の第1のボンディング接触部を含む第1のボンディング層とを含む。第1のウエハーは、複数の第1のダイへとダイシングされ、第1のダイのうちの少なくとも1つが、第1の半導体構造体のうちの少なくとも1つを含むようになっている。複数の第2の半導体構造体が、第2のウエハーの上に形成される。第2の半導体構造体のうちの少なくとも1つは、DRAMセルのアレイと、複数の第2のボンディング接触部を含む第2のボンディング層とを含む。第2のウエハーは、複数の第2のダイへとダイシングされ、第2のダイのうちの少なくとも1つが、第2の半導体構造体のうちの少なくとも1つを含むようになっている。第1の半導体構造体が、第2の半導体構造体に結合されるように第1のダイおよび第2のダイが、向かい合った様式で結合される。第1の半導体構造体の第1のボンディング接触部は、ボンディングインターフェースにおいて、第2の半導体構造体の第2のボンディング接触部と接触している。
添付の図面は、本明細書に組み込まれており、明細書の一部を形成しており、添付の図面は、本開示の実施形態を図示しており、さらに、説明とともに本開示の原理を説明する役割を果たし、また、当業者が本開示を作製および使用することを可能にする役割を果たす。
いくつかの実施形態による、例示的な半導体デバイスの断面の概略図である。 いくつかの実施形態による、別の例示的な半導体デバイスの断面の概略図である。 いくつかの実施形態による、プログラマブルロジックデバイスおよびSRAMを有する例示的な半導体構造体の概略平面図である。 いくつかの実施形態による、DRAMおよび周辺回路を有する例示的な半導体構造体の概略平面図である。 いくつかの実施形態による、プログラマブルロジックデバイス、SRAM、および周辺回路を有する例示的な半導体構造体の概略平面図である。 いくつかの実施形態による、DRAMを有する例示的な半導体構造体の概略平面図である。 いくつかの実施形態による、例示的な半導体デバイスの断面を図示する図である。 いくつかの実施形態による、別の例示的な半導体デバイスの断面を図示する図である。 いくつかの実施形態による、さらなる別の例示的な半導体デバイスの断面を図示する図である。 いくつかの実施形態による、さらに別の例示的な半導体デバイスの断面を図示する図である。 いくつかの実施形態による、プログラマブルロジックデバイス、SRAM、および周辺回路を有する例示的な半導体構造体を形成するための製作プロセスを図示する図である。 いくつかの実施形態による、プログラマブルロジックデバイス、SRAM、および周辺回路を有する例示的な半導体構造体を形成するための製作プロセスを図示する図である。 いくつかの実施形態による、DRAMおよび周辺回路を有する例示的な半導体構造体を形成するための製作プロセスを図示する図である。 いくつかの実施形態による、DRAMおよび周辺回路を有する例示的な半導体構造体を形成するための製作プロセスを図示する図である。 いくつかの実施形態による、DRAMおよび周辺回路を有する例示的な半導体構造体を形成するための製作プロセスを図示する図である。 いくつかの実施形態による、例示的な半導体デバイスを形成するための製作プロセスを図示する図である。 いくつかの実施形態による、例示的な半導体デバイスを形成するための製作プロセスを図示する図である。 いくつかの実施形態による、例示的な半導体構造体を結合およびダイシングするための製作プロセスを図示する図である。 いくつかの実施形態による、例示的な半導体構造体を結合およびダイシングするための製作プロセスを図示する図である。 いくつかの実施形態による、例示的な半導体構造体を結合およびダイシングするための製作プロセスを図示する図である。 いくつかの実施形態による、例示的な半導体構造体をダイシングおよび結合するための製作プロセスを図示する図である。 いくつかの実施形態による、例示的な半導体構造体をダイシングおよび結合するための製作プロセスを図示する図である。 いくつかの実施形態による、例示的な半導体構造体をダイシングおよび結合するための製作プロセスを図示する図である。 いくつかの実施形態による、半導体デバイスを形成するための例示的な方法のフローチャートである。 いくつかの実施形態による、半導体デバイスを形成するための別の例示的な方法のフローチャートである。 いくつかの実施形態による、プログラマブルロジックデバイスおよびSRAMを有する半導体デバイスをプログラムするための例示的な方法のフローチャートである。
本開示の実施形態が、添付の図面を参照して説明されることとなる。
特定の構成および配置が議論されているが、これは、単に例示目的のためだけに行われているということが理解されるべきである。本開示の要旨および範囲から逸脱することなく、他の構成および配置が使用され得るということを、当業者は認識することとなる。本開示は、さまざまな他の用途においても用いられ得るということが、当業者に明らかであることとなる。
本明細書における「1つの実施形態」、「ある実施形態」、「ある例示的な実施形態」、「いくつかの実施形態」などに対する言及は、説明されている実施形態が、特定の特徴、構造体、または特質を含むことが可能であるが、すべての実施形態が、必ずしも、その特定の特徴、構造体、または特質を含むとは限らない可能性があるということを示しているということが留意される。そのうえ、そのような語句は、必ずしも、同じ実施形態を指しているとは限らない。さらに、特定の特徴、構造体、または特質が、実施形態に関連して説明されているときには、明示的に説明されているかどうかにかかわらず、他の実施形態に関連して、そのような特徴、構造体、または特質に影響を与えることは、当業者の知識の範囲内であることとなる。
一般的に、専門用語は、文脈における使用法から少なくとも部分的に理解され得る。たとえば、本明細書で使用されているような「1つまたは複数の」という用語は、少なくとも部分的に文脈に応じて、単数形の意味で、任意の特徴、構造体、または特質を説明するために使用され得るか、または、複数形の意味で、特徴、構造体、または特質の組合せを説明するために使用され得る。同様に、「a」、「an」、または「the」などのような用語は、繰り返しになるが、少なくとも部分的に文脈に応じて、単数形の使用法を伝えるということ、または、複数形の使用法を伝えるということを理解され得る。加えて、「基づく」という用語は、必ずしも、排他的な要因のセットを伝えることを意図しているとは限らないということが理解され得、その代わりに、繰り返しになるが、少なくとも部分的に文脈に応じて、必ずしも明示的に記載されていない追加的な要因の存在を可能にする可能性がある。
本開示における「の上に」、「の上方に(above)」、および「の上方に(over)」の意味は、最も広い様式で解釈されるべきであり、「の上に」は、何か「の上に直接的に」を意味するだけではなく、中間特徴または層がそれらの間にある状態で、何か「の上に」を意味することも含むようになっており、「の上方に(above)」または「の上方に(over)」は、何か「の上方に(above)」または「の上方に(over)」を意味するだけでなく、中間特徴または層がそれらの間にない状態で、それが何か「の上方に(above)」または「の上方に(over)」(すなわち、何かの上に直接的に)あることを意味することも含むことが可能であるということが容易に理解されるべきである。
さらに、「の下に」、「の下方に」、「下側」、「の上方に」、および「上側」などのような、空間的に相対的な用語は、説明を容易にするために、図に図示されているような別のエレメントまたは特徴に対する1つのエレメントまたは特徴の関係を説明するために本明細書で使用され得る。空間的に相対的な用語は、図に示されている配向に加えて、使用中または動作中のデバイスの異なる配向を包含することを意図している。装置は、その他の方法で配向され得(90度回転させられるか、または、他の配向で)、本明細書で使用されている空間的に相対的な記述子は、同様にそのように解釈され得る。
本明細書で使用されているように、「基板」という用語は、後続の材料層がその上に追加される材料を指す。基板自体が、パターニングされ得る。基板の上に追加された材料は、パターニングされ得、または、パターニングされないままであることが可能である。そのうえ、基板は、シリコン、ゲルマニウム、ガリウムヒ素、リン化インジウムなどのような、多様な半導体材料を含むことが可能である。代替的に、基板は、ガラス、プラスチック、またはサファイヤウエハーなどのような、非導電性材料から作製され得る。
本明細書で使用されているように、「層」という用語は、所定の厚さを有する領域を含む材料部分を指す。層は、下にあるもしくは上にある構造体の全体にわたって延在することが可能であり、または、下にあるもしくは上にある構造体の延在よりも小さい延在を有することが可能である。さらに、層は、連続的な構造体の厚さよりも小さい厚さを有する均質なまたは不均質な連続的な構造体の領域であることが可能である。たとえば、層は、連続的な構造体の上部表面と底部表面との間において(または、上部表面および底部表面において)、水平方向の平面の任意のペアの間に位置付けされ得る。層は、水平方向に、垂直方向に、および/または、テーパー付きの表面に沿って延在することが可能である。基板は、層であることが可能であり、その中に1つまたは複数の層を含むことが可能であり、ならびに/または、その上に、その上方に、および/もしくはその下方に、1つまたは複数の層を有することが可能である。層は、複数の層を含むことが可能である。たとえば、相互接続層は、1つまたは複数の導体および接触層(相互接続ラインおよび/またはビア接触部が、その中に形成されている)ならびに1つまたは複数の誘電体層を含むことが可能である。
本明細書で使用されているように、「約」という用語は、対象の半導体デバイスに関連付けられる特定のテクノロジーノードに基づいて変化し得る所与の量の値を示している。特定のテクノロジーノードに基づいて、「約」という用語は、たとえば、値の10～30%(たとえば、値の±10%、±20%、または±30%)以内で変化する所与の量の値を示すことが可能である。
本明細書で使用されているように、「ウエハー」は、半導体デバイスがその中におよび/またはその上に構築するための半導体材料のピースであり、それは、ダイへと分離される前に、さまざまな製作プロセスを受けることが可能である。
プログラマブルロジックデバイス(PLD)(とりわけ、FPGA)のアプリケーションは、そのコストおよび作業周波数に制限される。FPGAチップの比較的に大きいチップ面積消費は、高いコストを引き起こし、信号転送遅延(たとえば、メタルルーティング(metal routing)からの抵抗性-容量性(resistive-capacitive)(RC)遅延など)は、作業周波数を制限する。
本開示によるさまざまな実施形態は、半導体デバイスを提供し、半導体デバイスは、結合されたチップの上に集積されたプログラマブルロジックデバイスコア、キャッシュ、およびメインメモリーを有しており、より高い作業周波数、より広いデータバンド幅、より低いパワー消費、およびより低いコストを実現する。本明細書で開示されている半導体デバイスは、(たとえば、キャッシュとして)プログラマブルロジックデバイスコアおよびSRAMを有する第1の半導体構造体と、(たとえば、メインメモリーとして)DRAMを有する第2の半導体構造体とを含むことが可能であり、DRAMは、周辺に分配された長距離のメタルルーティング、または、さらには従来のシリコン貫通電極(TSV)の代わりに、多数の短距離の垂直方向金属相互接続によって、第1の半導体構造体に結合されている。いくつかの実施形態において、プログラマブルロジックデバイスコアは、多数のプログラマブルロジックブロックを含み、チップエリア利用の効率を向上させ、それによって、コストを低減させる。
結果として、プログラマブルロジックデバイスウエハーのプログラマブルロジックデバイスおよびDRAMウエハーの製造からのより少ない相互作用的な影響に起因して、より高い歩留まりを伴うより短い製造サイクルタイムが実現され得、同様に、公知の良好なハイブリッドボンディング歩留まりが実現され得る。プログラマブルロジックデバイスおよびDRAMの間のより短い接続距離(たとえば、ミリメートルまたはセンチメートルレベルからマイクロメートルレベルなど)は、より速いデータ転送レートによってデバイスの性能を改善し、より広いバンド幅によってプログラマブルロジックデバイスのコアロジック効率を改善し、システム速度を改善することが可能である。
図1Aは、いくつかの実施形態による、例示的な半導体デバイス100の断面の概略図を図示している。半導体デバイス100は、結合されたチップの例を表している。半導体デバイス100のコンポーネント(たとえば、PLD/SRAMおよびDRAM)は、異なる基板の上に別個に形成され、次いで、結合されたチップを形成するために接合され得る。半導体デバイス100は、プログラマブルロジックデバイスおよびSRAMセルのアレイを含む、第1の半導体構造体102を含むことが可能である。いくつかの実施形態において、第1の半導体構造体102の中のプログラマブルロジックデバイスおよびSRAMセルアレイは、相補型金属酸化膜半導体(CMOS)技術を使用する。プログラマブルロジックデバイスおよびSRAMセルアレイの両方は、先進的なロジックプロセス(たとえば、90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm、2nmなどのテクノロジーノード)によって実装され、高い速度を実現することが可能である。
プログラマブルロジックデバイスは、再構成可能なデジタル回路を構築するために使用される電子部品であり、それは、製造時に未定義の関数を有しており、製造後にプログラムを使用することによってプログラムされる(再構成される)。プログラマブルロジックデバイスは、たとえば、プログラマブルロジックアレイ(PLA)、プログラマブルアレイロジック(PAL)、ジェネリックアレイロジック(GAL)、コンプレックスプログラマブルロジックデバイス(CPLD)、およびFPGAを含むことが可能である。
FPGAは、ハードウェア記述言語(HDL)を使用して、製造後に顧客または設計者によって構成され得る集積回路である(すなわち、「フィールド-プログラマブル」)。いくつかの実施形態によれば、FPGAは、プログラマブルロジックブロックのアレイ、および、異なる論理関数を実装するために異なる構成でプログラマブルロジックブロックが接続されることを可能にする再構成可能な相互接続部のヒエラルキーを含む。プログラマブルロジックブロック(構成可能ロジックブロック(CLB)、スライス、またはロジックセルとしても知られる)は、FPGAの基本ロジックユニットであり、2つの基本コンポーネント(フリップフロップおよびルックアップテーブル(LUT))から構成され得る。いくつかのFPGAは、固定関数ロジックブロック(たとえば、乗算器)、メモリー(たとえば、埋め込み用RAM)、および入出力(I/O)ブロックをさらに含む。
プロセッサーとは異なり、FPGAは、いくつかの実施形態によれば、本質的に真に並列になっており、したがって、異なる処理動作は、同じリソースを求めて競合する必要がない。それぞれの独立した処理タスクは、FPGAの専用セクションに割り当てられ得、他のロジックブロックからの影響なく自律的に機能することが可能である。結果として、いくつかの実施形態によれば、より多くの処理を追加するときに、アプリケーションの一部の性能は影響を受けない。いくつかの実施形態において、プロセッサーベースのシステムを上回るFPGAの別の利益は、アプリケーションロジックが、オペレーティングシステム(OS)、ドライバー、およびアプリケーションソフトウェアの上で実行するというよりもむしろ、ハードウェア回路の中で実装されるということである。
プログラマブルロジックデバイス以外の他の処理ユニット(「論理回路」としても知られる)が、同様に第1の半導体構造体102の中に形成され得、それは、第2の半導体構造体104のDRAMの周辺回路の全体または一部などである。周辺回路(制御およびセンシング回路としても知られる)は、DRAMの動作を促進させるために使用される任意の適切なデジタル、アナログ、および/または混合信号回路を含むことが可能である。たとえば、周辺回路は、入力/出力バッファー、デコーダー(たとえば、行デコーダーおよび列デコーダー)、センスアンプ、または、回路(たとえば、トランジスター、ダイオード、抵抗器、またはキャパシター)の任意のアクティブもしくはパッシブコンポーネントのうちの1つまたは複数を含むことが可能である。
SRAMは、論理回路(たとえば、プログラマブルロジックデバイスおよび周辺回路)の同じ基板の上に一体化されており、より広いバスおよびより高い動作速度を可能にし、それは、「オンダイSRAM (on-die SRAM)」としても知られている。SRAMのメモリーコントローラーは、周辺回路の一部として埋め込まれ得る。いくつかの実施形態において、それぞれのSRAMセルは、プラスのまたはマイナスの電荷としてデータのビットを記憶するための複数のトランジスターと、それへのアクセスを制御する1つまたは複数のトランジスターとを含む。1つの例において、それぞれのSRAMセルは、6つのトランジスター(たとえば、金属酸化膜半導体電界効果トランジスター(MOSFET))を有しており、たとえば、データのビットを記憶するための4つのトランジスターと、データへのアクセスを制御するための2つのトランジスターとを有している。SRAMセルは、論理回路(たとえば、プログラマブルロジックデバイスおよび周辺回路)によって占有されないエリアに位置付けられることが可能であり、したがって、余剰のスペースが形成されることを必要としない。オンダイSRAMは、1つまたは複数のキャッシュ(たとえば、インストラクションキャッシュまたはデータキャッシュ)および/またはデータバッファーとして使用される、半導体デバイス100の高速動作を可能にすることができる。いくつかの実施形態において、SRAMは、データセットを記憶するために、または、並列タスク同士の間で値を渡すために使用される。いくつかの実施形態において、SRAMは、プログラマブルロジックデバイスの再プログラミング(たとえば、FPGAの部分的な再構成(PR)など)をサポートするために使用され、それは、残りのFPGA設計が機能し続ける間に、FPGAの一部分を動的に再構成する。
また、半導体デバイス100は、DRAMセルのアレイを含む第2の半導体構造体104を含むことが可能である。すなわち、第2の半導体構造体104は、DRAMメモリーデバイスであることが可能である。DRAMは、メモリーセルを定期的にリフレッシュすることを必要とする。DRAMをリフレッシュするためのメモリーコントローラーは、上記に説明されている周辺回路の別の例として埋め込まれ得る。いくつかの実施形態において、それぞれのDRAMセルは、プラスのまたはマイナスの電荷としてデータのビットを記憶するためのキャパシターと、それへのアクセスを制御する1つまたは複数のトランジスターとを含む。1つの例において、それぞれのDRAMセルは、1-トランジスター、1-キャパシター(1T1C)セルである。
図1Aに示されているように、半導体デバイス100は、垂直方向に第1の半導体構造体102と第2の半導体構造体104との間にボンディングインターフェース106をさらに含む。下記に詳細に説明されているように、第1および第2の半導体構造体102および104は、別個に(および、いくつかの実施形態では、並列に)製作され得、第1および第2の半導体構造体102および104のうちの1つを製作するサーマルバジェットが、第1および第2の半導体構造体102および104のうちの別のものを製作するプロセスを制限しないようになっている。そのうえ、多数の相互接続部(たとえば、ボンディング接触部)が、ボンディングインターフェース106を通して形成され、回路基板(たとえば、プリント回路基板(PCB)など)の上の長距離の(たとえば、ミリメートルまたはセンチメートルレベルの)チップ-ツー-チップデータバスとは対照的に、第1の半導体構造体102と第2の半導体構造体104との間で直接的な短距離の(たとえば、ミクロンレベルの)電気的接続を作製することが可能であり、それによって、チップインターフェース遅延を排除し、低減されたパワー消費によって高速I/Oスループットを実現する。第2の半導体構造体104の中のDRAMと第1の半導体構造体102の中のプログラマブルロジックデバイスとの間のデータ転送、および、第2の半導体構造体104の中のDRAMと第1の半導体構造体102の中のSRAMとの間のデータ転送は、ボンディングインターフェース106を横切る相互接続部(たとえば、ボンディング接触部)を通して実施され得る。第1の、および第2の半導体構造体102および104を垂直方向に一体化させることによって、チップサイズが低減され得、メモリーセル密度が増加させられ得る。そのうえ、「ユニファイド」チップとして、複数の個別のチップ(たとえば、プログラマブルロジックデバイスおよびさまざまなメモリー)を単一の結合されたチップ(たとえば、半導体デバイス100)へと一体化させることによって、より速いシステム速度およびより小さいPCBサイズが、同様に実現され得る。
スタックされた第1の、および第2の半導体構造体102および104の相対的位置は、制限されないということが理解される。図1Bは、いくつかの実施形態による、別の例示的な半導体デバイス101の断面の概略図を図示している。DRAMセルのアレイを含む第2の半導体構造体104が、プログラマブルロジックデバイスおよびSRAMセルのアレイを含む第1の半導体構造体102の上方にある、図1Aの半導体デバイス100とは異なり、図1Bの半導体デバイス101では、プログラマブルロジックデバイスおよびSRAMセルのアレイを含む第1の半導体構造体102が、DRAMセルのアレイを含む第2の半導体構造体104の上方にある。それにもかかわらず、いくつかの実施形態によれば、ボンディングインターフェース106は、半導体デバイス101の中で垂直方向に第1の半導体構造体102と第2の半導体構造体104との間に形成されており、第1および第2の半導体構造体102および104は、ボンディング(たとえば、ハイブリッドボンディング)を通して垂直方向に接合されている。第2の半導体構造体104の中のDRAMと第1の半導体構造体102の中のプログラマブルロジックデバイスとの間のデータ転送、および、第2の半導体構造体104の中のDRAMと第1の半導体構造体102の中のSRAMとの間のデータ転送は、ボンディングインターフェース106を横切る相互接続部(たとえば、ボンディング接触部)を通して実施され得る。
図2Aは、いくつかの実施形態による、プログラマブルロジックデバイスおよびSRAMを有する例示的な半導体構造体200の概略平面図を図示している。半導体構造体200は、第1の半導体構造体102の1つの例であることが可能である。半導体構造体200は、プログラマブルロジックデバイス(PLD)202を含むことが可能であり、プログラマブルロジックデバイス(PLD)202は、SRAM204と同じ基板の上にあり、SRAM204と同じロジックプロセスを使用して製作される。PLD202は、いくつか例を挙げると、PLA、PAL、GAL、CPLD、FPGAのうちの1つまたは複数を含むことが可能である。PLD202は、FPGAコアの1つまたは複数を含み、そのそれぞれは、いくつかの実施形態によれば、アレイで配置されている複数のプログラマブルロジックブロック212を含む。たとえば、それぞれのプログラマブルロジックブロック212は、1つまたは複数のLUTを含むことが可能である。1つまたは複数のプログラマブルロジックブロック212は、独立した処理タスクを実施するように構成され得る。いくつかの実施形態において、PLD202は、I/Oブロック214をさらに含む。
SRAM204は、PLD202の外側に配設され得る。たとえば、図2Aは、SRAM204の例示的なレイアウトを示しており、そこでは、SRAMセルのアレイが、PLD202の外側にある、半導体構造体200の中の複数の別個の領域の中に分配されている。すなわち、SRAM204によって形成されたメモリーモジュールは、より小さいメモリー領域へと分割され得、半導体構造体200の中のPLD202の外側に分配されている。1つの例において、メモリー領域の分配は、ボンディング接触部の設計に基づくことが可能であり、たとえば、ボンディング接触部なしのエリアを占有している。別の例において、メモリー領域の分配は、ランダムであることが可能である。結果として、より多くの内部メモリー(たとえば、オンダイSRAMを使用する)が、追加的なチップエリアを占有することなく、PLD202を取り囲んで配置され得る。
図2Bは、いくつかの実施形態による、DRAMおよび周辺回路を有する例示的な半導体構造体201の概略平面図を図示している。半導体構造体201は、第2の半導体構造体104の1つの例であることが可能である。半導体構造体201は、DRAM206の周辺回路と同じ基板の上にDRAM206を含むことが可能である。半導体構造体201は、DRAM206を制御およびセンシングするためのすべての周辺回路を含むことが可能であり、それは、たとえば、行デコーダー208、列デコーダー210、および任意の他の適切なデバイスを含む。図2Bは、周辺回路(たとえば、行デコーダー208、列デコーダー210)およびDRAM206の例示的なレイアウトを示しており、そこでは、周辺回路(たとえば、行デコーダー208、列デコーダー210)およびDRAM206が、同じ平面の上の異なる領域の中に形成されている。たとえば、周辺回路(たとえば、行デコーダー208、列デコーダー210)は、DRAM206の外側に形成され得る。
半導体構造体200および201のレイアウトは、図2Aおよび図2Bの例示的なレイアウトに限定されないということが理解される。いいくつかの実施形態において、DRAM206の周辺回路の一部(たとえば、行デコーダー208、列デコーダー210、および任意の他の適切なデバイスのうちの1つまたは複数)は、PLD202およびSRAM204を有する半導体構造体201の中にあることが可能である。すなわち、DRAM206の周辺回路は、いくつかの他の実施形態によれば、半導体構造体200および201の両方の上に分配され得る。いくつかの実施形態において、周辺回路(たとえば、行デコーダー208、列デコーダー210)およびDRAM206(たとえば、DRAMセルのアレイ)の少なくともいくつかは、互いに(すなわち、異なる平面において)スタックされている。たとえば、DRAM206(たとえば、DRAMセルのアレイ)は、周辺回路の上方または下方に形成され、チップサイズをさらに低減させることが可能である。同様に、いくつかの実施形態において、SRAM204(たとえば、SRAMセルのアレイ)およびPLD202の少なくとも一部は、互いに(すなわち、異なる平面において)スタックされている。たとえば、SRAM204(たとえば、SRAMセルのアレイ)は、PLD202の上方または下方に形成され、チップサイズをさらに低減させることが可能である。
図3Aは、いくつかの実施形態による、プログラマブルロジックデバイス、SRAM、および周辺回路を有する例示的な半導体構造体300の概略平面図を図示している。半導体構造体300は、第1の半導体構造体102の1つの例であることが可能である。半導体構造体300は、SRAM204および周辺回路(たとえば、行デコーダー208、列デコーダー210)と同じ基板の上にPLD202を含むことが可能であり、SRAM204および周辺回路と同じロジックプロセスを使用して製作され得る。PLD202は、いくつか例を挙げると、PLA、PAL、GAL、CPLD、FPGAのうちの1つまたは複数を含むことが可能である。PLD202は、FPGAコアの1つまたは複数を含み、そのそれぞれは、いくつかの実施形態によれば、アレイで配置されているプログラマブルロジックブロック212を含む。たとえば、それぞれのプログラマブルロジックブロック212は、1つまたは複数のLUTを含むことが可能である。いくつかの実施形態において、PLD202は、I/Oブロック214をさらに含む。
SRAM204および周辺回路の両方(たとえば、行デコーダー208、列デコーダー210)は、PLD202の外側に配設され得る。たとえば、図3Aは、SRAM204の例示的なレイアウトを示しており、そこでは、SRAMセルのアレイが、PLD202の外側にある、半導体構造体300の中の複数の別個の領域の中に分配されている。半導体構造体300は、DRAM206を制御およびセンシングするためのすべての周辺回路を含むことが可能であり、それは、たとえば、行デコーダー208、列デコーダー210、および任意の他の適切なデバイスを含む。図3Aは、周辺回路(たとえば、行デコーダー208、列デコーダー210)の例示的なレイアウトを示しており、そこでは、周辺回路(たとえば、行デコーダー208、列デコーダー210)およびSRAM204は、PLD202の外側において、同じ平面の上の異なる領域の中に形成されている。いくつかの実施形態において、周辺回路(たとえば、行デコーダー208、列デコーダー210)、SRAM204(たとえば、SRAMセルのアレイ)、およびPLD202のうちの少なくともいくつかは、互いに(すなわち、異なる平面において)スタックされているということが理解される。たとえば、SRAM204(たとえば、SRAMセルのアレイ)は、周辺回路の上方または下方に形成され、チップサイズをさらに低減させることが可能である。
図3Bは、いくつかの実施形態による、DRAMを有する例示的な半導体構造体301の概略平面図を図示している。半導体構造体301は、第2の半導体構造体104の1つの例であることが可能である。すべての周辺回路(たとえば、行デコーダー208、列デコーダー210)を半導体構造体301から離れるように(たとえば、半導体構造体300へ)移動させることによって、半導体構造体301の中のDRAM206のサイズ(たとえば、DRAMセルの数)が増加させられ得る。
図4Aは、いくつかの実施形態による、例示的な半導体デバイス400の断面を図示している。図1Aを参照して上記に説明されている半導体デバイス400の1つの例として、半導体デバイス400は、第1の半導体構造体402と、第1の半導体構造体402の上方にスタックされている第2の半導体構造体404とを含む結合されたチップである。いくつかの実施形態によれば、第1および第2の半導体構造体402および404は、それらの間のボンディングインターフェース406において接合されている。図4Aに示されているように、第1の半導体構造体402は、基板408を含むことが可能であり、基板408は、シリコン(たとえば、単結晶シリコン、c-Si)、シリコンゲルマニウム(SiGe)、ガリウムヒ素(GaAs)、ゲルマニウム(Ge)、シリコンオンインシュレーター(SOI)、または任意の他の適切な材料を含むことが可能である。
半導体デバイス400の第1の半導体構造体402は、基板408の上方にデバイス層410を含むことが可能である。半導体デバイス400の中のコンポーネントの空間的関係をさらに図示するために、x軸およびy軸が図4Aに追加されているということが留意される。基板408は、x方向(横方向または幅方向)に横方向に延在している2つの横方向表面(たとえば、上部表面および底部表面)を含む。本明細書で使用されているように、1つのコンポーネント(たとえば、層またはデバイス)が半導体デバイス(たとえば、半導体デバイス400)の別のコンポーネント(たとえば、層またはデバイス)の「上に」、「上方に」、または「下方に」あるかどうかは、基板がy方向に半導体デバイスの最も低い平面の中に位置決めされているときには、半導体デバイスの基板(たとえば、基板408)に対してy方向(垂直方向または厚さ方向)に決定される。空間的関係を説明するための同じ概念が、本開示の全体を通して適用される。
いくつかの実施形態において、デバイス層410は、基板408の上にプログラマブルロジックデバイス412を含み、また、基板408の上におよびプログラマブルロジックデバイス412の外側に、SRAMセル414のアレイを含む。いくつかの実施形態において、デバイス層410は、基板408の上に、および、プログラマブルロジックデバイス412の外側に、周辺回路416をさらに含む。たとえば、周辺回路416は、下記に詳細に説明されているように、半導体デバイス400のDRAMを制御およびセンシングするための周辺回路の一部または全体であることが可能である。いくつかの実施形態において、プログラマブルロジックデバイス412は、上記に詳細に説明されているように、プログラマブルロジックブロック(いくつかのケースでは、任意のI/Oブロック)のアレイを形成する複数のトランジスター418を含む。いくつかの実施形態において、トランジスター418は、また、たとえば、半導体デバイス400のキャッシュおよび/またはデータバッファーとして使用されるSRAMセル414のアレイを形成している。たとえば、SRAMセル414のアレイは、プログラマブルロジックデバイス412の内部インストラクションメモリーおよび/またはデータメモリーとして機能することが可能である。SRAMセル414のアレイは、第1の半導体構造体402の中の複数の別個の領域の中に分配され得る。いくつかの実施形態において、トランジスター418は、周辺回路416をさらに形成し、すなわち、DRAMの動作を促進させるために使用される任意の適切なデジタル、アナログ、および/または混合信号制御およびセンシング回路を形成し、それは、それに限定されないが、入力/出力バッファー、デコーダー(たとえば、行デコーダーおよび列デコーダー)、およびセンスアンプを含む。
トランジスター418は、基板408の「上に」形成され得、トランジスター418の全体または一部は、基板408の中に(たとえば、基板408の上部表面の下方に)および/または基板408の直ぐ上に形成されている。アイソレーション領域(たとえば、シャロートレンチアイソレーション(STI))およびドープ領域(たとえば、トランジスター418のソース領域およびドレイン領域)が、同様に基板408の中に形成され得る。いくつかの実施形態によれば、トランジスター418は、先進的なロジックプロセス(たとえば、90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm、2nmなどのテクノロジーノード)によって高速である。
いくつかの実施形態において、半導体デバイス400の第1の半導体構造体402は、デバイス層410の上方に相互接続層420をさらに含み、プログラマブルロジックデバイス412およびSRAMセル414のアレイ(および、存在する場合には周辺回路416)へおよびそれから、電気信号を転送する。相互接続層420は、複数の相互接続部(本明細書では「接触部」とも称される)を含むことが可能であり、それは、横方向の相互接続ラインおよび垂直方向の相互接続アクセス(ビア)接触部を含む。本明細書で使用されているように、「相互接続部」という用語は、ミドルエンドオブライン(MEOL)相互接続部およびバックエンドオブライン(BEOL)相互接続部などのような、任意の適切なタイプの相互接続部を広く含むことが可能である。相互接続層420は、1つまたは複数の層間誘電体(ILD)層(「金属間誘電体(IMD)層」としても知られる)をさらに含むことが可能であり、相互接続ラインおよびビア接触部を、その中に形成することが可能である。すなわち、相互接続層420は、複数のILD層の中に相互接続ラインおよびビア接触部を含むことが可能である。相互接続層420の中の相互接続ラインおよびビア接触部は、導電性材料を含むことが可能であり、それは、それに限定されないが、タングステン(W)、コバルト(Co)、銅(Cu)、アルミニウム(Al)、シリサイド、または、それらの任意の組合せを含む。相互接続層420の中のILD層は、それに限定されないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低誘電率(低k)誘電体、または、それらの任意の組合せを含む、誘電材料を含むことが可能である。いくつかの実施形態において、デバイス層410の中のデバイスは、相互接続層420の中の相互接続部を通して互いに電気的に接続されている。たとえば、SRAMセル414のアレイは、相互接続層420を通してプログラマブルロジックデバイス412に電気的に接続され得る。
図4Aに示されているように、半導体デバイス400の第1の半導体構造体402は、ボンディングインターフェース406において、ならびに、相互接続層420およびデバイス層410の上方に、ボンディング層422をさらに含むことが可能である(プログラマブルロジックデバイス412およびSRAMセル414のアレイを含む)。ボンディング層422は、複数のボンディング接触部424と、ボンディング接触部424を電気的に隔離する誘電体とを含むことが可能である。ボンディング接触部424は、それに限定されないが、W、Co、Cu、Al、シリサイド、または、それらの任意の組合せを含む、導電性材料を含むことが可能である。ボンディング層422の残りのエリアは、それに限定されないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低k誘電体、または、それらの任意の組合せを含む、誘電体によって形成され得る。ボンディング接触部424およびボンディング層422の中の周囲の誘電体は、ハイブリッドボンディングのために使用され得る。
同様に、図4Aに示されているように、半導体デバイス400の第2の半導体構造体404は、また、ボンディングインターフェース406において、および、第1の半導体構造体402のボンディング層422の上方に、ボンディング層426を含むことが可能である。ボンディング層426は、複数のボンディング接触部428と、ボンディング接触部428を電気的に隔離する誘電体とを含むことが可能である。ボンディング接触部428は、それに限定されないが、W、Co、Cu、Al、シリサイド、または、それらの任意の組合せを含む、導電性材料を含むことが可能である。ボンディング層426の残りのエリアは、それに限定されないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低k誘電体、または、それらの任意の組合せを含む、誘電体によって形成され得る。ボンディング接触部428およびボンディング層426の中の周囲の誘電体は、ハイブリッドボンディングのために使用され得る。いくつかの実施形態によれば、ボンディング接触部428は、ボンディングインターフェース406においてボンディング接触部424と接触している。
上記に説明されているように、第2の半導体構造体404は、ボンディングインターフェース406において、第1の半導体構造体402の上に向かい合った様式で結合され得る。いくつかの実施形態において、ボンディングインターフェース406は、ハイブリッドボンディング(「金属/誘電体ハイブリッドボンディング」としても知られる)の結果として、ボンディング層422とボンディング層426との間に配設されており、ハイブリッドボンディングは、直接的なボンディング技術(たとえば、中間層(たとえば、はんだまたは接着剤など)を使用することなく表面同士の間にボンディングを形成する)であり、金属-金属ボンディングおよび誘電体-誘電体ボンディングを同時に取得することが可能である。いくつかの実施形態において、ボンディングインターフェース406は、ボンディング層422および426が出会って結合される場所にある。実際には、ボンディングインターフェース406は、第1の半導体構造体402のボンディング層422の上部表面および第2の半導体構造体404のボンディング層426の底部表面を含む、特定の厚さを有する層であることが可能である。
いくつかの実施形態において、半導体デバイス400の第2の半導体構造体404は、ボンディング層422の上方に相互接続層430をさらに含み、電気信号を転送する。相互接続層430は、複数の相互接続部(たとえば、MEOL相互接続部およびBEOL相互接続部など)を含むことが可能である。いくつかの実施形態において、相互接続層430の中の相互接続部は、また、局所的相互接続部(たとえば、ビットライン接触部およびワードライン接触部など)を含む。相互接続層430は、1つまたは複数のILD層をさらに含むことが可能であり、相互接続ラインおよびビア接触部を、1つまたは複数のILD層の中に形成することが可能である。相互接続層430の中の相互接続ラインおよびビア接触部は、それに限定されないが、W、Co、Cu、Al、シリサイド、または、それらの任意の組合せを含む、導電性材料を含むことが可能である。相互接続層430の中のILD層は、それに限定されないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低k誘電体、または、それらの任意の組合せを含む、誘電材料を含むことが可能である。
半導体デバイス400の第2の半導体構造体404は、相互接続層430およびボンディング層426の上方に、デバイス層432をさらに含むことが可能である。いくつかの実施形態において、デバイス層432は、相互接続層430およびボンディング層426の上方に、DRAMセル450のアレイを含む。いくつかの実施形態において、それぞれのDRAMセル450は、DRAM選択トランジスター436およびキャパシター438を含む。DRAMセル450は、1つのトランジスターおよび1つのキャパシターから構成される1T1Cセルであることが可能である。DRAMセル450は、たとえば、2T1Cセル、3T1Cセルなど、任意の適切な構成のものであることが可能であるということが理解される。いくつかの実施形態において、DRAM選択トランジスター436は、半導体層434の「上に」形成されており、DRAM選択トランジスター436の全体または一部は、半導体層434の中に(たとえば、半導体層434の上部表面の下方に)および/または半導体層434の直ぐ上に形成されている。アイソレーション領域(たとえば、STI)およびドープ領域(たとえば、DRAM選択トランジスター436のソース領域およびドレイン領域)は、同様に半導体層434の中に形成され得る。いくつかの実施形態において、キャパシター438は、DRAM選択トランジスター436の下方に配設されている。いくつかの実施形態によれば、それぞれのキャパシター438は、2つの電極を含み、そのうちの一方は、それぞれのDRAM選択トランジスター436の1つのノードに電気的に接続されている。いくつかの実施形態によれば、それぞれのDRAM選択トランジスター436の別のノードは、DRAMのビットライン440に電気的に接続されている。それぞれのキャパシター438の別の電極は、共通のプレート442(たとえば、共通のグランド)に電気的に接続され得る。DRAMセル450の構造および構成は、図4Aの例に限定されず、任意の適切な構造および構成を含むことが可能であるということが理解される。たとえば、キャパシター438は、平面的なキャパシター、スタックキャパシター、マルチフィンキャパシター、シリンダーキャパシター、トレンチキャパシター、または基板プレートキャパシターであることが可能である。
いくつかの実施形態において、第2の半導体構造体404は、デバイス層432の上方に配設される半導体層434をさらに含む。半導体層434は、DRAMセル450のアレイの上方にあり、DRAMセル450のアレイと接触していることが可能である。半導体層434は、薄くされた基板であることが可能であり、DRAM選択トランジスター436が、その上に形成されている。いくつかの実施形態において、半導体層434は、単結晶シリコンを含む。いくつかの実施形態において、半導体層434は、ポリシリコン、アモルファスシリコン、SiGe、GaAs、Ge、または任意の他の適切な材料を含むことが可能である。また、半導体層434は、アイソレーション領域およびドープ領域(たとえば、DRAM選択トランジスター436のソースおよびドレインとして)を含むことが可能である。
図4Aに示されているように、半導体デバイス400の第2の半導体構造体404は、半導体層434の上方にパッドアウト相互接続層444をさらに含むことが可能である。パッドアウト相互接続層444は、1つまたは複数のILD層の中に、相互接続部、たとえば、接触パッド446を含むことが可能である。パッドアウト相互接続層444および相互接続層430は、半導体層434の反対側に形成され得る。いくつかの実施形態において、パッドアウト相互接続層444の中の相互接続部は、たとえば、パッドアウト目的のために、半導体デバイス400と外側回路との間で電気信号を転送することが可能である。
いくつかの実施形態において、第2の半導体構造体404は、1つまたは複数の接触部448をさらに含み、1つまたは複数の接触部448は、半導体層434を通って延在し、パッドアウト相互接続層444と相互接続層430および420とを電気的に接続している。結果として、プログラマブルロジックデバイス412およびSRAMセル414のアレイ(および、存在する場合には、周辺回路416)は、相互接続層430および420ならびにボンディング接触部428および424を通して、DRAMセル450のアレイに電気的に接続され得る。そのうえ、プログラマブルロジックデバイス412、SRAMセル414のアレイ、およびDRAMセル450のアレイは、接触部448およびパッドアウト相互接続層444を通して、外側回路に電気的に接続され得る。
図4Bは、いくつかの実施形態による、別の例示的な半導体デバイス401の断面を図示している。図1Bを参照して上記に説明されている半導体デバイス101の1つの例として、半導体デバイス401は、第2の半導体構造体403と、第2の半導体構造体403の上方にスタックされた第1の半導体構造体405とを含む、結合されたチップである。図4Aにおいて上記に説明されている半導体デバイス400と同様に、半導体デバイス401は、結合されたチップの例を表しており、そこでは、プログラマブルロジックデバイスおよびSRAMを含む第1の半導体構造体405、およびDRAMを含む第2の半導体構造体403が、別個に形成され、それぞれ、ボンディングインターフェース407において、向かい合った様式で結合されている。プログラマブルロジックデバイスおよびSRAMを含む第1の半導体構造体402が、DRAMを含む第2の半導体構造体404の下方にある、図4Aにおいて上記に説明されている半導体デバイス400とは異なり、図4Bの半導体デバイス401は、DRAMを含む第2の半導体構造体403の上方に配設されている、プログラマブルロジックデバイスおよびSRAMを含む第1の半導体構造体405を含む。半導体デバイス400および401の両方の中の同様の構造体の詳細(たとえば、材料、製作プロセス、機能など)は、繰り返されていない可能性があるということが理解される。
半導体デバイス401の第2の半導体構造体403は、基板409と、基板409の上方のデバイス層411を含むことが可能である。デバイス層411は、基板409の上にDRAMセル449のアレイを含むことが可能である。いくつかの実施形態において、それぞれのDRAMセル449は、DRAM選択トランジスター413およびキャパシター415を含む。DRAMセル449は、1つのトランジスターおよび1つのキャパシターから構成される1T1Cセルであることが可能である。DRAMセル449は、たとえば、2T1Cセル、3T1Cセルなど、任意の適切な構成のものであることが可能であるということが理解される。いくつかの実施形態において、DRAM選択トランジスター413は、基板409の「上に」形成されており、DRAM選択トランジスター413の全体または一部は、基板409の中におよび/または基板409の直ぐ上に形成されている。いくつかの実施形態において、キャパシター415は、DRAM選択トランジスター413の上方に配設されている。いくつかの実施形態によれば、それぞれのキャパシター415は、2つの電極を含み、そのうちの一方は、それぞれのDRAM選択トランジスター413の1つのノードに電気的に接続されている。いくつかの実施形態によれば、それぞれのDRAM選択トランジスター413の別のノードは、DRAMのビットライン417に電気的に接続されている。それぞれのキャパシター415の別の電極は、共通のプレート419(たとえば、共通のグランド)に電気的に接続され得る。DRAMセル449の構造および構成は、図4Bの例に限定されず、任意の適切な構造および構成を含むことが可能であるということが理解される。
いくつかの実施形態において、半導体デバイス401の第2の半導体構造体403は、また、デバイス層411の上方に相互接続層421を含み、DRAMセル449のアレイへおよびそれから、電気信号を転送する。相互接続層421は、複数の相互接続部を含むことが可能であり、それは、相互接続ラインおよびビア接触部を含む。いくつかの実施形態において、相互接続層421の中の相互接続部は、また、ビットライン接触部およびワードライン接触部などのような、局所的相互接続部を含む。いくつかの実施形態において、半導体デバイス401の第2の半導体構造体403は、ボンディングインターフェース407において、ならびに、相互接続層421およびデバイス層411の上方に、ボンディング層423をさらに含む。ボンディング層423は、複数のボンディング接触部425と、ボンディング接触部425を取り囲んで電気的に隔離する誘電体とを含むことが可能である。
図4Bに示されているように、半導体デバイス401の第1の半導体構造体405は、ボンディングインターフェース407において、および、ボンディング層423の上方に、別のボンディング層451を含む。ボンディング層451は、複数のボンディング接触部427と、ボンディング接触部427を取り囲んで電気的に隔離する誘電体とを含むことが可能である。いくつかの実施形態によれば、ボンディング接触部427は、ボンディングインターフェース407において、ボンディング接触部425と接触している。いくつかの実施形態において、半導体デバイス401の第1の半導体構造体405は、また、ボンディング層451の上方に相互接続層429を含み、電気信号を転送する。相互接続層429は、複数の相互接続部を含むことが可能であり、それは、相互接続ラインおよびビア接触部を含む。
半導体デバイス401の第1の半導体構造体405は、相互接続層429およびボンディング層451の上方にデバイス層431をさらに含むことが可能である。いくつかの実施形態において、デバイス層431は、相互接続層429およびボンディング層451の上方に、プログラマブルロジックデバイス435を含み、また、相互接続層429およびボンディング層451の上方に、および、プログラマブルロジックデバイス435の外側に、SRAMセル437のアレイを含む。いくつかの実施形態において、デバイス層431は、相互接続層429およびボンディング層451の上方に、および、プログラマブルロジックデバイス435の外側に、周辺回路439をさらに含む。たとえば、周辺回路439は、DRAMセル449のアレイを制御およびセンシングするための周辺回路の一部または全体であることが可能である。いくつかの実施形態において、デバイス層431の中のデバイスは、相互接続層429の中の相互接続部を通して、互いに電気的に接続されている。たとえば、SRAMセル437のアレイは、相互接続層429を通して、プログラマブルロジックデバイス435に電気的に接続され得る。
いくつかの実施形態において、プログラマブルロジックデバイス435は、上記に詳細に説明されているように、プログラマブルロジックブロック(いくつかのケースでは、任意のI/Oブロック)のアレイを形成する複数のトランジスター441を含む。トランジスター441は、半導体層433の「上に」形成され得、トランジスター441の全体または一部が、半導体層433の中に、および/または、半導体層433の直ぐ上に形成されている。アイソレーション領域(たとえば、STI)およびドープ領域(たとえば、トランジスター441のソース領域およびドレイン領域)は、同様に半導体層433の中に形成され得る。トランジスター441は、SRAMセル437のアレイ(および、存在する場合には、周辺回路439)を形成することが可能である。いくつかの実施形態によれば、トランジスター441は、先進的なロジックプロセス(たとえば、90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm、2nmなどのテクノロジーノード)によって高速である。
いくつかの実施形態において、第1の半導体構造体405は、デバイス層431の上方に配設されている半導体層433をさらに含む。半導体層433は、プログラマブルロジックデバイス435およびSRAMセル437のアレイの上方にあり、プログラマブルロジックデバイス435およびSRAMセル437のアレイと接触していることが可能である。半導体層433は、トランジスター441がその上に形成されている薄くされた基板であることが可能である。いくつかの実施形態において、半導体層433は、単結晶シリコンを含む。いくつかの実施形態において、半導体層433は、ポリシリコン、アモルファスシリコン、SiGe、GaAs、Ge、または任意の他の適切な材料を含むことが可能である。また、半導体層433は、アイソレーション領域およびドープ領域を含むことが可能である。
図4Bに示されているように、半導体デバイス401の第1の半導体構造体405は、半導体層433の上方にパッドアウト相互接続層443をさらに含むことが可能である。パッドアウト相互接続層443は、1つまたは複数のILD層の中に、相互接続部、たとえば、接触パッド445を含むことが可能である。いくつかの実施形態において、パッドアウト相互接続層443の中の相互接続部は、たとえば、パッドアウト目的のために、半導体デバイス401と外側回路との間で電気信号を転送することが可能である。いくつかの実施形態において、第1の半導体構造体405は、1つまたは複数の接触部447をさらに含み、1つまたは複数の接触部447は、半導体層433を通って延在し、パッドアウト相互接続層443と相互接続層429および421とを電気的に接続している。結果として、プログラマブルロジックデバイス435およびSRAMセル437のアレイ(および、存在する場合には、周辺回路439)は、また、相互接続層429および421ならびにボンディング接触部427および425を通して、DRAMセル449のアレイに電気的に接続され得る。そのうえ、プログラマブルロジックデバイス435、SRAM437のアレイ、および、DRAMセル449のアレイは、接触部447およびパッドアウト相互接続層443を通して、外側回路に電気的に接続され得る。
図5Aは、いくつかの実施形態による、さらなる別の例示的な半導体デバイス500の断面を図示している。図4Aにおいて上記に説明されている半導体デバイス400と同様に、半導体デバイス500は、プログラマブルロジックデバイス512およびSRAMセル514のアレイを有する第1の半導体構造体502と、第1の半導体構造体502の上方にDRAMセル536のアレイを有する第2の半導体構造体504とを含む、結合されたチップの例を表している。周辺回路416が、第2の半導体構造体404の中ではなく、第1の半導体構造体402の中にある、図4Aにおいて上記に説明されている半導体デバイス400とは異なり、周辺回路538は、DRAMセル536のアレイがその中に形成されている第2の半導体構造体504の中に形成されている。図4Aにおいて上記に説明されている半導体デバイス400と同様に、半導体デバイス500の第1および第2の半導体構造体502および504は、図5Aに示されているように、ボンディングインターフェース506において、向かい合った様式で結合されている。半導体デバイス400および500の両方の中の同様の構造体の詳細(たとえば、材料、製作プロセス、機能など)は、下記に繰り返されていない可能性があるということが理解される。
半導体デバイス500の第1の半導体構造体502は、基板508の上方にデバイス層510を含むことが可能である。いくつかの実施形態において、デバイス層510は、基板508の上にプログラマブルロジックデバイス512を含み、また、基板508の上に、および、プログラマブルロジックデバイス512の外側に、SRAMセル514のアレイを含む。いくつかの実施形態において、プログラマブルロジックデバイス512は、上記に詳細に説明されているように、プログラマブルロジックブロック(いくつかのケースでは、任意のI/Oブロック)のアレイを形成する複数のトランジスター518を含む。いくつかの実施形態において、トランジスター518は、また、たとえば、半導体デバイス500のキャッシュおよび/またはデータバッファーとして使用される、SRAMセル514のアレイを形成する。
いくつかの実施形態において、半導体デバイス500の第1の半導体構造体502は、また、デバイス層510の上方に相互接続層520を含み、プログラマブルロジックデバイス512およびSRAMセル514のアレイへおよびそれから、電気信号を転送する。相互接続層520は、複数の相互接続部を含むことが可能であり、それは、相互接続ラインおよびビア接触部を含む。いくつかの実施形態において、半導体デバイス500の第1の半導体構造体502は、ボンディングインターフェース506において、ならびに、相互接続層520およびデバイス層510(プログラマブルロジックデバイス512およびSRAMセル514のアレイを含む)の上方に、ボンディング層522をさらに含む。ボンディング層522は、複数のボンディング接触部524と、ボンディング接触部524を取り囲んで電気的に隔離する誘電体とを含むことが可能である。
同様に、図5Aに示されているように、半導体デバイス500の第2の半導体構造体504は、また、ボンディングインターフェース506において、および、第1の半導体構造体502のボンディング層522の上方に、ボンディング層526を含むことが可能である。ボンディング層526は、複数のボンディング接触部528と、ボンディング接触部528を電気的に隔離する誘電体とを含むことが可能である。いくつかの実施形態によれば、ボンディング接触部528は、ボンディングインターフェース506において、ボンディング接触部524と接触している。いくつかの実施形態において、半導体デバイス500の第2の半導体構造体504は、また、ボンディング層526の上方に相互接続層530を含み、電気信号を転送する。相互接続層530は、複数の相互接続部を含むことが可能であり、それは、相互接続ラインおよびビア接触部を含む。
半導体デバイス500の第2の半導体構造体504は、相互接続層530およびボンディング層526の上方に、デバイス層532をさらに含むことが可能である。いくつかの実施形態において、デバイス層532は、相互接続層530およびボンディング層526の上方に、DRAMセル536のアレイを含む。いくつかの実施形態において、それぞれのDRAMセル536は、DRAM選択トランジスター540およびキャパシター542を含む。DRAMセル536は、1つのトランジスターおよび1つのキャパシターから構成される1T1Cセルであることが可能である。DRAMセル536は、たとえば、2T1Cセル、3T1Cセルなど、任意の適切な構成のものであることが可能であるということが理解される。いくつかの実施形態において、DRAM選択トランジスター540は、半導体層534の「上に」形成されており、DRAM選択トランジスター540の全体または一部は、半導体層534の中に(たとえば、半導体層534の上部表面の下方に)および/または半導体層534の直ぐ上に形成されている。アイソレーション領域(たとえば、STI)およびドープ領域(たとえば、DRAM選択トランジスター540のソース領域およびドレイン領域)は、同様に半導体層534の中に形成され得る。いくつかの実施形態において、キャパシター542は、DRAM選択トランジスター540の下方に配設されている。いくつかの実施形態によれば、それぞれのキャパシター542は、2つの電極を含み、そのうちの一方は、それぞれのDRAM選択トランジスター540の1つのノードに電気的に接続されている。いくつかの実施形態によれば、それぞれのDRAM選択トランジスター540の別のノードは、DRAMのビットライン544に電気的に接続されている。それぞれのキャパシター542の別の電極は、共通のプレート546(たとえば、共通のグランド)に電気的に接続され得る。DRAMセル536の構造および構成は、図5Aの例に限定されず、任意の適切な構造および構成を含むことが可能であるということが理解される。
いくつかの実施形態において、デバイス層532は、相互接続層530およびボンディング層526の上方に、ならびに、DRAMセル536のアレイの外側に、周辺回路538をさらに含む。たとえば、周辺回路538は、DRAMセル536のアレイを制御およびセンシングするための周辺回路の一部または全体であることが可能である。いくつかの実施形態において、周辺回路538は、複数のトランジスター548を含み、複数のトランジスター548は、DRAMセル536のアレイの動作を促進させるために使用される任意の適切なデジタル、アナログ、および/または混合信号制御およびセンシング回路を形成し、それは、それに限定されないが、入力/出力バッファー、デコーダー(たとえば、行デコーダーおよび列デコーダー)、ならびにセンスアンプを含む。周辺回路538およびDRAMセル536のアレイは、相互接続層530の相互接続部を通して電気的に接続され得る。
いくつかの実施形態において、第2の半導体構造体504は、デバイス層532の上方に配設されている半導体層534をさらに含む。半導体層534は、DRAMセル536のアレイの上方にあり、DRAMセル536のアレイと接触していることが可能である。半導体層534は、トランジスター548およびDRAM選択トランジスター540がその上に形成されている薄くされた基板であることが可能である。いくつかの実施形態において、半導体層534は、単結晶シリコンを含む。いくつかの実施形態において、半導体層534は、ポリシリコン、アモルファスシリコン、SiGe、GaAs、Ge、または任意の他の適切な材料を含むことが可能である。また、半導体層534は、アイソレーション領域およびドープ領域を含むことが可能である。
図5Aに示されているように、半導体デバイス500の第2の半導体構造体504は、半導体層534の上方にパッドアウト相互接続層550をさらに含むことが可能である。パッドアウト相互接続層550は、1つまたは複数のILD層の中に、相互接続部、たとえば、接触パッド552を含む。いくつかの実施形態において、パッドアウト相互接続層550の中の相互接続部は、たとえば、パッドアウト目的のために、半導体デバイス500と外側回路との間で電気信号を転送することが可能である。いくつかの実施形態において、第2の半導体構造体504は、1つまたは複数の接触部554をさらに含み、1つまたは複数の接触部554は、半導体層534を通って延在し、パッドアウト相互接続層550と相互接続層530および520とを電気的に接続している。結果として、プログラマブルロジックデバイス512およびSRAMセル514のアレイは、相互接続層530および520ならびにボンディング接触部528および524を通して、DRAMセル536のアレイに電気的に接続され得る。そのうえ、プログラマブルロジックデバイス512、SRAMセル514のアレイ、およびDRAMセル536のアレイは、接触部554およびパッドアウト相互接続層550を通して、外側回路に電気的に接続され得る。
図5Bは、いくつかの実施形態による、さらに別の例示的な半導体デバイス501の断面を図示している。図1Bに関して上記に説明されている半導体デバイス101の1つの例として、半導体デバイス501は、第2の半導体構造体503と、第2の半導体構造体503の上方にスタックされた第1の半導体構造体505とを含む、結合されたチップである。図5Aにおいて上記に説明されている半導体デバイス500と同様に、半導体デバイス501は、結合されたチップの例を表しており、そこでは、プログラマブルロジックデバイスおよびSRAMを含む第1の半導体構造体505、ならびに、周辺回路およびDRAMを含む第2の半導体構造体503が、別個に形成され、ボンディングインターフェース507において、向かい合った様式で結合されている。プログラマブルロジックデバイスおよびSRAMを含む第1の半導体構造体502が、周辺回路およびDRAMを含む第2の半導体構造体504の下方にある、図5Aにおいて上記に説明されている半導体デバイス500とは異なり、図5Bの半導体デバイス501は、周辺回路およびDRAMを含む第2の半導体構造体503の上方に配設されている、プログラマブルロジックデバイスおよびSRAMを含む第1の半導体構造体505を含む。半導体デバイス500および501の両方の中の同様の構造体の詳細(たとえば、材料、製作プロセス、機能など)は、下記に繰り返されていない可能性があるということが理解される。
半導体デバイス501の第2の半導体構造体503は、基板509と、基板509の上方のデバイス層511とを含むことが可能である。デバイス層511は、基板509の上にDRAMセル513のアレイを含むことが可能である。いくつかの実施形態において、それぞれのDRAMセル513は、DRAM選択トランジスター517およびキャパシター519を含む。DRAMセル513は、1つのトランジスターおよび1つのキャパシターから構成される1T1Cセルであることが可能である。DRAMセル513は、たとえば、2T1Cセル、3T1Cセルなど、任意の適切な構成のものであることが可能であるということが理解される。いくつかの実施形態において、DRAM選択トランジスター517は、基板509の「上に」形成されており、DRAM選択トランジスター517の全体または一部は、基板509の中におよび/または基板509の直ぐ上に形成されている。いくつかの実施形態において、キャパシター519は、DRAM選択トランジスター517の上方に配設されている。いくつかの実施形態によれば、それぞれのキャパシター519は、2つの電極を含み、そのうちの一方は、それぞれのDRAM選択トランジスター517の1つのノードに電気的に接続されている。いくつかの実施形態によれば、それぞれのDRAM選択トランジスター517の別のノードは、DRAMのビットライン521に電気的に接続されている。それぞれのキャパシター519の別の電極は、共通のプレート523(たとえば、共通のグランド)に電気的に接続され得る。DRAMセル513の構造および構成は、図5Bの例に限定されず、任意の適切な構造および構成を含むことが可能であるということが理解される。
いくつかの実施形態において、デバイス層511は、基板509の上に、および、DRAMセル513のアレイの外側に、周辺回路515をさらに含む。たとえば、周辺回路515は、DRAMセル513のアレイを制御およびセンシングするための周辺回路の一部または全体であることが可能である。いくつかの実施形態において、周辺回路515は、複数のトランジスター525を含み、複数のトランジスター525は、DRAMセル513のアレイの動作を促進させるために使用される任意の適切なデジタル、アナログ、および/または混合信号制御およびセンシング回路を形成し、それは、それに限定されないが、入力/出力バッファー、デコーダー(たとえば、行デコーダーおよび列デコーダー)、ならびにセンスアンプを含む。
いくつかの実施形態において、半導体デバイス501の第2の半導体構造体503は、また、デバイス層511の上方に相互接続層527を含み、DRAMセル513のアレイへおよびそれから、電気信号を転送する。相互接続層527は、複数の相互接続部を含むことが可能であり、それは、相互接続ラインおよびビア接触部を含む。いくつかの実施形態において、相互接続層527の中の相互接続部は、また、ビットライン接触部およびワードライン接触部などのような、局所的相互接続部を含む。周辺回路515およびDRAMセル513のアレイは、相互接続層527の相互接続部を通して電気的に接続され得る。いくつかの実施形態において、半導体デバイス501の第2の半導体構造体503は、ボンディングインターフェース507において、ならびに、相互接続層527およびデバイス層511の上方に、ボンディング層529をさらに含む。ボンディング層529は、複数のボンディング接触部531と、ボンディング接触部531を取り囲んで電気的に隔離する誘電体とを含むことが可能である。
図5Bに示されているように、半導体デバイス501の第1の半導体構造体505は、ボンディングインターフェース507において、および、ボンディング層529の上方に、別のボンディング層533を含む。ボンディング層533は、複数のボンディング接触部535と、ボンディング接触部535を取り囲んで電気的に隔離する誘電体とを含むことが可能である。いくつかの実施形態によれば、ボンディング接触部535は、ボンディングインターフェース507において、ボンディング接触部531と接触している。いくつかの実施形態において、半導体デバイス501の第1の半導体構造体505はまた、ボンディング層533の上方に相互接続層537を含み、電気信号を転送する。相互接続層537は、複数の相互接続部を含むことが可能であり、それは、相互接続ラインおよびビア接触部を含む。
半導体デバイス501の第1の半導体構造体505は、相互接続層537およびボンディング層533の上方にデバイス層539をさらに含むことが可能である。いくつかの実施形態において、デバイス層539は、相互接続層537およびボンディング層533の上方に、プログラマブルロジックデバイス543を含み、また、相互接続層537およびボンディング層533の上方に、および、プログラマブルロジックデバイス543の外側に、SRAMセル545のアレイを含む。いくつかの実施形態において、デバイス層539の中のデバイスは、相互接続層537の中の相互接続部を通して、互いに電気的に接続されている。たとえば、SRAMセル545のアレイは、相互接続層537を通してプログラマブルロジックデバイス543に電気的に接続され得る。
いくつかの実施形態において、プログラマブルロジックデバイス543は、プログラマブルロジックブロック(および、いくつかのケースでは、I/Oブロック)のアレイを形成する複数のトランジスター547を含む。トランジスター547は、半導体層541の「上に」形成され得、トランジスター547の全体または一部が、半導体層541の中に、および/または、半導体層541の直ぐ上に形成されている。アイソレーション領域(たとえば、STI)およびドープ領域(たとえば、トランジスター547のソース領域およびドレイン領域)は、同様に半導体層541の中に形成され得る。また、トランジスター547は、SRAMセル545のアレイを形成することが可能である。いくつかの実施形態によれば、トランジスター547は、先進的なロジックプロセス(たとえば、90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm、2nmなどのテクノロジーノード)によって高速である。
いくつかの実施形態において、第1の半導体構造体505は、デバイス層539の上方に配設されている半導体層541をさらに含む。半導体層541は、プログラマブルロジックデバイス543およびSRAMセル545のアレイの上方にあり、プログラマブルロジックデバイス543およびSRAMセル545のアレイと接触していることが可能である。半導体層541は、トランジスター547がその上に形成されている薄くされた基板であることが可能である。いくつかの実施形態において、半導体層541は、単結晶シリコンを含む。いくつかの実施形態において、半導体層541は、ポリシリコン、アモルファスシリコン、SiGe、GaAs、Ge、または任意の他の適切な材料を含むことが可能である。また、半導体層541は、アイソレーション領域およびドープ領域を含むことが可能である。
図5Bに示されているように、半導体デバイス501の第1の半導体構造体505は、半導体層541の上方にパッドアウト相互接続層549をさらに含むことが可能である。パッドアウト相互接続層549は、1つまたは複数のILD層の中に、相互接続部、たとえば、接触パッド551を含む。いくつかの実施形態において、パッドアウト相互接続層549の中の相互接続部は、たとえば、パッドアウト目的のために、半導体デバイス501と外側回路との間で電気信号を転送することが可能である。いくつかの実施形態において、第1の半導体構造体505は、1つまたは複数の接触部553をさらに含み、1つまたは複数の接触部553は、半導体層541を通って延在し、パッドアウト相互接続層549と相互接続層537および527とを電気的に接続している。結果として、プログラマブルロジックデバイス543およびSRAMセル545のアレイは、相互接続層537および527ならびにボンディング接触部535および531を通して、DRAMセル513のアレイに電気的に接続され得る。そのうえ、プログラマブルロジックデバイス543、SRAMセル545のアレイ、およびDRAMセル513のアレイは、接触部553およびパッドアウト相互接続層549を通して、外側回路に電気的に接続され得る。
図6Aおよび図6Bは、いくつかの実施形態による、プログラマブルロジックデバイス、SRAM、および周辺回路を有する例示的な半導体構造体を形成するための製作プロセスを図示している。図7A～図7Cは、いくつかの実施形態による、DRAMおよび周辺回路を有する例示的な半導体構造体を形成するための製作プロセスを図示している。図8Aおよび図8Bは、いくつかの実施形態による、例示的な半導体デバイスを形成するための製作プロセスを図示している。図9A～図9Cは、いくつかの実施形態による、例示的な半導体構造体を結合およびダイシングするための製作プロセスを図示している。図10A～図10Cは、いくつかの実施形態による、例示的な半導体構造体をダイシングおよび結合するための製作プロセスを図示している。図11は、いくつかの実施形態による、半導体デバイスを形成するための例示的な方法1100のフローチャートを図示している。図12は、いくつかの実施形態による、半導体デバイスを形成するための別の例示的な方法1200のフローチャートを図示している。図6A、図6B、図7A～図7C、図8A、図8B、図9A～図9C、図10A～図10C、図11、および図12に示されている半導体デバイスの例はそれぞれ、図4A、図4B、図5Aおよび図5Bに示されている半導体デバイス400、401、500、および501を含む。図6A、図6B、図7A～図7C、図8A、図8B、図9A～図9C、図10A～図10C、図11、および図12は、一緒に説明されることとなる。方法1100および1200に示されている動作は、網羅的でないということ、ならびに、他の動作は、図示されている動作のいずれかの前に、後に、またはそれらの間に同様に実施され得るということが理解される。さらに、動作のうちのいくつかは、同時に、または、図11および図12に示されているものとは異なる順序で実施され得る。
図6Aおよび図6Bに示されているように、プログラマブルロジックデバイスと、SRAMセルのアレイと、周辺回路と、複数の第1のボンディング接触部を含む第1のボンディング層とを含む第1の半導体構造体が形成されている。図7A～図7Cに示されているように、DRAMセルのアレイと、周辺回路、複数の第2のボンディング接触部を含む第2のボンディング層とを含む第2の半導体構造体が形成されている。図8Aおよび図8Bに示されているように、第1の半導体構造体第2の半導体構造体のそれぞれは、向かい合った様式で結合されており、第1のボンディング接触部が、ボンディングインターフェースにおいて、第2のボンディング接触部と接触しているようになっている。
図11を参照すると、方法1100は、動作1102において開始し、動作1102では、複数の第1の半導体構造体が、第1のウエハーの上に形成される。第1の半導体構造体のうちの少なくとも1つは、プログラマブルロジックデバイスと、SRAMセルのアレイと、複数の第1のボンディング接触部を含む第1のボンディング層とを含む。第1のウエハーは、シリコンウエハーであることが可能である。いくつかの実施形態において、複数の第1の半導体構造体を形成するために、プログラマブルロジックデバイスおよびSRAMセルのアレイが、第1のウエハーの上に形成される。いくつかの実施形態において、プログラマブルロジックデバイスおよびSRAMセルのアレイを形成するために、複数のトランジスターが、第1のウエハーの上に形成される。いくつかの実施形態において、複数の第1の半導体構造体を形成するために、DRAMセルのアレイの周辺回路が、また、第1のウエハーの上に形成される。
図9Aに図示されているように、複数の第1の半導体構造体906は、第1のウエハー902の上に形成されている。第1のウエハー902は、スクライブラインによって分離されている複数のショットを含むことが可能である。いくつかの実施形態によれば、第1のウエハー902のそれぞれのショットは、1つまたは複数の第1の半導体構造体906を含む。図6Aおよび図6Bは、第1の半導体構造体906のフォーメーションの1つの例を図示している。
図6Aに図示されているように、複数のトランジスター604は、(第1のウエハー902(たとえば、シリコンウエハー)の一部として)シリコン基板602の上に形成されている。トランジスター604は、それに限定されないが、フォトリソグラフィー、ドライ/ウェットエッチング、薄膜堆積、熱膨張、インプランテーション、化学機械研磨(CMP)、および任意の他の適切なプロセスを含む、複数のプロセスによって形成され得る。いくつかの実施形態において、ドープ領域は、イオンインプランテーションおよび/または熱拡散によって、シリコン基板602の中に形成されており、それは、たとえば、トランジスター604のソース領域および/またはドレイン領域として機能する。いくつかの実施形態において、アイソレーション領域(たとえば、STI)は、また、ウェット/ドライエッチングおよび薄膜堆積によって、シリコン基板602の中に形成される。トランジスター604は、シリコン基板602の上にデバイス層606を形成することが可能である。いくつかの実施形態において、デバイス層606は、プログラマブルロジックデバイス608と、SRAMセル610のアレイと、周辺回路612とを含む。
方法1100は、図11に図示されているように、動作1104に進み、動作1104では、第1の相互接続層が、プログラマブルロジックデバイスおよびSRAMセルのアレイの上方に形成される。第1の相互接続層は、1つまたは複数のILD層の中に第1の複数の相互接続部を含むことが可能である。図6Bに図示されているように、相互接続層614は、プログラマブルロジックデバイス608およびSRAMセル610のアレイを含むデバイス層606の上方に形成され得る。相互接続層614は、複数のILD層の中にMEOLおよび/またはBEOLの相互接続部を含み、デバイス層606と電気的接続を行うことが可能である。いくつかの実施形態において、相互接続層614は、複数のILD層と、複数のプロセスにおいて形成されたその中の相互接続部とを含む。たとえば、相互接続層614の中の相互接続部は、1つまたは複数の薄膜堆積プロセスによって堆積された導電性材料を含むことが可能であり、1つまたは複数の薄膜堆積プロセスは、それに限定されないが、化学蒸着(CVD)、物理蒸着(PVD)、原子層堆積(ALD)、電気めっき、無電解めっき、または、それらの任意の組合せを含む。また、相互接続部を形成するための製作プロセスは、フォトリソグラフィー、CMP、ウェット/ドライエッチング、または任意の他の適切なプロセスを含むことが可能である。ILD層は、1つまたは複数の薄膜堆積プロセスによって堆積された誘電材料を含むことが可能であり、薄膜堆積プロセスは、それに限定されないが、CVD、PVD、ALD、または、それらの任意の組合せを含む。図6Bに図示されているILD層および相互接続部は、集合的に相互接続層614と称され得る。
方法1100は、図11に図示されているように、動作1106に進み、動作1106では、第1のボンディング層が、第1の相互接続層の上方に形成される。第1のボンディング層は、複数の第1のボンディング接触部を含むことが可能である。図6Bに図示されているように、ボンディング層616は、相互接続層614の上方に形成されている。ボンディング層616は、誘電体によって取り囲まれている複数のボンディング接触部618を含むことが可能である。いくつかの実施形態において、誘電体層は、1つまたは複数の薄膜堆積プロセスによって、相互接続層614の上部表面の上に堆積されており、薄膜堆積プロセスは、それに限定されないが、CVD、PVD、ALD、または、それらの任意の組合せを含む。次いで、パターニングプロセス(たとえば、誘電体層の中の誘電材料のフォトリソグラフィーおよびドライ/ウェットエッチング)を使用して、誘電体層を通る接触孔部を最初にパターニングすることによって、ボンディング接触部618が、誘電体層を通して、相互接続層614の中の相互接続部と接触して形成され得る。接触孔部は、導体(たとえば、銅)によって充填され得る。いくつかの実施形態において、接触孔部を充填することは、導体を堆積させる前に、バリア層、接着層、バリア層、および/またはシード層を堆積させることを含む。
方法1100は、図11に図示されているように、動作1108に進み、動作1108では、複数の第2の半導体構造体が、第2のウエハーの上に形成される。第2の半導体構造体のうちの少なくとも1つは、DRAMセルのアレイと、複数の第2のボンディング接触部を含む第2のボンディング層とを含む。第2のウエハーは、シリコンウエハーであることが可能である。いくつかの実施形態において、複数の第2の半導体構造体を形成するために、DRAMセルのアレイが、第2のウエハーの上に形成される。いくつかの実施形態において、DRAMセルのアレイを形成するために、複数のトランジスターが、第2のウエハーの上に形成され、複数のキャパシターが、トランジスターのうちの少なくともいくつかの上方におよびそれに接触して形成される。いくつかの実施形態において、複数の第2の半導体構造体を形成するために、DRAMセルのアレイの周辺回路が、また、第2のウエハーの上に形成される。
図9Aに図示されているように、複数の第2の半導体構造体908が、第2のウエハー904の上に形成されている。第2のウエハー904は、スクライブラインによって分離されている複数のショットを含むことが可能である。いくつかの実施形態によれば、第2のウエハー904のそれぞれのショットは、1つまたは複数の第2の半導体構造体908を含む。図7A～図7Cは、第2の半導体構造体908のフォーメーションの1つの例を図示している。
図7Aに図示されているように、複数のトランジスター704が、(第2のウエハー904(たとえば、シリコンウエハー)の一部として)シリコン基板702の上に形成されている。トランジスター704は、それに限定されないが、フォトリソグラフィー、ドライ/ウェットエッチング、薄膜堆積、熱膨張、インプランテーション、CMP、および任意の他の適切なプロセスを含む、複数のプロセスによって形成され得る。いくつかの実施形態において、ドープ領域は、イオンインプランテーションおよび/または熱拡散によって、シリコン基板702の中に形成され、それは、たとえば、トランジスター704のソース領域および/またはドレイン領域として機能する。いくつかの実施形態において、アイソレーション領域(たとえば、STI)は、また、ウェット/ドライエッチングおよび薄膜堆積によって、シリコン基板702の中に形成される。
図7Bに図示されているように、複数のキャパシター706が、トランジスター704(すなわち、DRAM選択トランジスター)の上方にトランジスター704の少なくともいくつかに接触して形成される。それぞれのキャパシター706は、写真によってパターニングされ、それぞれのDRAM選択トランジスターと整合させられ、たとえば、キャパシター706の1つの電極をそれぞれのDRAM選択トランジスター704の1つのノードと電気的に接続することによって、1T1Cメモリーセルを形成することが可能である。いくつかの実施形態において、ビットライン707および共通のプレート709は、同様に、DRAM選択トランジスターおよびキャパシター706を電気的に接続するために形成されている。キャパシター706は、それに限定されないが、フォトリソグラフィー、ドライ/ウェットエッチング、薄膜堆積、熱膨張、インプランテーション、CMP、および任意の他の適切なプロセスを含む、複数のプロセスによって形成され得る。それによって、DRAMセル710(DRAM選択トランジスターおよびキャパシター706をそれぞれ有する)のアレイおよび周辺回路711(DRAM選択トランジスター以外のトランジスター704を有する)を含むデバイス層708が形成される。
方法1100は、図11に図示されているように、動作1110に進み、動作1110では、第2の相互接続層が、DRAMセルのアレイの上方に形成される。第2の相互接続層は、1つまたは複数のILD層の中に第2の複数の相互接続部を含むことが可能である。図7Cに図示されているように、相互接続層714は、DRAMセル710のアレイの上方に形成され得る。相互接続層714は、複数のILD層の中にMEOLおよび/またはBEOLの相互接続部を含み、DRAMセル710のアレイ(および、存在する場合には、周辺回路711)と電気的接続を行うことが可能である。いくつかの実施形態において、相互接続層714は、複数のILD層と、複数のプロセスにおいて形成されたその中の相互接続部とを含む。たとえば、相互接続層714の中の相互接続部は、1つまたは複数の薄膜堆積プロセスによって堆積された導電性材料を含むことが可能であり、薄膜堆積プロセスは、それに限定されないが、CVD、PVD、ALD、電気めっき、無電解めっき、または、それらの任意の組合せを含む。相互接続部を形成するための製作プロセスは、また、フォトリソグラフィー、CMP、ウェット/ドライエッチング、または任意の他の適切なプロセスを含むことが可能である。ILD層は、1つまたは複数の薄膜堆積プロセスによって堆積された誘電材料を含むことが可能であり、薄膜堆積プロセスは、それに限定されないが、CVD、PVD、ALD、または、それらの任意の組合せを含む。図7Cに図示されているILD層および相互接続部は、集合的に相互接続層714と称され得る。
方法1100は、図11に図示されているように、動作1112に進み、動作1112では、第2のボンディング層が、第2の相互接続層の上方に形成される。第2のボンディング層は、複数の第2のボンディング接触部を含むことが可能である。図7Cに図示されているように、ボンディング層716は、相互接続層714の上方に形成されている。ボンディング層716は、誘電体によって取り囲まれている複数のボンディング接触部718を含むことが可能である。いくつかの実施形態において、誘電体層は、1つまたは複数の薄膜堆積プロセスによって、相互接続層714の上部表面の上に堆積されており、薄膜堆積プロセスは、それに限定されないが、CVD、PVD、ALD、または、それらの任意の組合せを含む。次いで、パターニングプロセス(たとえば、誘電体層の中の誘電材料のフォトリソグラフィーおよびドライ/ウェットエッチング)を使用して、誘電体層を通る接触孔部を最初にパターニングすることによって、ボンディング接触部718が、誘電体層を通して、相互接続層714の中の相互接続部と接触して形成され得る。接触孔部は、導体(たとえば、銅)によって充填され得る。いくつかの実施形態において、接触孔部を充填することは、導体を堆積させる前に、接着(グルー)層、バリア層、および/またはシード層を堆積させることを含む。
方法1100は、図11に図示されているように、動作1114に進み、動作1114では、第1の半導体構造体のうちの少なくとも1つが第2の半導体構造体のうちの少なくとも1つに結合されるように、第1のウエハーおよび第2のウエハーが、向かい合った様式で結合される。第1の半導体構造体の第1のボンディング接触部は、ボンディングインターフェースにおいて、第2の半導体構造体の第2のボンディング接触部と接触している。ボンディングは、ハイブリッドボンディングであることが可能である。いくつかの実施形態において、第2の半導体構造体は、ボンディングの後に、第1の半導体構造体の上方にある。いくつかの実施形態において、ボンディングの後に、第1の半導体構造体は、第2の半導体構造体の上方にある。
図9Bに図示されているように、第1の半導体構造体906のうちの少なくとも1つが、ボンディングインターフェース909において、第2の半導体構造体908のうちの少なくとも1つに結合されるように、第1のウエハー902および第2のウエハー904が、向かい合った様式で結合されている。図9Bに示されているように、第1のウエハー902は、ボンディングの後に第2のウエハー904の上方にあるが、第2のウエハー904は、いくつかの実施形態において、ボンディングの後に、第1のウエハー902の上方にあってもよいということが理解される。図8Aは、結合された第1および第2の半導体構造体906および908のフォーメーションの1つの例を図示している。
図8Aに図示されているように、シリコン基板702およびその上に形成されたコンポーネント(たとえば、DRAMセル710のアレイを含むデバイス層712)は、逆さまにひっくり返されている。下に向いているボンディング層716は、上に向いているボンディング層616と(すなわち、向かい合った様式で)結合されており、それによって、(図8Bに示されているように)ボンディングインターフェース802を形成している。いくつかの実施形態において、処理プロセス(たとえば、プラズマ処理、ウェット処理、および/または熱処理)が、ボンディングの前にボンディング表面に適用される。図8Aに示されていないが、シリコン基板602およびその上に形成されたコンポーネント(たとえば、プログラマブルロジックデバイス608と、SRAMセル610のアレイと、周辺回路612とを含むデバイス層606)は、逆さまにひっくり返され得、下に向いているボンディング層616は、上に向いているボンディング層716と(すなわち、向かい合った様式で)結合され得、それによって、ボンディングインターフェース802を形成している。ボンディングの後に、ボンディング層716の中のボンディング接触部718、および、ボンディング層616の中のボンディング接触部618が整合させられ、互いに接触しており、デバイス層712(たとえば、その中のDRAMセル710のアレイ)が、デバイス層606(たとえば、その中のプログラマブルロジックデバイス608、SRAMセル610のアレイ、および周辺回路612)に電気的に接続され得るようになっている。結合されたチップにおいて、デバイス層606(たとえば、その中のプログラマブルロジックデバイス608、SRAMセル610のアレイ、および周辺回路612)は、デバイス層712(たとえば、その中のDRAMセル710のアレイ)の上方または下方のいずれかにあることが可能であるということが理解される。それにもかかわらず、ボンディングインターフェース802は、図8Bに図示されているように、ボンディングの後に、デバイス層606(たとえば、その中のプログラマブルロジックデバイス608、SRAMセル610のアレイ、および周辺回路612)とデバイス層712(たとえば、その中のDRAMセル710のアレイ)との間に形成され得る。図8Aの中のデバイス層712は、(図7Cに示されているような)周辺回路711を含まないが、いくつかの実施形態において、周辺回路711は、結合されたチップの中にデバイス層712の一部として含まれ得るということが理解される。図8Aの中のデバイス層606は、周辺回路612を含むが、いくつかの実施形態において、周辺回路612は、結合されたチップの中にデバイス層606の一部として含まれなくてもよいということがさらに理解される。
方法1100は、図11に図示されているように、動作1116に進み、動作1116では、第1のウエハーまたは第2のウエハーのそれぞれは、半導体層を形成するために薄くされている。いくつかの実施形態において、ボンディングの後に第2の半導体構造体の第2のウエハーの上方にある、第1の半導体構造体の第1のウエハーは、半導体層を形成するために薄くされている。いくつかの実施形態において、および、ボンディングの後に第1の半導体構造体の第1のウエハーの上方にある、第2の半導体構造体の第2のウエハーは、半導体層を形成するために薄くされている。
図8Bに図示されているように、(図8Aに示されているようなシリコン基板702)結合されたチップの上部における基板は薄くされており、薄くされた上部基板が、第1の半導体層804(たとえば、単結晶シリコン層)として機能することができるようになっている。シリコン基板702は、それに限定されないが、ウエハー研削、ドライエッチング、ウェットエッチング、CMP、任意の他の適切なプロセス、または、それらの任意の組合せを含む、プロセスによって薄くされ得る。1つの例において、薄くされた基板の厚さは、たとえば、エッチングプロセスおよびCMPプロセスの組合せを使用して、約1μmから約20μmの間にあることが可能であり、たとえば、1μmから20μmの間(たとえば、1μm、2μm、3μm、4μm、5μm、6μm、7μm、8μm、9μm、10μm、15μm、20μm、これらの値のいずれかによる下側端部によって境界を定められた任意の範囲、または、これらの値のうちの任意の2つによって定義される任意の範囲)などにあることが可能である。いくつかの実施形態において、追加的なエッチングプロセスをさらに適用することによって、薄くされた基板の厚さは、1μmを下回るまで(たとえば、サブミクロン範囲内に)さらに低減され得るということが理解される。シリコン基板602が、結合されたチップの上部における基板であるときには、別の半導体層が、シリコン基板602を薄くすることによって形成され得るということが理解される。
方法1100は、図11に図示されているように、動作1118に進み、動作1118では、パッドアウト相互接続層が、半導体層の上方に形成される。図8Bに図示されているように、パッドアウト相互接続層806は、半導体層804(薄くされた上部基板)の上方に形成されている。パッドアウト相互接続層806は、1つまたは複数のILD層の中に、相互接続部(たとえば、パッド接触部808など)を含むことが可能である。パッド接触部808は、それに限定されないが、W、Co、Cu、Al、ドープトシリコン、シリサイド、または、それらの任意の組合せを含む、導電性材料を含むことが可能である。ILD層は、それに限定されないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低k誘電体、または、それらの任意の組合せを含む、誘電材料を含むことが可能である。いくつかの実施形態において、結合することおよび薄くすることの後に、接触部810は、たとえば、ウェット/ドライエッチング(導電性材料を堆積させることがそれに続く)によって、半導体層804を通って垂直方向に延在するように形成される。接触部810は、パッドアウト相互接続層806の中の相互接続部と接触していることが可能である。
方法1100は、図11に図示されているように、動作1120に進み、動作1120では、結合された第1および第2のウエハーが、複数のダイへとダイシングされる。ダイのうちの少なくとも1つは、結合された第1および第2の半導体構造体を含む。図9Cに図示されているように、(図9Bに示されているような)結合された第1および第2のウエハー902および904は、複数のダイ912へとダイシングされる。ダイ912のうちの少なくとも1つは、結合された第1および第2の半導体構造体906および908を含む。いくつかの実施形態において、結合された第1および第2のウエハー902および904のそれぞれのショットは、ウエハーレーザーダイシングおよび/または機械的なダイシング技法を使用して、スクライブラインに沿って、結合された第1および第2のウエハー902および904からカットされ、それによって、それぞれのダイ912になる。ダイ912は、結合された第1および第2の半導体構造体906および908、たとえば、図8Bに示されているような結合された構造体を含むことが可能である。
図9A～図9Cおよび図11に関して上記に説明されているような、ダイシングの前のウエハー-レベルボンディングに基づくパッケージングスキームの代わりに、図10A～図10Cおよび図12は、いくつかの実施形態による、ダイシングの後のダイ-レベルボンディングに基づく別のパッケージングスキームを図示している。図12の中の方法1200の動作1102、1104、および1106は、図11の中の方法1100に関して上記に説明されており、したがって、繰り返されていない。図10Aに図示されているように、複数の第1の半導体構造体1006は、第1のウエハー1002の上に形成されている。第1のウエハー1002は、スクライブラインによって分離されている複数のショットを含むことが可能である。いくつかの実施形態によれば、第1のウエハー1002のそれぞれのショットは、1つまたは複数の第1の半導体構造体1006を含む。図6Aおよび図6Bは、第1の半導体構造体1006のフォーメーションの1つの例を図示している。
方法1200は、図12に図示されているように、動作1202に進み、動作1202では、第1のウエハーが、複数の第1のダイへとダイシングされ、第1のダイのうちの少なくとも1つが、第1の半導体構造体のうちの少なくとも1つを含むようになっている。図10Bに図示されているように、(図10Aに示されているような)第1のウエハー1002は、複数のダイ1010へとダイシングされ、少なくとも1つのダイ1010が、第1の半導体構造体1006を含むようになっている。いくつかの実施形態において、第1のウエハー1002のそれぞれのショットは、ウエハーレーザーダイシングおよび/または機械的なダイシング技法を使用して、スクライブラインに沿って、第1のウエハー1002からカットされ、それによって、それぞれのダイ1010になる。ダイ1010は、第1の半導体構造体1006、たとえば、図6Bに示されているような構造体を含むことが可能である。
図12の中の方法1200の動作1108、1110、および1112は、図11の中の方法1100に関して上記に説明されており、したがって、繰り返されていない。図10Aに図示されているように、複数の第2の半導体構造体1008は、第2のウエハー1004の上に形成されている。第2のウエハー1004は、スクライブラインによって分離されている複数のショットを含むことが可能である。いくつかの実施形態によれば、第2のウエハー1004のそれぞれのショットは、1つまたは複数の第2の半導体構造体1008を含む。図7A～図7Cは、第2の半導体構造体1008のフォーメーションの1つの例を図示している。
方法1200は、図12に図示されているように、動作1204に進み、動作1204では、第2のウエハーが、複数の第2のダイへとダイシングされ、第2のダイのうちの少なくとも1つが、第2の半導体構造体のうちの少なくとも1つを含むようになっている。図10Bに図示されているように、(図10Aに示されているような)第2のウエハー1004は、複数のダイ1012へとダイシングされ、少なくとも1つのダイ1012が、第2の半導体構造体1008を含むようになっている。いくつかの実施形態において、第2のウエハー1004のそれぞれのショットは、ウエハーレーザーダイシングおよび/または機械的なダイシング技法を使用して、スクライブラインに沿って、第2のウエハー1004からカットされ、それによって、それぞれのダイ1012になる。ダイ1012は、第2の半導体構造体1008、たとえば、図7Cに示されているような構造体を含むことが可能である。
方法1200は、図12に図示されているように、動作1206に進み、動作1206では、第1の半導体構造体が第2の半導体構造体に結合されるように、第1のダイおよび第2のダイが、向かい合った様式で結合される。第1の半導体構造体の第1のボンディング接触部は、ボンディングインターフェースにおいて、第2の半導体構造体の第2のボンディング接触部と接触している。図10Cに図示されているように、第1の半導体構造体1006がボンディングインターフェース1014において第2の半導体構造体1008に結合されるように、第1の半導体構造体1006を含むダイ1010、および、第2の半導体構造体1008を含むダイ1012が、向かい合った様式で結合されている。図10Cに示されているように、第1の半導体構造体1006は、ボンディングの後に、第2の半導体構造体1008の上方にあるが、第2の半導体構造体1008は、いくつかの実施形態において、ボンディングの後に、第1の半導体構造体1006の上方にあってもよいということが理解される。図8Aは、結合された第1および第2の半導体構造体1006および1008のフォーメーションの1つの例を図示している。
方法1200は、図12に図示されているように、動作1208に進み、動作1208では、第1のウエハーまたは第2のウエハーが、半導体層を形成するために薄くされる。いくつかの実施形態において、第1の半導体構造体の第1のウエハーは、ボンディングの後に、第2の半導体構造体の第2のウエハーの上方にあり、第1の半導体構造体の第1のウエハーは、半導体層を形成するために薄くされる。いくつかの実施形態において、第2の半導体構造体の第2のウエハーは、ボンディングの後に、第1の半導体構造体の第1のウエハーの上方にあり、第2の半導体構造体の第2のウエハーは、半導体層を形成するために薄くされる。
図8Bに図示されているように、結合されたチップの上部におけるシリコン基板(たとえば、図8Aに示されているようなシリコン基板702)は薄くされており、薄くされた上部基板が、半導体層804(たとえば、単結晶シリコン層)としての役割を果たすことができるようになっている。シリコン基板702は、それに限定されないが、ウエハー研削、ドライエッチング、ウェットエッチング、CMP、任意の他の適切なプロセス、または、それらの任意の組合せを含む、プロセスによって薄くされ得る。1つの例において、薄くされた基板の厚さは、たとえば、エッチングプロセスおよびCMPプロセスの組合せを使用して、約1μmから約20μmの間にあることが可能であり、たとえば、1μmから20μmの間(たとえば、1μm、2μm、3μm、4μm、5μm、6μm、7μm、8μm、9μm、10μm、15μm、20μm、これらの値のいずれかによる下側端部によって境界を定められた任意の範囲、または、これらの値のうちの任意の2つによって定義される任意の範囲)などにあることが可能である。いくつかの実施形態において、追加的なエッチングプロセスをさらに適用することによって、薄くされた基板の厚さは、1μmを下回るまで(たとえば、サブミクロン範囲内に)さらに低減され得るということが理解される。シリコン基板602が、結合されたチップの上部における基板であるときには、別の半導体層が、シリコン基板602を薄くすることによって形成され得るということが理解される。
方法1200は、図12に図示されているように、動作1210に進み、動作1210では、パッドアウト相互接続層が、半導体層の上方に形成される。図8Bに図示されているように、パッドアウト相互接続層806は、半導体層804(薄くされた上部基板)の上方に形成されている。パッドアウト相互接続層806は、1つまたは複数のILD層の中に形成された相互接続部(たとえば、パッド接触部808など)を含むことが可能である。パッド接触部808は、それに限定されないが、W、Co、Cu、Al、ドープトシリコン、シリサイド、または、それらの任意の組合せを含む、導電性材料を含むことが可能である。ILD層は、それに限定されないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低k誘電体、または、それらの任意の組合せを含む、誘電材料を含むことが可能である。いくつかの実施形態において、結合することおよび薄くすることの後に、接触部810が、たとえば、ウェット/ドライエッチング(導電性材料を堆積させることがそれに続く)によって、それぞれ、半導体層804を通って垂直方向に延在するように形成される。接触部810は、それぞれ、パッドアウト相互接続層806の中の相互接続部と接触していることが可能である。
上記に説明されているように、方法1200にしたがって製作される、プログラマブルロジックデバイスを有する半導体デバイスは、いくつかの実施形態によれば、製造時に未定義の関数を有しており、その所望の機能を実施するように、製造後にプログラムされる必要がある。たとえば、図13は、いくつかの実施形態による、プログラマブルロジックデバイスを有する半導体デバイスをプログラムするための例示的な方法1300のフローチャートである。図13に説明されている半導体デバイスは、たとえば、図4Aおよび図4Bにそれぞれ示されている半導体デバイス400、401、500、および501を含む、本明細書で説明されている任意の半導体デバイスであることが可能である。
図13を参照すると、方法1300は、動作1302において開始し、動作1302では、プログラマブルロジックデバイス(たとえば、FPGA)を有する半導体デバイスによって実施されることとなる関数が特定されている。たとえば、I/Oインターフェース、異なるレベルにおける機能的挙動および/またはモジュール、およびその内部インターフェース、およびシステムクロックが、この段階において機能仕様として定義され得る。方法1300は、図13に図示されているように、動作1304に進み、動作1304では、機能仕様が、HDL(たとえば、VHDLまたはVerilogなど)の形態で提供される。たとえば、HDLの中のレジスター転送レベル(RTL)記述が、生成およびシミュレートされ得る。方法1300は、図13に図示されているように、動作1306に進み、動作1306では、HDLにおいて特定された設計が合成される。たとえば、プログラマブルロジックデバイスのためのビットストリーム/ネットリストが、ロジック合成プロセスによって発生させられ得、それは、所望の機能的挙動の抽象仕様を、たとえば、RTLにおいて、ロジックブロックレベルにおける設計に変換する。方法1300は、図13に図示されているように、動作1308に進み、動作1308では、ロジックブロックが、プログラマブルロジックデバイスのグリッドの上に設置されてルーティングされる(相互接続される)。たとえば、自動化された設置およびルーティング手順が、ネットリストに基づいてピンアウトを発生させるように実施され得、それは、プログラマブルロジックデバイスの外側のパーツとインターフェース接続するために使用されることとなる。動作1302、1304、1306、および1308は、電子設計自動化(EDA)ツールによって実施され得る。
方法1300は、図13に図示されているように、動作1310に進み、動作1310では、プログラマブルロジックデバイスを有する半導体デバイスが構成される。たとえば、設計プロセスおよび検証プロセスが完了すると、たとえば、FPGAベンダーのプロプライエタリソフトウェアを使用して発生させられるバイナリーファイルが、プログラマブルロジックデバイスを構成するために使用され得る。1つの例において、ビットストリームのフォーマットの中のこのファイルは、インターフェース(たとえば、シリアルインターフェース(JTAG))を介してFPGAの中へ、または、半導体デバイスの中のメモリーデバイス(たとえば、SRAMおよび/もしくはDRAM)へ、転送/ダウンロードされる。いくつかの実施形態において、方法1300は、図13に図示されているように、動作1312に進むことが可能であり、動作1312では、残りのプログラマブルロジックデバイス設計が機能し続けている間に、プログラマブルロジックデバイスを有する半導体デバイスが、ダイナミック様式で部分的に再構成され得るということが理解される。たとえば、動作しているFPGA設計の中のプログラマブルロジックブロックのサブセットは、部分的なビットストリームを半導体デバイスの中のFPGAの中へダウンロードすることによって再構成され得る。部分的な再構成は、アクティブFPGA設計の中の関数モジュールのダイナミックな変化を可能にすることができる。
本開示の1つの態様によれば、半導体デバイスは、プログラマブルロジックデバイスと、SRAMセルのアレイと、複数の第1のボンディング接触部を含む第1のボンディング層とを含む、第1の半導体構造体を含む。また、半導体デバイスは、第2の半導体構造体を含み、第2の半導体構造体は、DRAMセルのアレイと、複数の第2のボンディング接触部を含む第2のボンディング層とを含む。半導体デバイスは、第1のボンディング層と第2のボンディング層との間のボンディングインターフェースをさらに含む。第1のボンディング接触部は、ボンディングインターフェースにおいて、第2のボンディング接触部と接触している。
いくつかの実施形態において、第1の半導体構造体は、基板と、基板の上のプログラマブルロジックデバイスと、基板の上にあり、プログラマブルロジックデバイスの外側にあるSRAMセルのアレイと、プログラマブルロジックデバイスおよびSRAMセルのアレイの上方の第1のボンディング層とを含む。
いくつかの実施形態において、第2の半導体構造体は、第1のボンディング層の上方の第2のボンディング層と、第2のボンディング層の上方のDRAMセルのアレイと、DRAMセルのアレイの上方にあり、DRAMセルのアレイと接触している半導体層とを含む。
いくつかの実施形態において、半導体デバイスは、半導体層の上方にパッドアウト相互接続層をさらに含む。いくつかの実施形態において、半導体層は、単結晶シリコンを含む。
いくつかの実施形態において、第2の半導体構造体は、基板と、基板の上のDRAMセルのアレイと、DRAMセルのアレイの上方の第2のボンディング層とを含む。
いくつかの実施形態において、第1の半導体構造体は、第2のボンディング層の上方の第1のボンディング層と、第1のボンディング層の上方のプログラマブルロジックデバイスと、第1のボンディング層の上方にあり、プログラマブルロジックデバイスの外側にあるSRAMセルのアレイと、プログラマブルロジックデバイスおよびSRAMセルのアレイの上方にあり、プログラマブルロジックデバイスおよびSRAMセルのアレイと接触している半導体層とを含む。
いくつかの実施形態において、半導体デバイスは、半導体層の上方にパッドアウト相互接続層をさらに含む。いくつかの実施形態において、半導体層は、単結晶シリコンを含む。
いくつかの実施形態において、第1の半導体構造体は、DRAMセルのアレイの周辺回路をさらに含む。いくつかの実施形態において、第2の半導体構造体は、DRAMセルのアレイの周辺回路をさらに含む。
いくつかの実施形態において、第1の半導体構造体は、垂直方向に第1のボンディング層とプログラマブルロジックデバイスとの間に第1の相互接続層を含み、第2の半導体構造体は、垂直方向に第2のボンディング層とDRAMセルのアレイとの間に第2の相互接続層を含む。
いくつかの実施形態において、プログラマブルロジックデバイスは、第1および第2の相互接続層、ならびに第1および第2のボンディング接触部を通して、DRAMセルのアレイに電気的に接続されている。
いくつかの実施形態において、SRAMセルのアレイは、第1の、および第2の相互接続層、ならびに、第1の、および第2のボンディング接触部を通して、DRAMセルのアレイに電気的に接続されている。
いくつかの実施形態において、プログラマブルロジックデバイスは、複数のプログラマブルロジックブロックを含む。
いくつかの実施形態において、それぞれのDRAMセルは、トランジスターおよびキャパシターを含む。
本開示の別の態様によれば、半導体デバイスを形成するための方法が開示されている。複数の第1の半導体構造体が、第1のウエハーの上に形成される。第1の半導体構造体のうちの少なくとも1つは、プログラマブルロジックデバイスと、SRAMセルのアレイと、複数の第1のボンディング接触部を含む第1のボンディング層とを含む。複数の第2の半導体構造体が、第2のウエハーの上に形成される。第2の半導体構造体のうちの少なくとも1つは、DRAMセルのアレイと、複数の第2のボンディング接触部を含む第2のボンディング層とを含む。第1の半導体構造体のうちの少なくとも1つが第2の半導体構造体のうちの少なくとも1つに結合されるように、第1のウエハーおよび第2のウエハーが、向かい合った様式で結合される。第1の半導体構造体の第1のボンディング接触部は、ボンディングインターフェースにおいて、第2の半導体構造体の第2のボンディング接触部と接触している。結合された第1および第2のウエハーが、複数のダイへとダイシングされる。ダイのうちの少なくとも1つは、結合された第1および第2の半導体構造体を含む。
いくつかの実施形態において、複数の第1の半導体構造体を形成するために、プログラマブルロジックデバイスおよびSRAMセルのアレイが、第1のウエハーの上に形成され、第1の相互接続層が、プログラマブルロジックデバイスおよびSRAMセルのアレイの上方に形成され、第1のボンディング層が、第1の相互接続層の上方に形成される。いくつかの実施形態において、プログラマブルロジックデバイスおよびSRAMセルのアレイを形成するために、複数のトランジスターが、第1のウエハーの上に形成される。
いくつかの実施形態において、複数の第1の半導体構造体を形成するために、DRAMセルのアレイの周辺回路が、第1のウエハーの上に形成される。
いくつかの実施形態において、複数の第2の半導体構造体を形成するために、DRAMセルのアレイが、第2のウエハーの上に形成され、第2の相互接続層が、DRAMセルのアレイの上方に形成され、第2のボンディング層が、第2の相互接続層の上方に形成される。
いくつかの実施形態において、DRAMセルのアレイを形成するために、複数のトランジスターが、第2のウエハーの上に形成され、複数のキャパシターが、トランジスターのうちの少なくともいくつかの上方に、トランジスターのうちの少なくともいくつかと接触して形成される。
いくつかの実施形態において、複数の第2の半導体構造体を形成するために、DRAMセルのアレイの周辺回路が、第2のウエハーの上に形成される。
いくつかの実施形態において、第2の半導体構造体は、結合するステップの後に、第1の半導体構造体の上方にある。いくつかの実施形態において、結合するステップの後に、および、ダイシングするステップの前に、第2のウエハーが、半導体層を形成するために薄くされ、パッドアウト相互接続層が、半導体層の上方に形成される。
いくつかの実施形態において、第1の半導体構造体は、結合するステップの後に、第2の半導体構造体の上方にある。いくつかの実施形態において、結合するステップの後に、および、ダイシングするステップの前に、第1のウエハーが、半導体層を形成するために薄くされ、パッドアウト相互接続層が、半導体層の上方に形成される。
いくつかの実施形態において、結合するステップは、ハイブリッドボンディングを含む。
本開示のさらなる別の態様によれば、半導体デバイスを形成するための方法が開示されている。複数の第1の半導体構造体が、第1のウエハーの上に形成される。第1の半導体構造体のうちの少なくとも1つは、プログラマブルロジックデバイスと、SRAMセルのアレイと、複数の第1のボンディング接触部を含む第1のボンディング層とを含む。第1のウエハーは、複数の第1のダイへとダイシングされ、第1のダイのうちの少なくとも1つが、第1の半導体構造体のうちの少なくとも1つを含むようになっている。複数の第2の半導体構造体が、第2のウエハーの上に形成される。第2の半導体構造体のうちの少なくとも1つは、DRAMセルのアレイと、複数の第2のボンディング接触部を含む第2のボンディング層とを含む。第2のウエハーは、複数の第2のダイへとダイシングされ、第2のダイのうちの少なくとも1つが、第2の半導体構造体のうちの少なくとも1つを含むようになっている。第1の半導体構造体が第2の半導体構造体に結合されるように、第1のダイおよび第2のダイが、向かい合った様式で結合される。第1の半導体構造体の第1のボンディング接触部は、ボンディングインターフェースにおいて、第2の半導体構造体の第2のボンディング接触部と接触している。
いくつかの実施形態において、複数の第1の半導体構造体を形成するために、プログラマブルロジックデバイスおよびSRAMセルのアレイが、第1のウエハーの上に形成され、第1の相互接続層が、プログラマブルロジックデバイスおよびSRAMセルのアレイの上方に形成され、第1のボンディング層が、第1の相互接続層の上方に形成される。いくつかの実施形態において、プログラマブルロジックデバイスおよびSRAMセルのアレイを形成するために、複数のトランジスターが、第1のウエハーの上に形成される。
いくつかの実施形態において、複数の第1の半導体構造体を形成するために、DRAMセルのアレイの周辺回路が、第1のウエハーの上に形成される。
いくつかの実施形態において、複数の第2の半導体構造体を形成するために、DRAMセルのアレイが、第2のウエハーの上に形成され、第2の相互接続層が、DRAMセルのアレイの上方に形成され、第2のボンディング層が、第2の相互接続層の上方に形成される。
いくつかの実施形態において、DRAMセルのアレイを形成するために、複数のトランジスターが、第2のウエハーの上に形成され、複数のキャパシターが、トランジスターのうちの少なくともいくつかの上方に、トランジスターのうちの少なくともいくつかと接触して形成される。
いくつかの実施形態において、複数の第2の半導体構造体を形成するために、DRAMセルのアレイの周辺回路が、第2のウエハーの上に形成される。
いくつかの実施形態において、第2の半導体構造体は、結合するステップの後に、第1の半導体構造体の上方にある。いくつかの実施形態において、第2のウエハーは、結合するステップの後に半導体層を形成するために薄くされ、パッドアウト相互接続層が、半導体層の上方に形成される。
いくつかの実施形態において、結合するステップの後に、第1の半導体構造体が、第2の半導体構造体の上方にある。いくつかの実施形態において、第1のウエハーは、結合するステップの後に半導体層を形成するために薄くされ、パッドアウト相互接続層が、半導体層の上方に形成される。
いくつかの実施形態において、結合するステップは、ハイブリッドボンディングを含む。
したがって、特定の実施形態の先述の説明は、他の人が、当業者の範囲内の知識を適用することによって、本開示の一般的な概念から逸脱することなく、過度の実験なしに、さまざまな用途に関して、そのような特定の実施形態を容易に修正および/または適合させることができる本開示の一般的な性質を明らかにすることとなる。したがって、そのような適合および修正は、本明細書に提示されている教示および指針に基づいて、開示されている実施形態の均等物の意味および範囲の中にあることを意図している。本明細書での言い回しまたは専門用語は、説明の目的のためのものであり、限定ではなく、本明細書の専門用語または言い回しは、教示および指針に照らして当業者によって解釈されることとなるようになっているということが理解されるべきである。
本開示の実施形態は、特定の機能およびその関係の実装を図示する機能的なビルディングブロックの助けを借りて上記に説明されてきた。これらの機能的なビルディングブロックの境界は、説明の便宜上、本明細書では任意に定義されている。特定の機能およびその関係が適当に実施される限りにおいて、代替的な境界が定義され得る。
概要および要約のセクションは、本発明者によって企図される本開示の1つまたは複数の(しかし、すべてではない)例示的な実施形態を記載している可能性があり、したがって、決して本開示および添付の特許請求の範囲を限定することを意図していない。
本開示の幅および範囲は、上記に説明された例示的な実施形態のいずれによっても限定されるべきではなく、以下の特許請求の範囲およびその均等物のみにしたがって定義されるべきである。
100 半導体デバイス100
102 第1の半導体構造体
104 第2の半導体構造体
106 ボンディングインターフェース
200 半導体構造体
201 半導体構造体
202 プログラマブルロジックデバイス(PLD)
204 SRAM
206 DRAM
208 行デコーダー
210 列デコーダー
212 プログラマブルロジックブロック
214 I/Oブロック
300 半導体構造体
301 半導体構造体
400 半導体デバイス
401 半導体デバイス
402 第1の半導体構造体
403 第2の半導体構造体
404 第2の半導体構造体
405 第1の半導体構造体
406 ボンディングインターフェース
407 ボンディングインターフェース
408 基板
409 基板
410 デバイス層
411 デバイス層
412 プログラマブルロジックデバイス
413 DRAM選択トランジスター
414 SRAMセル
415 キャパシター
416 周辺回路
417 ビットライン
418 トランジスター
419 共通のプレート
420 相互接続層
421 相互接続層
422 ボンディング層
423 ボンディング層
424 ボンディング接触部
425 ボンディング接触部
426 ボンディング層
427 ボンディング接触部
428 ボンディング接触部
429 相互接続層
430 相互接続層
431 デバイス層
432 デバイス層
433 半導体層
434 半導体層
435 プログラマブルロジックデバイス
436 DRAM選択トランジスター
437 SRAMセル
438 キャパシター
439 周辺回路
440 ビットライン
441 トランジスター
442 共通のプレート
443 パッドアウト相互接続層
444 パッドアウト相互接続層
445 接触パッド
446 接触パッド
447 接触部
448 接触部
449 DRAMセル
450 DRAMセル
500 半導体デバイス
501 半導体デバイス
502 第1の半導体構造体
503 第2の半導体構造体
504 第2の半導体構造体
505 第1の半導体構造体
506 ボンディングインターフェース506
507 ボンディングインターフェース
508 基板
509 基板
510 デバイス層
511 デバイス層
512 プログラマブルロジックデバイス
513 DRAMセル
514 SRAMセル
515 周辺回路
517 DRAM選択トランジスター
518 トランジスター
519 キャパシター
520 相互接続層
521 ビットライン
522 ボンディング層
523 共通のプレート
524 ボンディング接触部
525 トランジスター
526 ボンディング層
527 相互接続層
528 ボンディング接触部
529 ボンディング層
530 相互接続層
531 ボンディング接触部
532 デバイス層
533 ボンディング層
534 半導体層
535 ボンディング接触部
536 DRAMセル
537 相互接続層
538 周辺回路
539 デバイス層
540 DRAM選択トランジスター
541 半導体層
542 キャパシター
543 プログラマブルロジックデバイス
544 ビットライン
545 SRAMセル
546 共通のプレート
547 トランジスター
548 トランジスター
549 パッドアウト相互接続層
550 パッドアウト相互接続層
551 接触パッド
552 接触パッド
553 接触部
554 接触部
602 シリコン基板
604 トランジスター
606 デバイス層
608 プログラマブルロジックデバイス
610 SRAMセル
612 周辺回路
614 相互接続層
616 ボンディング層
618 ボンディング接触部
702 シリコン基板
704 トランジスター
706 キャパシター
707 ビットライン
708 デバイス層
709 共通のプレート
710 DRAMセル
711 周辺回路
712 デバイス層
714 相互接続層
716 ボンディング層
718 ボンディング接触部
802 ボンディングインターフェース
804 半導体層
806 パッドアウト相互接続層
808 パッド接触部
810 接触部
902 第1のウエハー
904 第2のウエハー
906 第1の半導体構造体
908 第2の半導体構造体
909 ボンディングインターフェース
912 ダイ
1002 第1のウエハー
1004 第2のウエハー
1006 第1の半導体構造体
1008 第2の半導体構造体
1010 ダイ
1012 ダイ
1014 ボンディングインターフェース

Claims (11)

  1. プログラマブルロジックデバイス、スタティックランダムアクセスメモリー(SRAM)セルのアレイ、複数の第1のボンディング接触部と前記第1のボンディング接触部を取り囲んで電気的に隔離する誘電体とを含む第1のボンディング層、および、垂直方向に前記第1のボンディング層と前記プログラマブルロジックデバイスとの間に第1の相互接続層を含む、第1の半導体構造体と、
    ダイナミックランダムアクセスメモリー(DRAM)セルのアレイ、複数の第2のボンディング接触部と前記第2のボンディング接触部を取り囲んで電気的に隔離する誘電体とを含む第2のボンディング層、および、垂直方向に前記第2のボンディング層と前記DRAMセルのアレイとの間に第2の相互接続層を含む、第2の半導体構造体と、
    前記第1のボンディング層と前記第2のボンディング層との間のボンディングインターフェースであって、前記第1のボンディング接触部は、前記ボンディングインターフェースにおいて、前記第2のボンディング接触部と接触している、ボンディングインターフェースと
    を含み、
    前記プログラマブルロジックデバイスおよび前記SRAMセルのアレイは、前記第1および第2の相互接続層ならびに前記第1および第2のボンディング接触部を通して、前記DRAMセルのアレイに電気的に接続されており、
    前記SRAMセルのアレイは、前記プログラマブルロジックデバイスの外側にあり、前記プログラマブルロジックデバイスを取り囲んで配置される、半導体デバイス。
  2. 前記第1の半導体構造体は、
    基板と、
    前記基板の上の前記プログラマブルロジックデバイスと、
    前記基板の上にあり、前記プログラマブルロジックデバイスの外側にある前記SRAMセルのアレイと、
    前記プログラマブルロジックデバイスおよび前記SRAMセルのアレイの上方の前記第1のボンディング層と
    を含む、請求項1に記載の半導体デバイス。
  3. 前記第2の半導体構造体は、
    前記第1のボンディング層の上方の前記第2のボンディング層と、
    前記第2のボンディング層の上方の前記DRAMセルのアレイと、
    前記DRAMセルのアレイの上方にあり、前記DRAMセルのアレイと接触している半導体層と
    を含む、請求項2に記載の半導体デバイス。
  4. 前記半導体層の上方にパッドアウト相互接続層をさらに含む、請求項3に記載の半導体デバイス。
  5. 前記第2の半導体構造体は、
    基板と、
    前記基板の上の前記DRAMセルのアレイと、
    前記DRAMセルのアレイの上方の前記第2のボンディング層と
    を含む、請求項1に記載の半導体デバイス。
  6. 前記第1の半導体構造体は、
    前記第2のボンディング層の上方の前記第1のボンディング層と、
    前記第1のボンディング層の上方の前記プログラマブルロジックデバイスと、
    前記第1のボンディング層の上方にあり、前記プログラマブルロジックデバイスの外側にある前記SRAMセルのアレイと、
    前記プログラマブルロジックデバイスおよび前記SRAMセルのアレイの上方にあり、前記プログラマブルロジックデバイスおよび前記SRAMセルのアレイと接触している半導体層と
    を含む、請求項5に記載の半導体デバイス。
  7. 前記半導体層の上方にパッドアウト相互接続層をさらに含む、請求項6に記載の半導体デバイス。
  8. 前記第1の半導体構造体または前記第2の半導体構造体は、前記DRAMセルのアレイの周辺回路をさらに含む、請求項1に記載の半導体デバイス。
  9. 前記プログラマブルロジックデバイスは、複数のプログラマブルロジックブロックを含む、請求項1に記載の半導体デバイス。
  10. 前記第2の半導体構造体は、1つまたは複数の接触部をさらに含み、前記1つまたは複数の接触部は、前記パッドアウト相互接続層と、前記第1の相互接続層および前記第2の相互接続層とを電気的に接続している、請求項4に記載の半導体デバイス。
  11. 前記第1の半導体構造体は、1つまたは複数の接触部をさらに含み、前記1つまたは複数の接触部は、前記パッドアウト相互接続層と、前記第1の相互接続層および前記第2の相互接続層とを電気的に接続している、請求項7に記載の半導体デバイス。
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