JPH1070243A - 半導体集積回路装置およびその検査方法およびその検査装置 - Google Patents

半導体集積回路装置およびその検査方法およびその検査装置

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JPH1070243A
JPH1070243A JP9113900A JP11390097A JPH1070243A JP H1070243 A JPH1070243 A JP H1070243A JP 9113900 A JP9113900 A JP 9113900A JP 11390097 A JP11390097 A JP 11390097A JP H1070243 A JPH1070243 A JP H1070243A
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Tomoyoshi Momohara
朋美 桃原
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Abstract

(57)【要約】 【課題】 １つの半導体チップに混載された、互いに機
能が異なっている複数の機能回路それぞれの特性を、テ
ストのときに正確に測定できる１チップ混載型の半導体
集積回路装置を提供すること。 【解決手段】 互いに機能が異なっている機能回路、例
えばプロセッサ２、ＳＲＡＭ３、ＤＲＡＭ４、Flash-Ｅ
ＥＰＲＯＭ５を、半導体チップ１に混載し、これら機能
回路のうち、半導体チップ１の電位を揺らすFlash-ＥＥ
ＰＲＯＭ５を、他の機能回路から、半導体チップ１内に
設けた分離領域１０によって互いに分離するとともに、
分離領域１０を、半導体チップ１の側面に、その全周に
渡って接触させる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、互いに機能が異
なっている複数の機能回路を、１つの半導体チップに混
載した１チップ混載型の半導体集積回路装置およびその
検査方法と、マルチテスト時に各チップ間の電気的干渉
を抑制する半導体集積回路装置およびマルチテスト時に
各チップ間の電気的干渉を抑制する半導体集積回路装置
の検査装置とに関する。
【０００２】
【従来の技術】半導体装置を使用した製品、特にパーソ
ナルコンピュータ、携帯電話、ゲーム機などの分野を中
心に、多機能化、小型化、低価格化の要求が、高まって
きている。
【０００３】多機能化を推進していくと、システムが複
雑になる。システムが複雑になると、様々な機能の半導
体装置を必要とし、また、膨大な容量のメモリを必要と
する。このため、システムを構築するのに必要な単体の
半導体装置の数が増す。
【０００４】単体の半導体装置では、特にプロセッサを
中心に、年々、多くの機能が１チップに集積されつつあ
り、小型化している。また、メモリ装置も同様で、１チ
ップに集積される容量が増していて、やはり小型化して
いる。
【０００５】しかし、多機能化の進展は急速であり、小
型化の進展の度合いは鈍くなっているのが現状である。
【０００６】そこで、近年では、互いに機能の異なる半
導体チップを、１つのパッケージに収容したマルチチッ
プモジュールが登場し、半導体製品の小型化の進展を促
進させている。マルチチップモジュールは、良品の半導
体チップを、１つのパッケージに収容する。このため、
単体の半導体装置に比べて、良品の半導体チップをアセ
ンブリするアセンブリ工程が必要である。このアセンブ
リ工程のときに、接続不良などが発生すると、良品の半
導体チップを含みながらも不良となることがあり、製造
コストの削減を妨げている。このような事情から、マル
チチップモジュールは、低価格化の要求に満足に応えら
れる技術であるとはいいがたい。
【０００７】このような事情に鑑み、近時、互いに機能
が異なっている複数の機能回路を、１つの半導体チップ
に混載する技術、いわゆるシステムオンシリコン技術が
模索されるようになってきた。システムオンシリコン技
術は、多機能化、小型化、低価格化などの要求を、全て
満足できる可能性を秘めている。
【０００８】
【発明が解決しようとする課題】システムオンシリコン
技術は、現在、例えば次のような解決すべき技術的な課
題がある。
【０００９】（１）１つの半導体チップに混載された、
互いに機能が異なっている複数の機能回路それぞれの特
性を、テストのときに正確に測定すること。
【００１０】（２）互いに機能が異なっている複数の機
能回路それぞれの特性を最大限に引き出して、１つの半
導体チップに混載すること。
【００１１】この発明は、上記の事情に鑑みて為された
もので、その第１の目的は、１つの半導体チップに混載
された、互いに機能が異なっている複数の機能回路それ
ぞれの特性を、テストのときに正確に測定できる１チッ
プ混載型の半導体集積回路装置を提供することにある。
【００１２】また、第２の目的は、互いに機能が異なっ
ている複数の機能回路それぞれの特性を最大限に引き出
して１つの半導体チップに混載できる１チップ混載型の
半導体集積回路装置を提供することにある。
【００１３】また、第３の目的は、１つの半導体チップ
に混載された、互いに機能が異なっている複数の機能回
路それぞれの特性の正確な測定を可能にする１チップ混
載型の半導体集積回路装置の検査方法を提供することに
ある。
【００１４】また、第４の目的は、半導体集積回路装置
のテストを、一枚のウェーハ上で、複数の半導体集積回
路装置で同時に行っても、上記半導体集積回路装置間の
電気的干渉、特に電源電圧間干渉を抑制し、半導体集積
回路装置個々の特性を、高い精度で測定できる構造を持
つ半導体集積回路装置を提供することにある。
【００１５】また、第５の目的は、半導体集積回路装置
の静的消費電流テストを、一枚のウェーハ上で、複数の
半導体集積回路装置で同時に行っても、半導体集積回路
装置個々の静的消費電流特性を、高い精度で測定できる
半導体集積回路装置の検査装置を提供することにある。
【００１６】
【課題を解決するための手段】上記第１の目的を達成す
るために、請求項１に係る発明では、互いに機能が異な
っている複数の機能回路を、１つの半導体チップに混載
した１チップ混載型の半導体集積回路装置であって、前
記複数の機能回路のうち、前記半導体チップの電位を揺
らす機能回路を、他の機能回路から、前記半導体チップ
内に設けた分離領域によって互いに分離するとともに、
前記分離領域を、前記半導体チップの側面に、前記半導
体チップの全周に渡って接触させたことを特徴とする。
【００１７】また、請求項２に係る発明では、前記半導
体チップの電位を揺らす機能回路は、不揮発性メモリ回
路、アナログ回路の少なくとも１つを含み，前記他の機
能回路は、デジタル回路、デジタル／アナログ変換回
路、スタティック型メモリ回路、ダイナミック型メモリ
回路の少なくとも１つを含むことを特徴とする。
【００１８】また、請求項３に係る発明では、前記分離
領域は第１の導電型の半導体基板であり、前記機能回路
はそれぞれ、前記機能回路毎に前記半導体基板中に設け
られた、第２導電型の半導体領域に形成されていること
を特徴とする。
【００１９】また、請求項４に係る発明では、前記機能
回路毎に前記半導体基板中に設けられた、第２の導電型
の半導体領域には、負の電位が供給されている第１導電
型の第２の半導体領域が形成され、前記第２の半導体領
域には、入出力回路、インターフェース回路のいずれか
が形成されていることを特徴とする。
【００２０】これら請求項１乃至請求項４に係る発明に
よれば、特に半導体チップの電位を揺らす機能回路を、
他の機能回路から、分離領域によって互いに分離する。
これにより、半導体チップの電位を揺らす機能回路が、
他の機能回路に影響を与えなくなり、１つの半導体チッ
プに混載された、互いに機能が異なっている複数の機能
回路それぞれの特性を、テストのときに正確に測定でき
る。
【００２１】また、上記分離領域を、半導体チップの側
面に、その全周に渡って接触させたことで、複数のチッ
プを同時にテストしても、半導体チップの電位を揺らす
機能回路が、他のチップに含まれている機能回路に対し
て影響を与えなくなり、複数のチップを同時にテストし
ても、互いに機能が異なっている複数の機能回路それぞ
れの特性をそれぞれ、正確に測定することができる。
【００２２】上記第２の目的を達成するために、請求項
５に係る発明では、互いに機能が異なっている複数の機
能回路を、１つの半導体チップに混載した１チップ混載
型の半導体集積回路装置であって、前記複数の各機能回
路相互間を、前記半導体チップ内に設けた分離領域によ
って互いに分離するとともに、前記分離領域を、前記半
導体チップの側面に、前記半導体チップの全周に渡って
接触させ、前記複数の各機能回路毎それぞれに、専用の
電源を持たせたことを特徴とする。
【００２３】また、請求項６に係る発明では、前記複数
の機能回路は、不揮発性メモリ回路、アナログ回路、デ
ジタル回路、デジタル／アナログ変換回路、スタティッ
ク型メモリ回路、ダイナミック型メモリ回路のうち、少
なくとも２つを含むことを特徴とする。
【００２４】また、請求項７に係る発明では、前記分離
領域は第１の導電型の半導体基板であり、前記機能回路
はそれぞれ、前記機能回路毎に前記半導体基板中に設け
られた、第２導電型の半導体領域に形成されていること
を特徴とする。
【００２５】また、請求項８に係る発明によれば、前記
機能回路毎に前記半導体基板中に設けられた、第２の導
電型の半導体領域には、負の電位が供給されている第１
導電型の第２の半導体領域が形成され、前記第２の半導
体領域には、入出力回路、インターフェース回路のいず
れかが形成されていることを特徴とする。
【００２６】これら請求項５乃至請求項８に係る発明に
よれば、特に複数の各機能回路毎それぞれに、専用の電
源を持たせることで、各機能回路毎に、その特性を最大
限に引き出せる電源電圧を与えることができる。
【００２７】上記第３の目的を達成するために、請求項
９に係る発明では、互いに機能が異なっている複数の機
能回路を、１つの半導体チップに混載した１チップ混載
型の半導体集積回路装置の検査方法であって、前記複数
の各機能回路相互間を、前記半導体チップ内に設けた分
離領域によって互いに分離するとともに、前記分離領域
を、前記半導体チップの側面に、前記半導体チップの全
周に渡って接触させ、前記複数の各機能回路毎それぞれ
に、専用の電源を持たせ、検査工程に応じて、前記専用
の電源をオン・オフさせることを特徴とする。
【００２８】また、請求項１０に係る発明によれば、前
記複数の機能回路は、不揮発性メモリ回路、アナログ回
路、デジタル回路、デジタル／アナログ変換回路、スタ
ティック型メモリ回路、ダイナミック型メモリ回路のう
ち、少なくとも２つを含み、前記不揮発性メモリ回路お
よび前記ダイナミック型メモリ回路のいずれかから、不
良行、不良列を特定する検査工程において、他の機能回
路の電源をオフさせておくことを特徴とする。
【００２９】これら請求項９および請求項１０に係る発
明によれば、特に検査工程に応じて、前記専用の電源を
オン・オフさせることで、１つの半導体チップに混載さ
れた、互いに機能が異なっている複数の機能回路それぞ
れの特性の正確な測定が可能になる。
【００３０】上記第４の目的を達成するために、請求項
１１に係る発明では、第１導電型の半導体基体と、前記
半導体基体内に形成された、少なくとも１つ以上の第２
導電型の第１の半導体領域と、前記第２導電型の第１の
半導体領域内に形成され、この第１の半導体領域によ
り、前記半導体基体と絶縁された第１導電型の第２の半
導体領域と、前記第１、第２の半導体領域それぞれに形
成される半導体素子により構成された半導体集積回路部
と、電位の印加点となる第１のパッド電極に接続されて
いる、前記半導体基体にバイアス電位を与えるための基
体バイアス系統と、それぞれ電位の印加点となり、前記
第１のパッド電極と異なる第２、第３のパッド電極にそ
れぞれ接続されている、前記半導体集積回路部に動作電
圧を与えるための高電位電源および低電位電源とを含む
電源系統とを具備する。そして、前記基体バイアス系統
が、前記電源系統と互いに独立されて、チップ内部に設
けられていることを特徴とする。
【００３１】また、請求項１２に係る発明では、請求項
１１に係る発明において、前記半導体集積回路部をテス
トする時、前記基体バイアス電位と前記動作電圧とが、
前記第１、第２、第３のパッド電極を介して、互いに独
立して与えられることを特徴とする。
【００３２】また、請求項１３に係る発明では、請求項
１２に係る発明において、１つのチップを構成する前記
半導体集積回路部が、前記半導体基体中に複数形成され
た状態で、前記基体バイアス電位と前記動作電圧とを、
前記半導体集積回路部に各々に設けられている前記第
１、第２、第３のパッド電極を介して、互いに独立して
与え、前記半導体集積回路部のテストを、複数のチップ
で同時に行うことを特徴とする。
【００３３】また、請求項１４に係る発明では、請求項
１１乃至請求項１３いずれか一つに係る発明において、
前記第１のパッド電極と、前記第２、第３のパッド電極
のいずれか一方とにそれぞれ電気的に接続され、前記基
体バイアス系統と、前記高電位電源および前記低電位電
源のいずれか一方との間で共通となる外部リードを有
し、実使用時、前記基体バイアス電位を、前記高電位電
源および前記低電位電源のいずれか一方と共通にして与
えることを特徴とする。
【００３４】また、請求項１５に係る発明では、請求項
１４に係る発明において、前記基体バイアス電位と共通
となる電源は、前記第２の半導体領域に、この第２の半
導体領域に形成される前記半導体素子のバックゲートバ
イアス電位を与える電源であることを特徴とする。
【００３５】また、請求項１６に係る発明では、請求項
１１乃至請求項１５いずれか一つに係る発明において、
前記半導体基体は、ウェーハを構成していたものである
ことを特徴とする。
【００３６】また、請求項１７に係る発明では、請求項
１１乃至請求項１６いずれか一つに係る発明において、
前記第１の半導体領域は２つ以上あり、前記２つ以上の
第１の半導体領域それぞれに、互いに機能の異なる集積
回路を形成し、前記互いに機能の異なる集積回路の結合
により構築される半導体装置システムを、前記半導体基
体に集積したことを特徴とする。
【００３７】また、請求項１８に係る発明では、請求項
１７に係る発明において、前記互いに機能の異なる集積
回路は、プロセッサ、ダイナミック型ＲＡＭ、スタティ
ック型ＲＡＭ、ＥＥＰＲＯＭ、Ｄ／Ａコンバータ、アナ
ログ回路、およびロジック回路のいずれかから選ばれる
ことを特徴とする。
【００３８】これら請求項１１乃至請求項１８に係る発
明によれば、半導体基体内に形成された、少なくとも１
つ以上の第２導電型の第１の半導体領域に、半導体集積
回路部を配置するとともに、上記半導体基体にバイアス
電位を与えるための基体バイアス系統と、上記半導体集
積回路部に動作電圧を与えるための高電位電源および低
電位電源とを含む電源系統とが、互いに独立されて、チ
ップ内部に設けられている。このため、一枚のウェーハ
上で、複数のチップを同時にテストしている時に、各チ
ップの半導体集積回路部に発生した電源のリップルがそ
れぞれ、高調波となる事情を解消できる。このため、半
導体集積回路装置間の電気的干渉、特に電源電圧間干渉
が抑制され、半導体集積回路装置個々の特性を、高い精
度で測定できる構造を持つ半導体集積回路装置を得るこ
とができる。
【００３９】上記第４の目的を達成するために、請求項
１９に係る発明では、同時に検査される複数の半導体集
積回路装置チップに対応して設けられ、各半導体集積回
路装置チップ毎に、集積回路を動作させるための電源電
圧を発生させる電源電圧発生器と、前記複数の半導体集
積回路チップを同時に検査している時、各半導体集積回
路チップ毎の電源電圧の変動を検知する検知器と、前記
各チップ毎に検知された電源電圧の変動を、許容範囲内
か外かを判定する判定器と、前記判定器により判定され
た前記各チップ毎の電源電圧の変動が、許容範囲外を示
すものであった時、前記許容範囲外の電源電圧の変動を
発生させたチップに対する前記電源電圧の供給を遮断す
る遮断器とを具備することを特徴とする。
【００４０】上記請求項１９に係る発明によれば、複数
の半導体集積回路装置チップを同時に検査している時、
許容範囲外の電源電圧の変動を発生させたチップに対し
て、電源電圧の供給を遮断できる。電源電圧の供給が遮
断された後、許容範囲外の電源電圧の変動を発生させた
チップは、その動作を停止する。これにより、許容範囲
外の電源電圧の変動を発生させたチップの検査は中止さ
れ、電源電圧の変動が許容範囲内で収まっているチップ
のみを、同時に検査していくことができる。
【００４１】このような検査装置は、電源電圧の変動が
小さい状態で半導体集積回路装置を検査することができ
るので、例えば半導体集積回路装置の静的消費電流テス
トを、一枚のウェーハ上で複数の半導体集積回路装置で
同時に行っても、半導体集積回路装置個々の静的消費電
流特性を、高い精度で測定することが可能となる。
【００４２】
【発明の実施の形態】図１は、この発明の第１の実施形
態に係る半導体集積回路装置を示す図で、（Ａ）図は平
面図、（Ｂ）図は（Ａ）図中の１Ｂ−１Ｂ線に沿う断面
図、（Ｃ）図は（Ａ）図中の１Ｃ−１Ｃ線に沿う断面図
である。
【００４３】図１（Ａ）〜（Ｃ）に示すように、半導体
集積回路チップ１には、機能回路として、プロセッサ
２、ＳＲＡＭ３、ＤＲＡＭ４、Flash-ＥＥＰＲＯＭ５が
形成されている。これら各機能回路間は、チップ１に設
けられたアイソレート領域１０によって互いにアイソレ
ートされている。さらにアイソレート領域１０は、チッ
プ１の側面に、その全周に渡って接触されている。
【００４４】この発明の実施形態に係る説明では、プロ
セッサ２は、マイクロプロセッサの他、ＣＰＵ(Central
Processing Unit) 、ＤＳＰ(Digital Signal Processe
r)などの制御回路、あるいは演算回路など、基本的に論
理回路により構成されている回路を含むものと定義す
る。
【００４５】同様に、ＳＲＡＭ３は、ＳＲＡＭの他、ク
ロスカップル型ラッチ回路など、基本的に論理回路によ
り構成されるメモリ回路を含むものと定義する。
【００４６】同様に、ＤＲＡＭ４は、非同期型制御のＤ
ＲＡＭの他、同期型制御のＤＲＡＭなどを含むものと定
義する。
【００４７】同様に、Flash-ＥＥＰＲＯＭ５は、ＮＯＲ
型の他、ＮＡＮＤ型なども含むものと定義する。
【００４８】図２は、この発明の第１の実施形態に係る
半導体集積回路装置が、ウェーハに形成されているとき
の平面図である。
【００４９】図２に示すように、複数のチップ１が、シ
リコンウェーハ１１に形成されているとき、アイソレー
ト領域１０が、チップ１の側面全周に渡って接触されて
いるので、各チップ間は、アイソレート領域１０によっ
て互いにアイソレートされる。
【００５０】図３は、図２に示すウェーハを拡大した図
で、（Ａ）図は図２中の２点鎖線枠３Ａ内の平面図、
（Ｂ）図は（Ａ）図中の３Ｂ−３Ｂ線に沿う断面図、
（Ｃ）図は（Ａ）図中の３Ｃ−３Ｃ線に沿う断面図であ
る。
【００５１】図３（Ａ）〜（Ｃ）に示すように、各チッ
プ間には、ダイシングライン１２がある。ウェーハ１１
は、ダイシングライン１２に沿ってダイシングされる。
これにより、ウェーハ１１から、各チップ１が分離され
る。このとき、ダイシングライン１２にも、アイソレー
ト領域１０を形成しておくことにより、チップ１の側面
の全周に、アイソレート領域１０が接触する構成とな
る。
【００５２】図４は、この発明の第１の実施形態に係る
半導体集積回路装置が、テストされているときの平面図
である。
【００５３】図４に示すように、プローブカード１００
は、４つのチップ１に対応した測定部１０１Ａ〜１０１
Ｄを有している。測定部１０１Ａ〜１０１Ｄにはそれぞ
れ、プローブ１０２が導出されている。プローブカード
１００の縁には、プローブ１０２を、図示せぬウェーハ
プローバに電気的に接続するためのコンタクタ１０３が
設けられている。プローブ１０２は、チップ１のパッド
１０４に電気的に接触される。ウェーハプローバは、プ
ローブ１０２を介して、４つのチップ１に同時に、動作
電圧およびテストパターンを与える。これにより、４つ
のチップ１が同時にテストされ、その特性が測定され
て、チップ１の良否が判断される。
【００５４】図５は、ウェーハプロービングテストシス
テムを示す図である。
【００５５】通常のテストシステムは、一台のテスト装
置につき、１つのテストステーションが割り当てられる
（シングルステーション型）。これに対し、図５に示す
システムでは、一台のテスト装置３００につき、複数の
テストステーション２００Ａ、２００Ｂが割り当てられ
ている。このようなシステムは、マルチステーション型
と呼ばれ、シングルステーション型に比べて、チップ１
つ当りのテスト時間を短縮する。この発明の第１の実施
形態に係る装置は、シングルステーション型や、図５に
示すようなマルチステーション型のテストシステムを使
ってテストされる。
【００５６】このような第１の実施形態に係る装置であ
ると、プロセッサ２、ＳＲＡＭ３、ＤＲＡＭ４、Flash-
ＥＥＰＲＯＭ５などの各機能回路相互間が、分離領域１
０によって互いに分離されている。このため、機能回路
の一つ一つを、他の機能回路の影響を受けないまま、テ
ストすることができる。これにより、一つのチップ１に
混載された、互いに機能の異なる複数の機能回路各々の
特性を、それぞれ正確に測定することができる。
【００５７】また、分離領域１０は、チップ１の側面
に、その全周に渡って接触されている。このため、図４
に示すような状態で、複数のチップ１を同時にテストし
ても、チップ１に含まれている機能回路の一つ一つを、
他のチップに含まれている機能回路の影響を受けないま
ま、テストできる。これにより、一つのチップ１に混載
された、互いに機能の異なる複数の機能回路各々の特性
を、チップ１で同時に、それぞれ正確に測定することが
できる。
【００５８】次に、この発明の第２の実施形態に係る半
導体集積回路装置を説明する。
【００５９】図６は、この発明の第２の実施形態に係る
半導体集積回路装置の断面図である。
【００６０】図６に示されている断面は、チップ１が、
シリコンウェーハに形成されているときのものである。
【００６１】図６に示すように、第２の実施形態に係る
装置では、分離領域１０が、Ｐ型シリコン基板（Ｐ−Ｓ
ＵＢ）である。Ｐ型シリコン基板１０は、例えばウェー
ハそのものである。基板１０の中には、複数の大きなＮ
型ウェル（Ｎ−ＷＥＬＬ）２２が設けられている。第２
の実施形態に係る装置では、大きなウェル２２-2〜２２
-5の４つが設けられている。４つの大きなウェル２２-2
〜２２-5にはそれぞれ、プロセッサ２、ＳＲＡＭ３、Ｄ
ＲＡＭ４、Flash-ＥＥＰＲＯＭ５が形成されている。大
きなウェル２２-2〜２２-5には、それぞれ各機能回路に
最適な電源電位が供給されるようになっている。第２の
実施形態に係る半導体集積回路装置では、ウェル２２-2
に高電位電源ＶＣＣが、ウェル２２-3に高電位電源ＶＤ
Ｄ３が、ウェル２２-4に高電位電源ＶＤＤ４が、ウェル
２２-5に高電位電源ＶＤＤ５が供給されている。高電位
電源ＶＣＣは、図示せぬ低電位電源ＶＳＳとともに、チ
ップ１の外部から供給される外部電源であり、高電位電
源ＶＤＤ３〜ＶＤＤ５はそれぞれ、外部電源ＶＣＣをチ
ップ１内で電圧変換することで発生された内部電源であ
る。上記電圧変換は、外部電源のレベルを下げる降圧、
およびレベルを上げる昇圧などを含む。Ｐ型シリコン基
板１０は、実使用時、およびテスト時には接地される。
【００６２】以下、各ウェルの詳細な断面構造を説明
し、その後、第２の実施形態に係る装置が持つ電源シス
テムを説明することにする。
【００６３】図７は、図６に示すウェル２２-2の断面図
である。
【００６４】図７に示すように、大きなＮ型ウェル２２
-2の中には、Ｐ型ウェル２３-2と、Ｎ型ウェル２４-2と
がそれぞれ形成されている。Ｐ型ウェル２３-2には低電
位電源ＶＳＳ（接地電位）が供給されている。Ｐ型ウェ
ル２３-2にはＮチャネル型ＭＯＳＦＥＴ（以下、ＮＭＯ
Ｓという）１が形成されている。また、Ｎ型ウェル２４
-2には、大きなＮ型ウェル２２-2と同じ、高電位電源Ｖ
ＣＣが供給されている。Ｎ型ウェル２４-2にはＰチャネ
ル型ＭＯＳＦＥＴ（以下、ＰＭＯＳという）１が形成さ
れている。Ｎ型ウェル２４-2は、大きなＮ型ウェル２２
-2よりも高い不純物濃度を有している。これにより、Ｐ
ＭＯＳ１の微細化を図れるが、Ｎ型ウェル２４-2は、無
くても良い。
【００６５】大きなＮ型ウェル２２-2の中には、Ｐ型ウ
ェル２５-2が形成されている。Ｐ型ウェル２５-2には、
低電位電源ＶＳＳ（接地電位）が供給されている。Ｐ型
ウェル２５-2の中には、Ｎ型ウェル２６-2と、Ｐ型ウェ
ル２７-2とがそれぞれ形成されている。Ｎ型ウェル２６
-2には高電位電源ＶＤＤ２が供給されている。電源ＶＤ
Ｄ２は、電源ＶＣＣと異なるもので、外部電源電位をチ
ップ１内で電圧変換することで発生された内部電源であ
る。Ｎ型ウェル２６-2にはＰＭＯＳ２が形成されてい
る。また、Ｐ型ウェル２７-2には、低電位電源ＶＳＳが
供給されている。Ｐ型ウェル２７-2にはＮＭＯＳ２が形
成されている。Ｐ型ウェル２７-2は、Ｐ型ウェル２５-2
よりも高い不純物濃度を有している。Ｐ型ウェル２７-2
は、Ｎ型ウェル２４-2と同様に無くても良い。
【００６６】プロセッサ２は、基本的に、ＮＭＯＳ１、
２、ＰＭＯＳ１、２により構成されるが、プロセッサ２
を、内部電源ＶＤＤ２により駆動されるＮＭＯＳ２、Ｐ
ＭＯＳ２のみで構成するようにしても良い。この場合に
は、外部電源ＶＣＣにより駆動されるＮＭＯＳ１、ＰＭ
ＯＳ１は、例えば外部電源ＶＣＣから内部電源ＶＤＤ２
を発生させる電圧発生回路などに使用されると良い。ま
た、大きなＮ型ウェル２２-2の中には、Ｐ型ウェル２５
-2と同様なＰ型ウェルが、複数形成されていても良い。
【００６７】なお、図７において、参照符号Ｇは、ＭＯ
ＳＦＥＴのゲートを示している。
【００６８】図８は、図６に示すウェル２２-3の断面図
である。
【００６９】図８に示すように、大きなＮ型ウェル２２
-3の中には、Ｐ型ウェル２３-3と、Ｎ型ウェル２４-3と
がそれぞれ形成されている。Ｐ型ウェル２３-3には低電
位電源ＶＳＳ（接地電位）が供給されている。Ｐ型ウェ
ル２３-3にはＮＭＯＳ３が形成されている。また、Ｎ型
ウェル２４-3には、大きなＮ型ウェル２２-3と同じ、高
電位内部電源ＶＤＤ３が供給されている。Ｎ型ウェル２
４-3にはＰＭＯＳ３が形成されている。Ｎ型ウェル２４
-3は、大きなＮ型ウェル２２-3よりも高い不純物濃度を
有している。Ｎ型ウェル２４-3は、無くても良い。
【００７０】大きなＮ型ウェル２２-3の中には、Ｐ型ウ
ェル２５-3が形成されている。Ｐ型ウェル２５-3には、
低電位電源ＶＳＳ（接地電位）が供給されている。Ｐ型
ウェル２５-3の中には、Ｎ型ウェル２６-3と、Ｐ型ウェ
ル２７-3とがそれぞれ形成されている。Ｎ型ウェル２６
-3には高電位内部電源ＶＤＤ３´が供給されている。内
部電源ＶＤＤ３´は、内部電源ＶＤＤ３をチップ１内で
電圧変換することで発生される。Ｎ型ウェル２６-3には
ＰＭＯＳ４が形成されている。また、Ｐ型ウェル２７-3
には、低電位電源ＶＳＳが供給されている。Ｐ型ウェル
２７-3にはＮＭＯＳ４が形成されている。Ｐ型ウェル２
７-3は、Ｐ型ウェル２５-3よりも高い不純物濃度を有し
ている。Ｐ型ウェル２７-3は、Ｎ型ウェル２４-3と同様
に無くても良い。
【００７１】ＳＲＡＭ３は、基本的に、ＮＭＯＳ３、
４、ＰＭＯＳ３、４により構成されるが、ＳＲＡＭ３
は、内部電源ＶＤＤ３´により駆動されるＮＭＯＳ４、
ＰＭＯＳ４のみで構成するようにしても良い。この場合
には、内部電源ＶＤＤ３により駆動されるＮＭＯＳ３、
ＰＭＯＳ３は、例えば内部電源ＶＤＤ３から内部電源Ｖ
ＤＤ３´を発生させる電圧発生回路などに使用されると
良い。また、大きなＮ型ウェル２２-3の中には、Ｐ型ウ
ェル２５-3と同様なＰ型ウェルが、複数形成されていて
も良い。
【００７２】なお、図８において、参照符号Ｇは、ＭＯ
ＳＦＥＴのゲートを示している。
【００７３】図９（Ａ）および（Ｂ）はそれぞれ、図６
に示すウェル２２-4の断面図である。
【００７４】図９（Ａ）および（Ｂ）に示すように、大
きなＮ型ウェル２２-4の中には、Ｐ型ウェル２３-4と、
Ｎ型ウェル２４-4とがそれぞれ形成されている。Ｐ型ウ
ェル２３-4には低電位電源ＶＳＳ（接地電位）が供給さ
れている。Ｐ型ウェル２３-4にはＮＭＯＳ５が形成され
ている。また、Ｎ型ウェル２４-4には、大きなＮ型ウェ
ル２２-4と同じ、高電位内部電源ＶＤＤ４が供給されて
いる。Ｎ型ウェル２４-4にはＰＭＯＳ５が形成されてい
る。Ｎ型ウェル２４-4は、大きなＮ型ウェル２２-4より
も高い不純物濃度を有している。Ｎ型ウェル２４-4は無
くても良い。
【００７５】さらに、大きなＮ型ウェル２２-4の中に
は、３つのＰ型ウェル２５Ａ-4、２５Ｂ-4、２５Ｃ-4が
形成されている。
【００７６】第１のＰ型ウェル２５Ａ-4には、負電位電
源ＶＢＢ（−２〜−３Ｖ程度）が供給されている。負電
位電源ＶＢＢは、内部電源ＶＤＤ４をチップ１内で電圧
変換することで発生される。Ｐ型ウェル２５Ａ-4にはダ
イナミック型のメモリセルトランジスタが形成されてい
る。
【００７７】第２のＰ型ウェル２５Ｂ-4には、低電位電
源ＶＳＳ（接地電位）が供給されている。Ｐ型ウェル２
５Ｂ-4の中には、Ｎ型ウェル２６Ｂ-4と、Ｐ型ウェル２
７Ｂ-4とがそれぞれ形成されている。Ｎ型ウェル２６Ｂ
-4には高電位内部電源ＶＤＤ４´が供給されている。内
部電源ＶＤＤ４´は、内部電源ＶＤＤ４をチップ１内で
電圧変換することで発生される。Ｎ型ウェル２６Ｂ-4に
はＰＭＯＳ６が形成されている。また、Ｐ型ウェル２７
Ｂ-4には、低電位電源ＶＳＳが供給されている。Ｐ型ウ
ェル２７Ｂ-4にはＮＭＯＳ６が形成されている。Ｐ型ウ
ェル２７Ｂ-4は、Ｐ型ウェル２５Ｂ-4よりも高い不純物
濃度を有している。Ｐ型ウェル２７Ｂ-4は、Ｎ型ウェル
２４-4と同様に無くても良い。
【００７８】第３のＰ型ウェル２５Ｃ-4には、負電位電
源ＶＢＢ（−２〜−３Ｖ程度）が供給されている。Ｐ型
ウェル２５Ｃ-4の中には、Ｎ型ウェル２６Ｃ-4と、Ｐ型
ウェル２７Ｃ-4とがそれぞれ形成されている。Ｎ型ウェ
ル２６Ｃ-4には高電位内部電源ＶＤＤ４´´が供給され
ている。内部電源ＶＤＤ４´´は、内部電源ＶＤＤ４を
チップ１内で電圧変換することで発生される。Ｎ型ウェ
ル２６Ｃ-4にはＰＭＯＳ７が形成されている。また、Ｐ
型ウェル２７Ｃ-4には負電位電源ＶＢＢが供給されてい
る。Ｐ型ウェル２７Ｃ-4にはＮＭＯＳ７が形成されてい
る。Ｐ型ウェル２７Ｃ-4は、Ｐ型ウェル２５Ｃ-4よりも
高い不純物濃度を有している。Ｐ型ウェル２７Ｃ-4は、
Ｎ型ウェル２４-4と同様に無くても良い。
【００７９】ＤＲＡＭ４のメモリセルアレイは、ダイナ
ミック型メモリセルトランジスタにより構成され、ＤＲ
ＡＭ４の周辺回路は、ＮＭＯＳ５、６、ＰＭＯＳ５、６
により構成される。ＤＲＡＭ４の周辺回路は、内部電源
ＶＤＤ４´により駆動されるＮＭＯＳ６、ＰＭＯＳ６の
みで構成するようにしても良い。この場合には、内部電
源ＶＤＤ４により駆動されるＮＭＯＳ５、ＰＭＯＳ５
は、例えば内部電源ＶＤＤ４から内部電源ＶＤＤ４´、
ＶＤＤ４´´、ＶＢＢを発生させる電圧発生回路に使用
されると良い。
【００８０】また、ＤＲＡＭ４の周辺回路には、昇圧電
位ＶＰＰを使用する回路、例えばワード線ドライバなど
が含まれている。このような回路を構成するために、Ｐ
型ウェル２５Ｂ-4などに、昇圧電位ＶＰＰが供給される
Ｎ型ウェルを形成しても良い。
【００８１】また、負電位電源ＶＢＢが供給されたＰ型
ウェル２５Ｃ-4に形成されているＮＭＯＳ７、ＰＭＯＳ
７は、例えばチップ１の外部と信号のやりとりを行う入
出力回路や、他のウェルに形成されているプロセッサ２
など、チップ１に形成され、異なる電源により駆動され
る他の機能回路と信号のやりとりを行う内部インターフ
ェース回路を構成するのに使用されると良い。入出力回
路や内部インターフェース回路は、サージが入力される
可能性がある。このサージをクランプするために、負の
電位であるＶＢＢを、Ｐ型ウェル２５Ｃ-4に供給する。
このような負の電位が供給されるＰ型ウェルは、Ｎ型ウ
ェル２２-4だけでなく、Ｎ型ウェル２２-2、２２-3、２
２-5それぞれに設けるようにしても良い。そして、負の
電位が供給されるＰ型ウェルに、チップ１の外部と信号
のやりとりを行う入出力回路、他の機能回路と信号のや
りとりを行う内部インターフェース回路を形成すると良
い。
【００８２】なお、図９（Ａ）および（Ｂ）において、
参照符号ＧはＭＯＳＦＥＴのゲートを、参照符号ＢＬは
ビット線を、参照符号ＷＬはワード線を、参照符号ＰＬ
はメモリキャパシタのプレート電極を、参照符号ＳＮは
メモリキャパシタのストレージ電極をそれぞれ示してい
る。
【００８３】図１０（Ａ）および（Ｂ）はそれぞれ、図
６に示すウェル２２-5の断面図である。
【００８４】図１０（Ａ）および（Ｂ）に示すように、
大きなＮ型ウェル２２-5の中には、Ｐ型ウェル２３-5
と、Ｎ型ウェル２４-5とがそれぞれ形成されている。Ｐ
型ウェル２３-5には低電位電源ＶＳＳ（接地電位）が供
給されている。Ｐ型ウェル２３-5にはＮＭＯＳ９が形成
されている。また、Ｎ型ウェル２４-5には、大きなＮ型
ウェル２２-5と同じ、高電位内部電源ＶＤＤ５が供給さ
れている。Ｎ型ウェル２４-5にはＰＭＯＳ９が形成され
ている。Ｎ型ウェル２４-5は、大きなＮ型ウェル２２-5
よりも高い不純物濃度を有している。Ｎ型ウェル２４-5
は、無くても良い。
【００８５】さらに、大きなＮ型ウェル２２-5の中に
は、２つのＰ型ウェル２５Ａ-5、２５Ｂ-5が形成されて
いる。
【００８６】第１のＰ型ウェル２５Ａ-5には、低電位電
源ＶＳＳ（接地電位）が供給されている。Ｐ型ウェル２
５Ａ-5の中には、Ｎ型ウェル２６Ａ-5と、Ｐ型ウェル２
７Ａ-5とがそれぞれ形成されている。Ｎ型ウェル２６Ａ
-5には高電位内部電源ＶＤＤ５´´が供給されている。
内部電源ＶＤＤ５´´は、内部電源ＶＤＤ５をチップ１
内で電圧変換することで発生される。Ｎ型ウェル２６Ａ
-5にはＰＭＯＳ８が形成されている。また、Ｐ型ウェル
２７Ａ-5には、低電位電源ＶＳＳが供給されている。Ｐ
型ウェル２７Ａ-5にはＮＭＯＳ８が形成されている。Ｐ
型ウェル２７Ａ-5は、Ｐ型ウェル２５Ａ-5よりも高い不
純物濃度を有している。Ｐ型ウェル２７Ａ-5は、Ｎ型ウ
ェル２４-5と同様に無くても良い。
【００８７】また、第１のＰ型ウェル２５Ａ-5の中に
は、Ｎ型ウェル２６Ａ０-5が、さらに形成されている。
Ｎ型ウェル２６Ａ０-5には高電位内部電源ＶＤＤ５´
と、昇圧電位ＶＥＥとが、互いに切り替えられて供給さ
れるようになっている。内部電源ＶＤＤ５´および昇圧
電位ＶＥＥは、内部電源ＶＤＤ５をチップ１内で電圧変
換することで発生される。Ｎ型ウェル２６Ａ０-5の中に
は、Ｐ型ウェル２８-5が形成されている。Ｐ型ウェル２
８-5には低電位電源ＶＳＳと、昇圧電位ＶＥＥと、降圧
電位ＶＢＢとが、互いに切り替えられて供給されるよう
になっている。降圧電位ＶＢＢは、内部電源ＶＤＤ５を
チップ１内で電圧変換することで発生される。Ｐ型ウェ
ル２８-5には、ＮＡＮＤ型のメモリセルトランジスタが
形成されている。ＮＡＮＤ型のメモリセルトランジスタ
からデータを消すときには、制御ゲートＣＧを接地し、
Ｎ型ウェル２６Ａ０-5およびＰ型ウェル２８-5にそれぞ
れ、昇圧電位ＶＥＥを供給する。これにより、電子が、
浮遊ゲートＦＧからＰ型ウェル２８-5に引き抜かれ、デ
ータが消される。一方、ＮＡＮＤ型のメモリセルトラン
ジスタにデータを書き込むときには、制御ゲートＣＧを
プログラム電圧とし、Ｎ型ウェル２６Ａ０-5に電位ＶＤ
Ｄ５´を供給し、Ｐ型ウェル２８-5に降圧電位ＶＢＢを
供給する。これにより、電子が、浮遊ゲートＦＧの下の
チャネルから浮遊ゲートＦＧに注入され、データが書き
込まれる。また、ＮＡＮＤ型のメモリセルトランジスタ
に記憶されたデータを読み出すときには、制御ゲートＣ
Ｇを読み出し電圧とし、Ｎ型ウェル２６Ａ０-5に電位Ｖ
ＤＤ５´を供給し、Ｐ型ウェル２８-5を低電位ＶＳＳを
供給する。これにより、チャネルに電流が流れるか否か
で表される“０、１”のデータが、浮遊ゲートＦＧの帯
電状態に応じて判断され、データがビット線ＢＬに読み
出される。
【００８８】第２のＰ型ウェル２５Ｂ-5には、低電位電
源ＶＳＳ（接地電位）が供給されている。Ｐ型ウェル２
５Ｂ-5の中には、Ｎ型ウェル２６Ｂ-5と、Ｐ型ウェル２
７Ｂ-5とがそれぞれ形成されている。Ｎ型ウェル２６Ｂ
-5には高電位内部電源ＶＤＤ５´´´が供給されてい
る。内部電源ＶＤＤ５´´´は、内部電源ＶＤＤ５をチ
ップ１内で電圧変換することで発生される。Ｎ型ウェル
２６Ｂ-5にはＰＭＯＳ１０が形成されている。また、Ｐ
型ウェル２７Ｂ-5には低電位電源ＶＳＳが供給されてい
る。Ｐ型ウェル２７Ｂ-5にはＮＭＯＳ１０が形成されて
いる。Ｐ型ウェル２７Ｂ-5は、Ｐ型ウェル２５Ｂ-5より
も高い不純物濃度を有している。Ｐ型ウェル２７Ｂ-5
は、Ｎ型ウェル２４-5と同様に無くても良い。
【００８９】Flash-ＥＥＰＲＯＭ５のメモリセルアレイ
は、ＮＡＮＤ型のメモリセルトランジスタにより構成さ
れ、Flash-ＥＥＰＲＯＭ５の周辺回路は、ＮＭＯＳ８、
９、１０、ＰＭＯＳ８、９、１０により構成される。Fl
ash-ＥＥＰＲＯＭ５の周辺回路は、内部電源ＶＤＤ５´
´、ＶＤＤ５´´´により駆動されるＮＭＯＳ８、１
０、ＰＭＯＳ８、１０のみで構成するようにしても良
い。この場合には、内部電源ＶＤＤ５により駆動される
ＮＭＯＳ９、ＰＭＯＳ９は、例えば内部電源ＶＤＤ５か
ら内部電源ＶＤＤ５´、ＶＤＤ５´´、ＶＤＤ５´´
´、ＶＢＢ、ＶＥＥを発生させる電圧発生回路に使用さ
れると良い。
【００９０】なお、図１０（Ａ）および（Ｂ）におい
て、参照符号ＧはＭＯＳＦＥＴのゲートを示している。
【００９１】図１１は、第２の実施形態に係る装置が持
つ電源システムのブロック図である。
【００９２】図１１に示すように、大きなＮ型ウェル２
２-2には、外部電源ＶＣＣ、ＶＳＳにより駆動され、外
部電源ＶＣＣから、内部電源ＶＤＤ２、ＶＤＤ３、ＶＤ
Ｄ４、ＶＤＤ５を発生させる電圧発生回路３０-2が形成
されている。内部電源ＶＤＤ２は、プロセッサ２の一
部、もしくは全体で使用される高電位電源である。ま
た、内部電源ＶＤＤ３は大きなＮ型ウェル２２-3に供給
される高電位電源、内部電源ＶＤＤ４は大きなＮ型ウェ
ル２２-4に供給される高電位電源、内部電源ＶＤＤ５は
大きなＮ型ウェル２２-5に供給される高電位電源であ
る。さらに大きなＮ型ウェル２２-2には、外部電源ＶＣ
Ｃ、ＶＳＳにより駆動され、制御信号ＴＶ３、ＴＶ４、
ＴＶ５により、内部電源ＶＤＤ３、ＶＤＤ４、ＶＤＤ５
の発生を制御する制御回路３１-2が形成されている。さ
らに電圧発生回路３０-2には内部電源モニタ用の端子Ｖ
ＤＤ３Ｍ〜ＶＤＤ５Ｍがそれぞれ接続されている。この
モニタ用の端子により、電圧発生回路３０-2が実際に発
生させている電圧のレベルなどをモニタすることができ
る。
【００９３】大きなＮ型ウェル２２-3には、内部電源Ｖ
ＤＤ３、外部電源ＶＳＳにより駆動され、内部電源ＶＤ
Ｄ３から、内部電源ＶＤＤ３´、ＶＤＤ３´´を発生さ
せる電圧発生回路３０-3が形成されている。内部電源Ｖ
ＤＤ３´、ＶＤＤ３´´はそれぞれ、ＳＲＡＭ３の一
部、もしくは全体で使用される高電位電源である（な
お、図１１に示されている内部電源ＶＤＤ３´´は、図
８においては省略されている）。さらに大きなＮ型ウェ
ル２２-3には、内部電源ＶＤＤ３、外部電源ＶＳＳによ
り駆動され、制御信号ＴＯ３により、内部電源ＶＤＤ３
´、ＶＤＤ３´´の発生を制御する制御回路３１-3が形
成されている。さらに電圧発生回路３０-3には内部電源
モニタ用の端子ＶＤＤ３´Ｍ、ＶＤＤ３´´Ｍがそれぞ
れ接続されている。このモニタ用の端子により、電圧発
生回路３０-3が実際に発生させている電圧のレベルなど
をモニタすることができる。
【００９４】大きなＮ型ウェル２２-4には、内部電源Ｖ
ＤＤ４、外部電源ＶＳＳにより駆動され、内部電源ＶＤ
Ｄ４から、内部電源ＶＤＤ４´、ＶＤＤ４´´、ＶＢＢ
を発生させる電圧発生回路３０-4が形成されている。内
部電源ＶＤＤ４´、ＶＤＤ４´´はそれぞれ、ＤＲＡＭ
４の一部、もしくは全体で使用される高電位電源であ
る。また、内部電源ＶＢＢは、ＤＲＡＭ４で使用される
負電位の電源である。さらに大きなＮ型ウェル２２-4に
は、内部電源ＶＤＤ４、外部電源ＶＳＳにより駆動さ
れ、制御信号ＴＯ４により、内部電源ＶＤＤ４´、ＶＤ
Ｄ４´´、ＶＢＢの発生を制御する制御回路３１-4が形
成されている。さらに電圧発生回路３０-4には内部電源
モニタ用の端子ＶＤＤ４´Ｍ、ＶＤＤ４´´Ｍ、ＶＢＢ
Ｍがそれぞれ接続されている。このモニタ用の端子によ
り、電圧発生回路３０-4が実際に発生させている電圧の
レベルなどをモニタすることができる。
【００９５】大きなＮ型ウェル２２-5には、内部電源Ｖ
ＤＤ５、外部電源ＶＳＳにより駆動され、内部電源ＶＤ
Ｄ５から、内部電源ＶＤＤ５´、ＶＤＤ５´´、ＶＢ
Ｂ、ＶＥＥを発生させる電圧発生回路３０-5が形成され
ている。内部電源ＶＤＤ５´、ＶＤＤ５´´はそれぞ
れ、Flash-ＥＥＰＲＯＭ５の一部、もしくは全体で使用
される高電位電源である（なお、図１０に示されている
内部電源ＶＤＤ５´´´は、図１１においては省略され
ている）。また、内部電源ＶＢＢは、Flash-ＥＥＰＲＯ
Ｍ５で使用される負電位電源である。また、内部電源Ｖ
ＥＥは、Flash-ＥＥＰＲＯＭ５で使用される昇圧電位電
源である。さらに大きなＮ型ウェル２２-5には、内部電
源ＶＤＤ５、外部電源ＶＳＳにより駆動され、制御信号
ＴＯ５により、内部電源ＶＤＤ５´、ＶＤＤ５´´、Ｖ
ＢＢ、ＶＥＥの発生を制御する制御回路３１-5が形成さ
れている。さらに電圧発生回路３０-5には内部電源モニ
タ用の端子ＶＤＤ５´Ｍ、ＶＤＤ５´´Ｍ、ＶＢＢＭ、
ＶＥＥＭがそれぞれ接続されている。このモニタ用の端
子により、電圧発生回路３０-5が実際に発生させている
電圧のレベルなどをモニタすることができる。
【００９６】なお、制御信号入力用端子、モニタ用端子
については、少なくともテスト時にあれば良い。このた
め、制御信号入力用端子、モニタ用端子を、チップ１の
上に設けずに、例えばダイシングラインの上に設けてお
くようにしても良い。
【００９７】図１２は、外部電源および内部電源の発生
タイミングを示す図で、（Ａ）図は実使用時における発
生タイミングを示す図、（Ｂ）図および（Ｃ）図はそれ
ぞれテスト時における発生タイミングの例を示す図であ
る。
【００９８】図１１に示す電源システムは、図１２
（Ａ）に示すように、実使用時には、時刻ｔ０において
外部電源ＶＣＣの供給を受けた後、時刻ｔ１においてウ
ェル２２-3〜２２-5に供給する内部電源ＶＤＤ３〜ＶＤ
Ｄ５を同時に発生する。これにより、ウェル２２-2〜２
２-5の全てに電位が与えられ、チップ１に含まれている
全ての機能回路が、動作可能な状態になる。
【００９９】これに対して、図１２（Ｂ）および（Ｃ）
に示すように、テスト時には、時刻ｔ０において外部電
源ＶＣＣの供給を受けた後、ウェル２２-3〜２２-5に供
給する内部電源ＶＤＤ３〜ＶＤＤ５を、制御信号ＴＶ３
〜ＴＶ５の入力によって、任意な時刻（ｔ０１〜ｔ０
８）に発生する。これにより、ウェル２２-3〜２２-5
に、任意に電位を与えることができ、チップ１に含まれ
ている複数の機能回路のうち、選ばれたもののみを任意
に動作させることができる。例えば内部電源ＶＤＤ４を
発生させ、内部電源ＶＤＤ３、ＶＤＤ５の発生を停止す
る。これにより、ＤＲＡＭ４には電源が供給されて動作
可能な状態になるが、ＳＲＡＭ３およびFlash-ＥＥＰＲ
ＯＭ５には電源が供給されないので、動作はしない。
【０１００】なお、制御信号ＴＯ３〜ＴＯ５もまた、制
御信号ＴＶ３〜ＴＶ５と同様に、内部電源の発生タイミ
ングを制御する。これによれば、機能回路を構成する幾
つかの回路ブロックのうち、選ばれたもののみを任意に
動作させることができる。例えば内部電源ＶＤＤ３´の
みを発生させ、内部電源ＶＤＤ３´´の発生を停止す
る。これにより、ＳＲＡＭ３のうち、内部電源ＶＤＤ３
´を使用する回路ブロックには電源が供給されて動作可
能な状態になるが、内部電源ＶＤＤ３´´を使用する回
路ブロックには電源が供給されないので、動作はしな
い。
【０１０１】このような第２の実施形態に係る装置であ
ると、プロセッサ２、ＳＲＡＭ３、ＤＲＡＭ４、Flash-
ＥＥＰＲＯＭ５などの機能回路がそれぞれ、Ｎ型ウェル
２２-2〜２２-5に形成され、各機能回路間が、Ｎ型ウェ
ル２２-2〜２２-5とＰ型シリコン基板１０とのＰＮ接合
によって互いに分離されている。このため、機能回路の
一つ一つを、他の機能回路の影響を受けないまま、テス
トすることができる。これにより、一つのチップ１に混
載された、互いに機能の異なる複数の機能回路各々の特
性を、それぞれ正確に測定することができる。
【０１０２】また、Ｐ型シリコン基板１０は、ウェーハ
そのものであるので、各チップ相互間においても、各機
能回路は、互いに分離されるようになる。このため、チ
ップ１に含まれている機能回路の一つ一つを、他のチッ
プに含まれている機能回路の影響を受けないまま、複数
のチップ１を同時にテストできる。これにより、一つの
チップ１に混載された、互いに機能の異なる複数の機能
回路各々の特性を、複数のチップ１で同時に、それぞれ
正確に測定することができる。
【０１０３】また、ウェル２２-2〜２２-5それぞれに
は、互いに異なった電位が供給されるので、各機能回路
の特性を最大限に引き出せるような電源電位を、各機能
回路ごとに与えることができる。
【０１０４】また、第２の実施形態に係る装置が持つ電
源システムは、テスト時に、内部電源の発生を、任意に
停止できるので、複数の機能回路のうち、選ばれたもの
のみを動作させたり、さらには機能回路を構成する幾つ
かの回路ブロックのうち、選ばれたもののみを動作させ
たりすることができる。このため、特に検査工程におい
て、検査する機能回路のみを動作させ、他の機能回路は
動作させないようにすることができる。このようにして
検査を行えば、検査されている機能回路が、他の機能回
路の影響を受けないので、正確な特性を測定することが
できる。例えばＤＲＡＭ４、Flash-ＥＥＰＲＯＭ５な
ど、大規模な記憶容量をもつ回路においては、不良行、
不良列を特定する検査工程があるが、このとき、他の機
能回路の電源をオフさせておくと、不良行、不良列の特
定を、より正確に行えるようになる。
【０１０５】また、プロセッサ２が、ＤＲＡＭ４をアク
セスしている動作をテストするとき、プロセッサ２およ
びＤＲＡＭ４にのみ電源を入れ、他の機能回路、つまり
ＳＲＡＭ３の電源、およびFlash-ＥＥＰＲＯＭ５の電源
は切っておく。このようにすると、プロセッサ２および
ＤＲＡＭ４がそれぞれ、他の機能回路の影響を受けない
ので、テスト精度が向上する。同様に、プロセッサ２
が、ＳＲＡＭ３をアクセスしている動作をテストすると
き、およびプロセッサ２が、Flash-ＥＥＰＲＯＭ５をア
クセスしている動作をテストするときにも、他の機能回
路の電源を切っておくことで、テスト精度がそれぞれ向
上する。
【０１０６】また、多数のチップ１を同時に測定してい
るとき、もし不良なチップ１があって、大きな電流を基
板１０に流していたとき、他のチップ１が影響を受けて
正確な測定ができなくなる可能性がある。この場合に
は、上記の電源システムを使用して、不良なチップ１に
含まれている機能回路の電源を、全てオフさせる。この
ようにすれば、不良なチップ１があっても、他のチップ
１に影響がでることはない。
【０１０７】次に、この発明の第３の実施形態に係る半
導体集積回路装置を説明する。
【０１０８】図１３は、この発明の第３の実施形態に係
る半導体集積回路装置の断面図である。
【０１０９】図１３に示すように、第３の実施形態に係
る装置では、大きなウェル２２-2に、プロセッサ２とＳ
ＲＡＭ３とが形成されている。ウェル２２-2には、高電
位電源ＶＣＣが供給されている。
【０１１０】図１４（Ａ）および（Ｂ）はそれぞれ、図
１３に示すウェル２２-2の断面図である。
【０１１１】図１４（Ａ）および（Ｂ）に示すように、
大きなＮ型ウェル２２-2の中には、Ｐ型ウェル２３-2
と、Ｎ型ウェル２４-2とがそれぞれ形成されている。Ｐ
型ウェル２３-2には低電位電源ＶＳＳ（接地電位）が供
給されている。Ｐ型ウェル２３-2にはＮチャネル型ＭＯ
ＳＦＥＴ（以下、ＮＭＯＳという）１が形成されてい
る。また、Ｎ型ウェル２４-2には、大きなＮ型ウェル２
２-2と同じ、高電位電源ＶＣＣが供給されている。Ｎ型
ウェル２４-2にはＰチャネル型ＭＯＳＦＥＴ（以下、Ｐ
ＭＯＳという）１が形成されている。Ｎ型ウェル２４-2
は、大きなＮ型ウェル２２-2よりも高い不純物濃度を有
している。Ｎ型ウェル２４-2は、無くても良い。
【０１１２】大きなＮ型ウェル２２-2の中には、第１の
Ｐ型ウェル２５Ａ-2と、第２のＰ型ウェル２５Ｂ-2が形
成されている。Ｐ型ウェル２５Ａ-2、２５Ｂ-2にはそれ
ぞれ、低電位電源ＶＳＳ（接地電位）が供給されてい
る。
【０１１３】第１のＰ型ウェル２５Ａ-2の中には、Ｎ型
ウェル２６Ａ-2と、Ｐ型ウェル２７Ａ-2とがそれぞれ形
成されている。Ｎ型ウェル２６Ａ-2には高電位電源ＶＤ
Ｄ２が供給されている。電源ＶＤＤ２は、電源ＶＣＣと
異なるもので、外部電源電位をチップ１内で電圧変換す
ることで発生された内部電源である。Ｎ型ウェル２６Ａ
-2にはＰＭＯＳ２が形成されている。また、Ｐ型ウェル
２７Ａ-2には、低電位電源ＶＳＳが供給されている。Ｐ
型ウェル２７Ａ-2にはＮＭＯＳ２が形成されている。Ｐ
型ウェル２７Ａ-2は、Ｐ型ウェル２５Ａ-2よりも高い不
純物濃度を有している。Ｐ型ウェル２７Ａ-2は、Ｎ型ウ
ェル２４-2と同様に無くても良い。
【０１１４】第２のＰ型ウェル２５Ｂ-2の中には、Ｎ型
ウェル２６Ｂ-2と、Ｐ型ウェル２７Ｂ-2とがそれぞれ形
成されている。Ｎ型ウェル２６Ｂ-2には高電位電源ＶＤ
Ｄ３が供給されている。電源ＶＤＤ３は、電源ＶＣＣと
異なるもので、外部電源電位をチップ１内で電圧変換す
ることで発生された内部電源である。Ｎ型ウェル２６Ｂ
-2にはＰＭＯＳ３が形成されている。また、Ｐ型ウェル
２７Ｂ-2には、低電位電源ＶＳＳが供給されている。Ｐ
型ウェル２７Ｂ-2にはＮＭＯＳ３が形成されている。Ｐ
型ウェル２７Ｂ-2は、Ｐ型ウェル２５Ｂ-2よりも高い不
純物濃度を有している。Ｐ型ウェル２７Ｂ-2は、Ｎ型ウ
ェル２４-2と同様に無くても良い。
【０１１５】プロセッサ２は、基本的に、ＮＭＯＳ１、
２、ＰＭＯＳ１、２により構成されるが、プロセッサ２
を、内部電源ＶＤＤ２により駆動されるＮＭＯＳ２、Ｐ
ＭＯＳ２のみで構成するようにしても良い。この場合に
は、外部電源ＶＣＣにより駆動されるＮＭＯＳ１、ＰＭ
ＯＳ１は、例えば外部電源ＶＣＣから内部電源ＶＤＤ２
を発生させる電圧発生回路などに使用されると良い。
【０１１６】ＳＲＡＭ３は、基本的に、ＮＭＯＳ１、
３、ＰＭＯＳ１、３により構成されるが、ＳＲＡＭ３
を、内部電源ＶＤＤ３により駆動されるＮＭＯＳ３、Ｐ
ＭＯＳ３のみで構成するようにしても良い。
【０１１７】このように、プロセッサ２とＳＲＡＭ３と
を、一つのＮ型ウェル２２-2に形成するようにしても良
い。
【０１１８】なお、図１４（Ａ）および（Ｂ）におい
て、参照符号Ｇは、ＭＯＳＦＥＴのゲートを示してい
る。
【０１１９】次に、この発明の第４の実施形態に係る半
導体集積回路装置を説明する。
【０１２０】図１５は、この発明の第４の実施形態に係
る半導体集積回路装置の断面図である。
【０１２１】図１５に示すように、第４の実施形態に係
る装置では、大きなウェル２２-4に、ＳＲＡＭ３とＤＲ
ＡＭ４とが形成されている。ウェル２２-4には、内部電
源ＶＤＤ４が供給されている。
【０１２２】図１６（Ａ）および（Ｂ）はそれぞれ、図
１５に示すウェル２２-4の断面図である。
【０１２３】図１６（Ａ）および（Ｂ）に示すように、
大きなＮ型ウェル２２-4の中には、Ｐ型ウェル２３-4
と、Ｎ型ウェル２４-4とがそれぞれ形成されている。Ｐ
型ウェル２３-4には低電位電源ＶＳＳ（接地電位）が供
給されている。Ｐ型ウェル２３-4にはＮＭＯＳ５が形成
されている。また、Ｎ型ウェル２４-4には、大きなＮ型
ウェル２２-4と同じ、高電位内部電源ＶＤＤ４が供給さ
れている。Ｎ型ウェル２４-4にはＰＭＯＳ５が形成され
ている。Ｎ型ウェル２４-4は、大きなＮ型ウェル２２-4
よりも高い不純物濃度を有している。Ｎ型ウェル２４-4
は、無くても良い。
【０１２４】さらに、大きなＮ型ウェル２２-4の中に
は、３つのＰ型ウェル２５Ａ-4、２５Ｂ-4、２５Ｃ-4が
形成されている。
【０１２５】第１のＰ型ウェル２５Ａ-4には、負電位電
源ＶＢＢ（−２〜−３Ｖ程度）が供給されている。負電
位電源ＶＢＢは、内部電源ＶＤＤ４をチップ１内で電圧
変換することで発生される。Ｐ型ウェル２５Ａ-4にはダ
イナミック型のメモリセルトランジスタが形成されてい
る。
【０１２６】第２のＰ型ウェル２５Ｂ-4には、低電位電
源ＶＳＳ（接地電位）が供給されている。Ｐ型ウェル２
５Ｂ-4の中には、Ｎ型ウェル２６Ｂ-4と、Ｐ型ウェル２
７Ｂ-4とがそれぞれ形成されている。Ｎ型ウェル２６Ｂ
-4には高電位内部電源ＶＤＤ４´が供給されている。内
部電源ＶＤＤ４´は、内部電源ＶＤＤ４をチップ１内で
電圧変換することで発生される。Ｎ型ウェル２６Ｂ-4に
はＰＭＯＳ６が形成されている。また、Ｐ型ウェル２７
Ｂ-4には、低電位電源ＶＳＳが供給されている。Ｐ型ウ
ェル２７Ｂ-4にはＮＭＯＳ６が形成されている。Ｐ型ウ
ェル２７Ｂ-4は、Ｐ型ウェル２５Ｂ-4よりも高い不純物
濃度を有している。Ｐ型ウェル２７Ｂ-4は、Ｎ型ウェル
２４-4と同様に無くても良い。
【０１２７】第３のＰ型ウェル２５Ｃ-4には、低電位電
源ＶＳＳ（接地電位）が供給されている。Ｐ型ウェル２
５Ｃ-4の中には、Ｎ型ウェル２６Ｃ-4と、Ｐ型ウェル２
７Ｃ-4とがそれぞれ形成されている。Ｎ型ウェル２６Ｃ
-4には高電位内部電源ＶＤＤ３が供給されている。内部
電源ＶＤＤ３は、内部電源ＶＤＤ４をチップ１内で電圧
変換することで発生される。Ｎ型ウェル２６Ｃ-4にはＰ
ＭＯＳ３が形成されている。また、Ｐ型ウェル２７Ｃ-4
には低電位電源ＶＳＳが供給されている。Ｐ型ウェル２
７Ｃ-4にはＮＭＯＳ３が形成されている。Ｐ型ウェル２
７Ｃ-4は、Ｐ型ウェル２５Ｃ-4よりも高い不純物濃度を
有している。Ｐ型ウェル２７Ｃ-4は、Ｎ型ウェル２４-4
と同様に無くても良い。
【０１２８】ＤＲＡＭ４のメモリセルアレイは、ダイナ
ミック型メモリセルトランジスタにより構成され、ＤＲ
ＡＭ４の周辺回路は、ＮＭＯＳ５、６、ＰＭＯＳ５、６
により構成される。ＤＲＡＭ４の周辺回路は、内部電源
ＶＤＤ４´により駆動されるＮＭＯＳ６、ＰＭＯＳ６の
みで構成するようにしても良い。この場合には、内部電
源ＶＤＤ４により駆動されるＮＭＯＳ５、ＰＭＯＳ５
は、例えば内部電源ＶＤＤ４から内部電源ＶＤＤ４、Ｖ
ＤＤ３を発生させる電圧発生回路に使用されると良い。
【０１２９】ＳＲＡＭ３は、基本的に、ＮＭＯＳ３、
５、ＰＭＯＳ３、５により構成されるが、ＳＲＡＭ３
を、内部電源ＶＤＤ３により駆動されるＮＭＯＳ３、Ｐ
ＭＯＳ３のみで構成するようにしても良い。
【０１３０】このように、ＳＲＡＭ３とＤＲＡＭ３と
を、一つのＮ型ウェル２２-4に形成するようにしても良
い。
【０１３１】なお、図１６（Ａ）および（Ｂ）におい
て、参照符号ＧはＭＯＳＦＥＴのゲートを、参照符号Ｂ
Ｌはビット線を、参照符号ＷＬはワード線を、参照符号
ＰＬはメモリキャパシタのプレート電極を、参照符号Ｓ
Ｎはメモリキャパシタのストレージ電極をそれぞれ示し
ている。
【０１３２】次に、この発明の第５の実施形態に係る半
導体集積回路装置を説明する。
【０１３３】図１７は、この発明の第５の実施形態に係
る半導体集積回路装置の断面図である。
【０１３４】図１７に示すように、第５の実施形態に係
る装置では、ＤＲＡＭ４が、大きなウェル２２Ａ-4、２
２Ｂ-4に分散されて形成されている。ウェル２２Ａ-4に
は、内部電源ＶＤＤ４Ａが供給され、ウェル２２Ｂ-4に
は、内部電源ＶＤＤ４Ｂが供給されている。
【０１３５】図１８（Ａ）および（Ｂ）はそれぞれ、図
１７に示すウェル２２Ａ-4、２２Ｂ-4の断面図である。
【０１３６】図１８（Ａ）および（Ｂ）に示すように、
大きなＮ型ウェル２２Ａ-4の中には、Ｐ型ウェル２３Ａ
-4と、Ｎ型ウェル２４Ａ-4とがそれぞれ形成されてい
る。Ｐ型ウェル２３Ａ-4には低電位電源ＶＳＳ（接地電
位）が供給されている。Ｐ型ウェル２３Ａ-4にはＮＭＯ
Ｓ５Ａが形成されている。また、Ｎ型ウェル２４Ａ-4に
は、大きなＮ型ウェル２２Ａ-4と同じ、高電位内部電源
ＶＤＤ４Ａが供給されている。Ｎ型ウェル２４Ａ-4には
ＰＭＯＳ５Ａが形成されている。Ｎ型ウェル２４Ａ-4
は、大きなＮ型ウェル２２Ａ-4よりも高い不純物濃度を
有している。Ｎ型ウェル２４Ａ-4は、無くても良い。
【０１３７】さらに、大きなＮ型ウェル２２Ａ-4の中に
は、２つのＰ型ウェル２５ＡＡ-4、２５ＡＢ-4が形成さ
れている。
【０１３８】第１のＰ型ウェル２５ＡＡ-4には、負電位
電源ＶＢＢ（−２〜−３Ｖ程度）が供給されている。負
電位電源ＶＢＢは、内部電源ＶＤＤ４Ａをチップ１内で
電圧変換することで発生される。Ｐ型ウェル２５ＡＡ-4
にはダイナミック型のメモリセルトランジスタが形成さ
れている。
【０１３９】第２のＰ型ウェル２５ＡＢ-4には、低電位
電源ＶＳＳ（接地電位）が供給されている。Ｐ型ウェル
２５ＡＢ-4の中には、Ｎ型ウェル２６ＡＢ-4と、Ｐ型ウ
ェル２７ＡＢ-4とがそれぞれ形成されている。Ｎ型ウェ
ル２６ＡＢ-4には高電位内部電源ＶＤＤ４Ａ´が供給さ
れている。内部電源ＶＤＤ４Ａ´は、内部電源ＶＤＤ４
Ａをチップ１内で電圧変換することで発生される。Ｎ型
ウェル２６ＡＢ-4にはＰＭＯＳ６Ａが形成されている。
また、Ｐ型ウェル２７ＡＢ-4には、低電位電源ＶＳＳが
供給されている。Ｐ型ウェル２７ＡＢ-4にはＮＭＯＳ６
Ａが形成されている。Ｐ型ウェル２７ＡＢ-4は、Ｐ型ウ
ェル２５ＡＢ-4よりも高い不純物濃度を有している。Ｐ
型ウェル２７ＡＢ-4は、Ｎ型ウェル２４Ａ-4と同様に無
くても良い。
【０１４０】大きなＮ型ウェル２２Ｂ-4の中には、Ｐ型
ウェル２３Ｂ-4と、Ｎ型ウェル２４Ｂ-4とがそれぞれ形
成されている。Ｐ型ウェル２３Ｂ-4には低電位電源ＶＳ
Ｓ（接地電位）が供給されている。Ｐ型ウェル２３Ｂ-4
にはＮＭＯＳ５Ｂが形成されている。また、Ｎ型ウェル
２４Ｂ-4には、大きなＮ型ウェル２２Ｂ-4と同じ、高電
位内部電源ＶＤＤ４Ｂが供給されている。Ｎ型ウェル２
４Ｂ-4にはＰＭＯＳ５Ｂが形成されている。Ｎ型ウェル
２４Ｂ-4は、大きなＮ型ウェル２２Ｂ-4よりも高い不純
物濃度を有している。Ｎ型ウェル２４Ｂ-4は、無くても
良い。
【０１４１】さらに、大きなＮ型ウェル２２Ｂ-4の中に
は、Ｐ型ウェル２５ＢＡ-4が形成されている。Ｐ型ウェ
ル２５ＢＡ-4には、低電位電源ＶＳＳ（接地電位）が供
給されている。Ｐ型ウェル２５ＢＡ-4の中には、Ｎ型ウ
ェル２６ＢＡ-4と、Ｐ型ウェル２７ＢＡ-4とがそれぞれ
形成されている。Ｎ型ウェル２６ＢＡ-4には高電位内部
電源ＶＤＤ４Ｂ´が供給されている。内部電源ＶＤＤ４
Ｂ´は、内部電源ＶＤＤ４Ｂをチップ１内で電圧変換す
ることで発生される。Ｎ型ウェル２６ＢＡ-4にはＰＭＯ
Ｓ６Ｂが形成されている。また、Ｐ型ウェル２７ＢＡ-4
には、低電位電源ＶＳＳが供給されている。Ｐ型ウェル
２７ＢＡ-4にはＮＭＯＳ６Ｂが形成されている。Ｐ型ウ
ェル２７ＢＡ-4は、Ｐ型ウェル２５ＢＡ-4よりも高い不
純物濃度を有している。Ｐ型ウェル２７ＢＡ-4は、Ｎ型
ウェル２４Ｂ-4と同様に無くても良い。
【０１４２】ＤＲＡＭ４のメモリセルアレイは、ダイナ
ミック型メモリセルトランジスタにより構成され、ＤＲ
ＡＭ４の周辺回路は、ＮＭＯＳ５Ａ、６Ａ、５Ｂ、６
Ｂ、ＰＭＯＳ５Ａ、６Ａ、５Ｂ、６Ｂ、により構成され
る。ＤＲＡＭ４の周辺回路は、内部電源ＶＤＤ４Ａ´お
よびＶＤＤ４Ｂ´により駆動されるＮＭＯＳ６Ａ、６
Ｂ、ＰＭＯＳ６Ａ、６Ｂのみで構成するようにしても良
い。この場合には、内部電源ＶＤＤ４Ａにより駆動され
るＮＭＯＳ５Ａ、ＰＭＯＳ５Ａは、例えば内部電源ＶＤ
Ｄ４Ａから内部電源ＶＤＤ４Ａ´を発生させる電圧発生
回路に、内部電源ＶＤＤ４Ｂにより駆動されるＮＭＯＳ
５Ｂ、ＰＭＯＳ５Ｂは、例えば内部電源ＶＤＤ４Ｂから
内部電源ＶＤＤ４Ｂ´を発生させる電圧発生回路にそれ
ぞれ、使用されると良い。
【０１４３】このように、ＤＲＡＭ３を、２つのＮ型ウ
ェル２２Ａ-4、２２Ｂ-4に分散して形成するようにして
も良い。
【０１４４】なお、図１８（Ａ）および（Ｂ）におい
て、参照符号ＧはＭＯＳＦＥＴのゲートを、参照符号Ｂ
Ｌはビット線を、参照符号ＷＬはワード線を、参照符号
ＰＬはメモリキャパシタのプレート電極を、参照符号Ｓ
Ｎはメモリキャパシタのストレージ電極をそれぞれ示し
ている。
【０１４５】次に、この発明の第６の実施形態に係る半
導体集積回路装置を説明する。
【０１４６】図１９は、この発明の第６の実施形態に係
る半導体集積回路装置の断面図である。
【０１４７】図１９に示すように、第６の実施形態に係
る装置では、Flash-ＥＥＰＲＯＭ５が、大きなウェル２
２Ａ-5、２２Ｂ-5に分散されて形成されている。ウェル
２２Ａ-5には、内部電源ＶＤＤ５Ａが供給され、ウェル
２２Ｂ-5には、内部電源ＶＤＤ５Ｂが供給されている。
【０１４８】図２０（Ａ）および（Ｂ）はそれぞれ、図
１９に示すウェル２２Ａ-5、２２Ｂ-5の断面図である。
【０１４９】図２０（Ａ）および（Ｂ）に示すように、
大きなＮ型ウェル２２Ａ-5の中には、Ｐ型ウェル２３Ａ
-5と、Ｎ型ウェル２４Ａ-5とがそれぞれ形成されてい
る。Ｐ型ウェル２３Ａ-5には低電位電源ＶＳＳ（接地電
位）が供給されている。Ｐ型ウェル２３Ａ-5にはＮＭＯ
Ｓ９Ａが形成されている。また、Ｎ型ウェル２４Ａ-5に
は、大きなＮ型ウェル２２Ａ-5と同じ、高電位内部電源
ＶＤＤ５Ａが供給されている。Ｎ型ウェル２４Ａ-5には
ＰＭＯＳ９Ａが形成されている。Ｎ型ウェル２４Ａ-5
は、大きなＮ型ウェル２２Ａ-5よりも高い不純物濃度を
有している。Ｎ型ウェル２４Ａ-5は、無くても良い。
【０１５０】さらに、大きなＮ型ウェル２２Ａ-4の中に
は、Ｐ型ウェル２５ＡＡ-5が形成されている。Ｐ型ウェ
ル２５ＡＡ-5には、低電位電源ＶＳＳ（接地電位）が供
給されている。Ｐ型ウェル２５ＡＡ-5の中には、Ｎ型ウ
ェル２６ＡＡ-5と、Ｐ型ウェル２７ＡＡ-5とがそれぞれ
形成されている。Ｎ型ウェル２６ＡＡ-5には高電位内部
電源ＶＤＤ５Ａ´´が供給されている。内部電源ＶＤＤ
５Ａ´´は、内部電源ＶＤＤ５Ａをチップ１内で電圧変
換することで発生される。Ｎ型ウェル２６ＡＡ-5にはＰ
ＭＯＳ８Ａが形成されている。また、Ｐ型ウェル２７Ａ
Ａ-5には、低電位電源ＶＳＳが供給されている。Ｐ型ウ
ェル２７ＡＡ-5にはＮＭＯＳ８Ａが形成されている。Ｐ
型ウェル２７ＡＡ-5は、Ｐ型ウェル２５ＡＡ-5よりも高
い不純物濃度を有している。Ｐ型ウェル２７ＡＡ-5は、
Ｎ型ウェル２４Ａ-5と同様に無くても良い。
【０１５１】また、Ｐ型ウェル２５ＡＡ-5の中には、Ｎ
型ウェル２６Ａ０-5が、さらに形成されている。Ｎ型ウ
ェル２６Ａ０-5には高電位内部電源ＶＤＤ５Ａ´と、昇
圧電位ＶＥＥとが、互いに切り替えられて供給されるよ
うになっている。内部電源ＶＤＤ５Ａ´および昇圧電位
ＶＥＥは、内部電源ＶＤＤ５Ａをチップ１内で電圧変換
することで発生される。Ｎ型ウェル２６Ａ０-5の中に
は、Ｐ型ウェル２８-5が形成されている。Ｐ型ウェル２
８-5には低電位電源ＶＳＳと、昇圧電位ＶＥＥと、降圧
電位ＶＢＢとが、互いに切り替えられて供給されるよう
になっている。降圧電位ＶＢＢは、内部電源ＶＤＤ５Ａ
をチップ１内で電圧変換することで発生される。Ｐ型ウ
ェル２８-5には、ＮＡＮＤ型のメモリセルトランジスタ
が形成されている。
【０１５２】大きなＮ型ウェル２２Ｂ-5の中には、Ｐ型
ウェル２３Ｂ-5、Ｎ型ウェル２４Ｂ-5とがそれぞれ形成
されている。Ｐ型ウェル２３Ｂ-5には低電位電源ＶＳＳ
（接地電位）が供給されている。Ｐ型ウェル２３Ｂ-5に
はＮＭＯＳ９Ｂが形成されている。また、Ｎ型ウェル２
４Ｂ-5には、大きなＮ型ウェル２２Ｂ-5と同じ、高電位
内部電源ＶＤＤ５Ｂが供給されている。Ｎ型ウェル２４
Ｂ-5にはＰＭＯＳ９Ｂが形成されている。Ｎ型ウェル２
４Ｂ-5は、大きなＮ型ウェル２２Ｂ-5よりも高い不純物
濃度を有している。Ｎ型ウェル２４Ｂ-5は、無くても良
い。
【０１５３】さらに、大きなＮ型ウェル２２Ｂ-4の中に
は、Ｐ型ウェル２５ＢＡ-5が形成されている。Ｐ型ウェ
ル２５ＢＡ-5には、低電位電源ＶＳＳ（接地電位）が供
給されている。Ｐ型ウェル２５ＢＡ-5の中には、Ｎ型ウ
ェル２６ＢＡ-5と、Ｐ型ウェル２７ＢＡ-5とがそれぞれ
形成されている。Ｎ型ウェル２６ＢＡ-5には高電位内部
電源ＶＤＤ５Ｂ´が供給されている。内部電源ＶＤＤ５
Ｂ´は、内部電源ＶＤＤ５Ｂをチップ１内で電圧変換す
ることで発生される。Ｎ型ウェル２６ＢＡ-5にはＰＭＯ
Ｓ１０Ｂが形成されている。また、Ｐ型ウェル２７ＢＡ
-5には、低電位電源ＶＳＳが供給されている。Ｐ型ウェ
ル２７ＢＡ-5にはＮＭＯＳ１０Ｂが形成されている。Ｐ
型ウェル２７ＢＡ-5は、Ｐ型ウェル２５ＢＡ-5よりも高
い不純物濃度を有している。Ｐ型ウェル２７ＢＡ-5は、
Ｎ型ウェル２４Ｂ-5と同様に無くても良い。
【０１５４】Flash-ＥＥＰＲＯＭ５のメモリセルアレイ
は、ＮＡＮＤ型のメモリセルトランジスタにより構成さ
れ、Flash-ＥＥＰＲＯＭ５の周辺回路は、ＮＭＯＳ８
Ａ、９Ａ、９Ｂ、１０Ｂ、ＰＭＯＳ８Ａ、９Ａ、９Ｂ、
１０Ｂにより構成される。Flash-ＥＥＰＲＯＭ５の周辺
回路は、内部電源ＶＤＤ５Ａ´´、ＶＤＤ５Ｂ´により
駆動されるＮＭＯＳ８Ａ、１０Ｂ、ＰＭＯＳ８Ａ、１０
Ｂのみで構成するようにしても良い。この場合には、内
部電源ＶＤＤ５Ａにより駆動されるＮＭＯＳ９Ａ、ＰＭ
ＯＳ９Ａは、例えば内部電源ＶＤＤ５Ａから内部電源Ｖ
ＤＤ５Ａ´、ＶＤＤ５Ａ´´、ＶＢＢ、ＶＥＥを発生さ
せる電圧発生回路に、内部電源ＶＤＤ５Ｂにより駆動さ
れるＮＭＯＳ９Ｂ、ＰＭＯＳ９Ｂは、例えば内部電源Ｖ
ＤＤ５Ｂから内部電源ＶＤＤ５Ｂ´を発生させる電圧発
生回路に、使用されると良い。
【０１５５】このように、Flash-ＥＥＰＲＯＭ５３を、
２つのＮ型ウェル２２Ａ-5、２２Ｂ-5に分散して形成す
るようにしても良い。
【０１５６】なお、図２０（Ａ）および（Ｂ）におい
て、参照符号ＧはＭＯＳＦＥＴのゲートを、参照符号Ｂ
Ｌはビット線を、参照符号ＣＧは制御ゲートを、参照符
号ＦＧは浮遊ゲートをそれぞれ示している。
【０１５７】図２１は、この発明の第７の実施形態に係
る半導体集積回路装置を示す図で、（Ａ）図は平面図、
（Ｂ）図は（Ａ）図中の２１Ｂ−２１Ｂ線に沿う断面
図、（Ｃ）図は（Ａ）図中の２１Ｃ−２１Ｃ線に沿う断
面図である。
【０１５８】図２１（Ａ）〜（Ｃ）に示すように、半導
体集積回路チップ１には、機能回路として、プロセッサ
２、ＳＲＡＭ３、ＤＲＡＭ４、Flash-ＥＥＰＲＯＭ５、
Ｄ／Ａコンバータ６、アナログ回路７が形成されてい
る。これら各機能回路間は、チップ１に設けられたアイ
ソレート領域１０によって互いにアイソレートされてい
る。さらにアイソレート領域１０は、チップ１の側面
に、その全周に渡って接触されている。
【０１５９】次に、この発明の第８の実施形態に係る半
導体集積回路装置を説明する。
【０１６０】図２２（Ａ）および（Ｂ）はそれぞれ、こ
の発明の第８の実施形態に係る半導体集積回路装置の断
面図である。
【０１６１】図２２（Ａ）および（Ｂ）に示されている
断面は、チップ１が、シリコンウェーハに形成されてい
るときのものである。
【０１６２】図２２（Ａ）および（Ｂ）に示すように、
第８の実施形態に係る装置では、分離領域１０が、Ｐ型
シリコン基板（Ｐ−ＳＵＢ）である。Ｐ型シリコン基板
１０は、例えばウェーハそのものである。基板１０の中
には、複数の大きなＮ型ウェル（Ｎ−ＷＥＬＬ）２２が
設けられている。第２の実施形態に係る装置では、大き
なウェル２２-2〜２２-7の６つが設けられている。６つ
の大きなウェル２２-2〜２２-5にはそれぞれ、プロセッ
サ２、ＳＲＡＭ３、ＤＲＡＭ４、Flash-ＥＥＰＲＯＭ
５、Ｄ／Ａコンバータ６、アナログ回路７が形成されて
いる。大きなウェル２２-2〜２２-7には、それぞれ各機
能回路に最適な電源電位が供給されるようになってい
る。第８の実施形態に係る半導体集積回路装置では、ウ
ェル２２-2に高電位電源ＶＣＣが、ウェル２２-3に高電
位電源ＶＤＤ３が、ウェル２２-4に高電位電源ＶＤＤ４
が、ウェル２２-5に高電位電源ＶＤＤ５が、ウェル２２
-6に高電位電源ＶＤＤ６が、ウェル２２-7に高電位電源
ＶＤＤ７が供給されている。高電位電源ＶＣＣは、図示
せぬ低電位電源ＶＳＳとともに、チップ１の外部から供
給される外部電源であり、高電位電源ＶＤＤ３〜ＶＤＤ
７はそれぞれ、外部電源電位をチップ１内で電圧変換す
ることで発生された内部電源である。
【０１６３】図２３は、図２２（Ａ）および（Ｂ）に示
すウェル２２-6の断面図である。
【０１６４】図２３に示すように、大きなＮ型ウェル２
２-6の中には、Ｐ型ウェル２３-6と、Ｎ型ウェル２４-6
とがそれぞれ形成されている。Ｐ型ウェル２３-6には低
電位電源ＶＳＳ（接地電位）が供給されている。Ｐ型ウ
ェル２３-6にはＮＭＯＳ１１が形成されている。また、
Ｎ型ウェル２４-6には、大きなＮ型ウェル２２-6と同
じ、高電位電源ＶＤＤ６が供給されている。Ｎ型ウェル
２４-6にはＰＭＯＳ１１が形成されている。Ｎ型ウェル
２４-6は、大きなＮ型ウェル２２-6よりも高い不純物濃
度を有している。Ｎ型ウェル２４-6は、無くても良い。
【０１６５】大きなＮ型ウェル２２-6の中には、Ｐ型ウ
ェル２５-6が形成されている。Ｐ型ウェル２５-6には、
低電位電源ＶＳＳ（接地電位）が供給されている。Ｐ型
ウェル２５-6の中には、Ｎ型ウェル２６-6と、Ｐ型ウェ
ル２７-6とがそれぞれ形成されている。Ｎ型ウェル２６
-6には高電位電源ＶＤＤ６´が供給されている。電源Ｖ
ＤＤ６´は、電源ＶＤＤ６をチップ１内で電圧変換する
ことで発生された内部電源である。Ｎ型ウェル２６-6に
はＰＭＯＳ１２が形成されている。また、Ｐ型ウェル２
７-6には、低電位電源ＶＳＳが供給されている。Ｐ型ウ
ェル２７-6にはＮＭＯＳ１２が形成されている。Ｐ型ウ
ェル２７-6は、Ｐ型ウェル２５-6よりも高い不純物濃度
を有している。Ｐ型ウェル２７-6は、Ｎ型ウェル２４-6
と同様に無くても良い。
【０１６６】Ｄ／Ａコンバータ６は、基本的に、ＮＭＯ
Ｓ１１、１２、ＰＭＯＳ１１、１２により構成される
が、Ｄ／Ａコンバータ６を、内部電源ＶＤＤ６´により
駆動されるＮＭＯＳ１２、ＰＭＯＳ１２のみで構成する
ようにしても良い。この場合には、内部電源ＶＤＤ６に
より駆動されるＮＭＯＳ１１、ＰＭＯＳ１１は、例えば
内部電源ＶＤＤ６から内部電源ＶＤＤ６´を発生させる
電圧発生回路などに使用されると良い。また、大きなＮ
型ウェル２２-6の中には、Ｐ型ウェル２５-6と同様なＰ
型ウェルが、複数形成されていても良い。
【０１６７】なお、図２３において、参照符号Ｇは、Ｍ
ＯＳＦＥＴのゲートを示している。図２４は、図２２
（Ａ）および（Ｂ）に示すウェル２２-7の断面図であ
る。
【０１６８】図２４に示すように、大きなＮ型ウェル２
２-7の中には、Ｐ型ウェル２３-7と、Ｎ型ウェル２４-7
とがそれぞれ形成されている。Ｐ型ウェル２３-7には低
電位電源ＶＳＳ（接地電位）が供給されている。Ｐ型ウ
ェル２３-7にはＮＭＯＳ１３が形成されている。また、
Ｎ型ウェル２４-7には、大きなＮ型ウェル２２-7と同
じ、高電位内部電源ＶＤＤ７が供給されている。Ｎ型ウ
ェル２４-7にはＰＭＯＳ１３が形成されている。Ｎ型ウ
ェル２４-7は、大きなＮ型ウェル２２-7よりも高い不純
物濃度を有している。Ｎ型ウェル２４-7は、無くても良
い。
【０１６９】大きなＮ型ウェル２２-7の中には、Ｐ型ウ
ェル２５-7が形成されている。Ｐ型ウェル２５-7には、
低電位電源ＶＳＳ（接地電位）が供給されている。Ｐ型
ウェル２５-7の中には、Ｎ型ウェル２６-7と、Ｐ型ウェ
ル２７-7とがそれぞれ形成されている。Ｎ型ウェル２６
-7には高電位内部電源ＶＤＤ７´が供給されている。内
部電源ＶＤＤ７´は、内部電源ＶＤＤ７をチップ１内で
電圧変換することで発生される。Ｎ型ウェル２６-7には
ＰＭＯＳ１４が形成されている。また、Ｐ型ウェル２７
-7には、低電位電源ＶＳＳが供給されている。Ｐ型ウェ
ル２７-7にはＮＭＯＳ１４が形成されている。Ｐ型ウェ
ル２７-7は、Ｐ型ウェル２５-7よりも高い不純物濃度を
有している。Ｐ型ウェル２７-7は、Ｎ型ウェル２４-7と
同様に無くても良い。
【０１７０】アナログ回路７は、基本的に、ＮＭＯＳ１
３、１４、ＰＭＯＳ１３、１４により構成されるが、ア
ナログ回路７を、内部電源ＶＤＤ７´により駆動される
ＮＭＯＳ１４、ＰＭＯＳ１４のみで構成するようにして
も良い。この場合には、内部電源ＶＤＤ７により駆動さ
れるＮＭＯＳ１３、ＰＭＯＳ１３は、例えば内部電源Ｖ
ＤＤ７から内部電源ＶＤＤ７´を発生させる電圧発生回
路などに使用されると良い。また、大きなＮ型ウェル２
２-7の中には、Ｐ型ウェル２５-7と同様なＰ型ウェル
が、複数形成されていても良い。
【０１７１】なお、図２４において、参照符号Ｇは、Ｍ
ＯＳＦＥＴのゲートを示している。図２５は、この発明
の第９の実施形態に係る半導体集積回路装置を示す図
で、（Ａ）図は平面図、（Ｂ）図は（Ａ）図中の２５Ｂ
−２５Ｂ線に沿う断面図、（Ｃ）図は（Ａ）図中の２５
Ｃ−２５Ｃ線に沿う断面図である。
【０１７２】図２５（Ａ）〜（Ｃ）に示すように、半導
体集積回路チップ１には、機能回路として、ＳＲＡＭ
３、ＤＲＡＭ４、Flash-ＥＥＰＲＯＭ５、論理回路（ロ
ジック）８が形成されている。これら各機能回路間は、
チップ１に設けられたアイソレート領域１０によって互
いにアイソレートされている。さらにアイソレート領域
１０は、チップ１の側面に、その全周に渡って接触され
ている。
【０１７３】また、上記論理回路８は、プロセッサ２と
同様に論理回路により構成された回路であるが、プロセ
ッサ２よりも回路規模が小さい回路のことをいう。
【０１７４】次に、この発明の第１０の実施形態に係る
半導体集積回路装置を説明する。図２６は、この発明の
第１０の実施形態に係る半導体集積回路装置の断面図で
ある。
【０１７５】図２６に示されている断面は、チップ１
が、シリコンウェーハに形成されているときのものであ
る。
【０１７６】図２６に示すように、第１０の実施形態に
係る装置では、分離領域１０が、Ｐ型シリコン基板（Ｐ
−ＳＵＢ）である。Ｐ型シリコン基板１０は、例えばウ
ェーハそのものである。基板１０の中には、複数の大き
なＮ型ウェル（Ｎ−ＷＥＬＬ）２２が設けられている。
第２の実施形態に係る装置では、大きなウェル２２-3〜
２２-5、２２-8の４つが設けられている。４つの大きな
ウェル２２-3〜２２-5、２２-8にはそれぞれ、ＳＲＡＭ
３、ＤＲＡＭ４、Flash-ＥＥＰＲＯＭ５、論理回路８が
形成されている。大きなウェル２２-3〜２２-5、２２-8
には、それぞれ各機能回路に最適な電源電位が供給され
るようになっている。第１０の実施形態に係る半導体集
積回路装置では、ウェル２２-3に高電位電源ＶＣＣが、
ウェル２２-4に高電位電源ＶＤＤ４が、ウェル２２-5に
高電位電源ＶＤＤ５が、ウェル２２-8に高電位電源ＶＤ
Ｄ８供給されている。高電位電源ＶＣＣは、図示せぬ低
電位電源ＶＳＳとともに、チップ１の外部から供給され
る外部電源であり、高電位電源ＶＤＤ４、ＶＤＤ５、Ｖ
ＤＤ８はそれぞれ、外部電源電位ＶＣＣをチップ１内で
電圧変換することで発生された内部電源である。
【０１７７】図２７は、図２６に示すウェル２２-8の断
面図である。
【０１７８】図２７に示すように、大きなＮ型ウェル２
２-8の中には、Ｐ型ウェル２３-8と、Ｎ型ウェル２４-8
とがそれぞれ形成されている。Ｐ型ウェル２３-8には低
電位電源ＶＳＳ（接地電位）が供給されている。Ｐ型ウ
ェル２３-8にはＮＭＯＳ１５が形成されている。また、
Ｎ型ウェル２４-8には、大きなＮ型ウェル２２-8と同
じ、高電位電源ＶＤＤ８が供給されている。Ｎ型ウェル
２４-8にはＰＭＯＳ１５が形成されている。Ｎ型ウェル
２４-8は、大きなＮ型ウェル２２-8よりも高い不純物濃
度を有している。Ｎ型ウェル２４-8は、無くても良い。
【０１７９】大きなＮ型ウェル２２-8の中には、Ｐ型ウ
ェル２５-8が形成されている。Ｐ型ウェル２５-8には、
低電位電源ＶＳＳ（接地電位）が供給されている。Ｐ型
ウェル２５-8の中には、Ｎ型ウェル２６-8と、Ｐ型ウェ
ル２７-8とがそれぞれ形成されている。Ｎ型ウェル２６
-8には高電位電源ＶＤＤ８´が供給されている。電源Ｖ
ＤＤ８´は、電源ＶＤＤ８をチップ１内で電圧変換する
ことで発生された内部電源である。Ｎ型ウェル２６-8に
はＰＭＯＳ１６が形成されている。また、Ｐ型ウェル２
７-8には、低電位電源ＶＳＳが供給されている。Ｐ型ウ
ェル２７-8にはＮＭＯＳ１６が形成されている。Ｐ型ウ
ェル２７-8は、Ｐ型ウェル２５-8よりも高い不純物濃度
を有している。Ｐ型ウェル２７-8は、Ｎ型ウェル２４-8
と同様に無くても良い。
【０１８０】論理回路８は、基本的に、ＮＭＯＳ１５、
１６、ＰＭＯＳ１５、１６により構成されるが、論理回
路８を、内部電源ＶＤＤ８´により駆動されるＮＭＯＳ
１６、ＰＭＯＳ１６のみで構成するようにしても良い。
この場合には、内部電源ＶＤＤ８により駆動されるＮＭ
ＯＳ１５、ＰＭＯＳ１５は、例えば内部電源ＶＤＤ８か
ら内部電源ＶＤＤ８´を発生させる電圧発生回路などに
使用されると良い。また、大きなＮ型ウェル２２-8の中
には、Ｐ型ウェル２５-6と同様なＰ型ウェルが、複数形
成されていても良い。
【０１８１】なお、図２７において、参照符号Ｇは、Ｍ
ＯＳＦＥＴのゲートを示している。次に、この発明の第
１１の実施形態に係る半導体集積回路装置を説明する。
図２８は、この発明の第１１の実施形態に係る半導体集
積回路装置が、テストされているときの平面図である。
【０１８２】図２８に示すように、パッド１０４は、３
列で千鳥配置になっていても良い。以上、この発明を実
施形態により説明したが、次のような変形が可能であ
る。例えば機能回路としては、プロセッサ２、ＳＲＡＭ
３、ＤＲＡＭ４、Flash-ＥＥＰＲＯＭ５、Ｄ／Ａコンバ
ータ６、アナログ回路７、論理回路８の７種類をあげた
が、他の回路でもよい。また、１つの半導体チップに形
成する機能回路は、様々に組み合わせることができる。
【０１８３】また、外部電位電源ＶＣＣを、プロセッサ
２、あるいはＳＲＡＭ３が形成されているウェルに与え
たが、他の機能回路が形成されるウェルに与えても良
い。さらには、外部電位電源ＶＣＣが与えられるをウェ
ルを、さらに形成し、このウェルに、他のウェルに与え
る電位を発生させる回路を形成するようにしても良い。
次に、この発明の第１２の実施形態を説明する。
【０１８４】図２９は、この発明の第１〜第１１の実施
形態に係る半導体集積回路装置チップの基本構成を示す
平面図である。
【０１８５】図２９に示すように、この発明に係る半導
体集積回路装置では、例えばプロセッサ２、ＳＲＡＭ
３、ＤＲＡＭ４、Flash-ＥＥＰＲＯＭ５の機能回路がそ
れぞれ、互いに分離されたウェル２２-2〜２２-5に形成
される。このため、ウェーハ上に形成された複数のチッ
プを同時にテストしても、他のチップに含まれている機
能回路の影響を受け難く、図５を参照して説明したよう
に、各機能回路それぞれにおいて、精度の高いテストを
実現できる。精度の高いテストを実現したことにより、
ウェーハ段階における製品検査の歩留りが向上する。
【０１８６】この第１２の実施形態は、例えば電源電圧
が、現在の３．３Ｖよりも、さらに低下してきた時に、
ウェーハ段階における製品検査の歩留りを、さらに向上
させようとするものである。
【０１８７】図２９に示すように、この発明に係る半導
体集積回路装置の基本構成では、機能回路の電源系統Ｖ
ＣＣ、ＶＳＳのうち、電源ＶＳＳが、基板のバイアス系
統と共通である。
【０１８８】図３０は、図２９に示すチップをマルチテ
ストしている状態を模式的に示す模式図である。なお、
図３０は、電源系統のみを示す。
【０１８９】図３０に示すように、一枚のウェーハ１１
上に形成されたチップ１Ａ〜１Ｄがある。テスト装置３
００は、チップ１Ａ〜１Ｄそれぞれに対応したＶＣＣ発
生器３０１Ａ〜３０１Ｄを有している。ＶＣＣ発生器３
０１Ａ〜３０１Ｄはそれぞれ、テスト装置内高電位Ｖと
テスト装置内接地電位ＧＮＤとの電位差から、チップ１
Ａ〜１Ｄの電源、即ち高電位ＶＣＣ、低電位ＶＳＳを発
生させる。発生された高電位ＶＣＣ、低電位ＶＳＳはそ
れぞれ、チップ１Ａ〜１Ｄそれぞれに供給される。高電
位ＶＣＣは、集積回路を動作させるための高電位電源、
低電位ＶＳＳは、集積回路を動作させるための低電位電
源、およびＰ型基板のバイアス電位に使われる。
【０１９０】図３１は、図３０に示す状態の等価回路図
である。図３１には、チップ１Ａ〜１Ｄに形成されてい
る集積回路を、それぞれ負荷ＲＡ〜ＲＤとして示してい
る。図３１に示すように、チップ１Ａ〜１Ｄそれぞれ
を、同時にテストしている状態は、負荷ＲＡ〜ＲＤそれ
ぞれに、同時に電流が流れている状態である。負荷ＲＡ
〜ＲＤそれぞれに流れた電流は、低電位ＶＳＳに流れ込
む。低電位ＶＳＳはそれぞれ、ウェーハ１１を介して互
いに接続される。このため、チップ１Ａに供給される電
源（ＶＣＣＡ、ＶＳＳＡ）のリップル、…、チップ１Ｄ
に供給される電源（ＶＣＣＤ、ＶＳＳＤ）のリップルは
それぞれ、各電源のリップルの高調波となり、各負荷Ｒ
Ａ〜ＲＤの両端に印加される。これを、図３２に示す。
【０１９１】図３２は、図３０に示す各チップの電源の
リップルを、模式的に示す模式図である。
【０１９２】図３２中、参照符号４００Ａはチップ１Ａ
の電源のリップル、参照符号４００Ｂはチップ１Ｂの電
源のリップル、参照符号４００Ｃはチップ１Ｃの電源の
リップル、参照符号４００Ｄはチップ１Ｄの電源のリッ
プルをそれぞれ示している。チップ１Ａ〜１Ｄを一つず
つテストした場合、チップ１Ａ〜１Ｄそれぞれの電源の
リップルは、参照符号４００Ａ〜４００Ｄに示すような
ものになる。
【０１９３】しかし、チップ１Ａ〜１Ｄを同時にテスト
した場合には、参照符号４００Ａ〜４００Ｄに示す電源
のリップルが互いに重なり合い、参照符号４０１に示す
ような高調波となる。そして、チップ１Ａ〜１Ｄそれぞ
れの電源のリップルは、参照符号４０１Ａ〜４０１Ｄに
示すような高調波となる。
【０１９４】もし、チップ１Ａ〜１Ｄを同時にテストし
ているとき、チップ１Ｃに不良があり、チップ１Ｃの高
電位ＶＣＣＣから低電位ＶＳＳＣに、大きな電流が流れ
たとする。このとき、参照符号４００Ｃに示すように、
チップ１Ｃの電源のリップルは大きくなり、より大きな
高調波４０１となる。このため、参照符号４０１Ａ〜４
０１Ｄに示す各チップの電源のリップルも、より大きく
なる。
【０１９５】現在、トランジスタの微細化に伴って、電
源電圧は、５Ｖから３．３Ｖ、３．３Ｖから２．５Ｖ、
…、と低下している。電源電圧が極めて小さくなった
時、電源に、大きなリップルが発生すると、参照符号４
０２に示すように、電源電圧がトランジスタの動作保証
電圧以下になったり、あるいは参照符号４０３に示すよ
うに、トランジスタの耐圧保証電圧以上になったりす
る。電源電圧がトランジスタの動作保証電圧以下になる
と、不良なチップ１Ｃ以外の、他のチップ１Ａ、１Ｂ、
１Ｄにも動作不良が起こり、テスト時に、不良と判断さ
れる。また、電源電圧がトランジスタの耐圧保証電圧以
上になると、チップ１Ａ、１Ｂ、１Ｄのトランジスタが
破壊される。このような問題は、トランジスタの微細
化、および低電源電圧化が進展していくと、益々大きく
なっていく。
【０１９６】さらに、同時にテストされるチップ数は、
現在、４個、８個、１６個など少数であるが、今後、３
２個、６４個と増え、究極的には、ウェーハ１１に形成
されるチップ全てが同時にテストされるようになる。こ
のような場合、一つの不良なチップのために、３１個の
チップ、あるいは６３個のチップ、最悪の場合、ウェー
ハ１１に形成されているチップの全てを不良にしてしま
う。
【０１９７】このような事情により、低電圧化が促進さ
れたチップを、マルチテストした時、ウェーハ段階にお
ける製品検査の歩留りは、今後、低下していくことが予
想される。
【０１９８】このような事情を解消するためには、チッ
プ１Ａ〜１Ｄを、一つずつテストすれば良い。しかしな
がら、チップ１Ａ〜１Ｄを、一つずつテストすると、ウ
ェーハ一枚あたりのテスト時間が増え、スループットが
悪化する。
【０１９９】図３３は、この発明の第１２の実施形態に
係るテストシステムの構成を示すシステム構成図であ
る。
【０２００】スループットを悪化させず、かつ製品検査
の歩留りを低下させないためには、図３３に示すような
パーサイト方式のテストシステムを使用し、一度に複数
枚のウェーハ１１Ａ〜１１Ｄをテストするのが良い。パ
ーサイト方式のテストシステムでは、ウェーハ１１Ａ〜
１１Ｄあたり、一つのチップがテストされる。
【０２０１】このように、この発明の第１〜第１１の実
施形態に係る半導体集積回路装置は、第１２の実施形態
に係るパーサイト方式のテストシステムによりテストす
ることで、スループットが悪化せず、かつ製品検査の歩
留りも低下しないようにできる。
【０２０２】次に、この発明の第１３、第１４の実施形
態を続けて説明する。
【０２０３】ところで、図３３に示すように、パーサイ
ト方式のテストシステムは、複数のテストステーション
２００Ａ〜２００Ｄを有し、高額である。このため、パ
ーサイト方式のテストシステムは、多額な設備投資が必
要である。
【０２０４】そこで、第１３の実施形態では、一枚のウ
ェーハに形成されている複数のチップを、同時にテスト
しても、電源のリップルが高調波となる事情を解消で
き、ウェーハ段階における製品検査の歩留りの低下を抑
制できる半導体集積回路装置を提供し、第１４の実施形
態では、そのテストシステムを提供することを目的とし
ている。
【０２０５】図３４は、第１３の実施形態に係る半導体
集積回路装置チップのの基本構成を示す平面図である。
【０２０６】図３４に示すように、第１３の実施形態に
係る半導体集積回路装置では、集積回路の電源系統（Ｖ
ＣＣ、ＶＳＳ）と、基板のバイアス系統（ＶＳＳ−ＳＵ
Ｂ）とを、チップ１’上で互いに分離している。具体的
には、チップ１’の内部において、基板のバイアスに使
用される低電位ＶＳＳ−ＳＵＢの配線５０１が、集積回
路の動作電源に使用される低電位ＶＳＳの配線５０２に
接続されない。そして、配線５０１には、パッド５０３
を介して低電位ＶＳＳ−ＳＵＢが供給され、配線５０２
には、パッド５０３とは異なるパッド５０４を介して低
電位ＶＳＳが供給される。なお、配線５０５は、高電位
ＶＣＣの配線である。配線５０５には、パッド５０６を
介して高電位ＶＣＣが供給される。
【０２０７】図３５は、図３４に示すチップをマルチテ
ストしている状態を模式的に示す模式図である。なお、
図３５には、電源系統のみを示す。
【０２０８】図３５に示すように、テスト装置３００’
は、チップ１’Ａ〜１’Ｄそれぞれに対応したＶＣＣ発
生器３０１Ａ〜３０１Ｄを有している。ＶＣＣ発生器３
０１Ａ〜３０１Ｄにより発生された高電位ＶＣＣ、低電
位ＶＳＳはそれぞれ、チップ１’Ａ〜１’Ｄそれぞれに
供給される。高電位ＶＣＣは、集積回路を動作させるた
めの高電位電源、低電位ＶＳＳは、集積回路を動作させ
るための低電位電源に使われる。
【０２０９】さらに、テスト装置３００’は、チップ
１’Ａ〜１’Ｄそれぞれに対応して、基板にバイアス電
位を与えるためのバイアス電源端子３０２Ａ〜３０２Ｄ
を有している。テスト装置３００’では、ウェーハ１１
がＰ型のシリコンであるために、バイアス電源端子３０
２Ａ〜３０２Ｄは、テスト装置内接地点ＧＮＤに接続さ
れる。もし、Ｎ型のシリコンウェーハに形成された集積
回路装置をテストする場合には、バイアス電源端子３０
２Ａ〜３０２Ｄは、テスト装置３００’内に設けられる
ＶＣＣ発生器（図示せず）に接続される。この場合のＶ
ＣＣ発生器は、バイアス電位専用として、集積回路用の
ＶＣＣ発生器３０１Ａ〜３０１Ｄの他に設けられること
が望ましい。
【０２１０】図３６、図３５に示す状態の等価等価回路
図である。図３６には、チップ１’Ａ〜１’Ｄに形成さ
れている集積回路を、それぞれ負荷Ｒ’Ａ〜Ｒ’Ｄとし
て示している。
【０２１１】図３６に示すように、チップ１’Ａ〜１’
Ｄそれぞれを、同時にテストしている状態は、負荷Ｒ’
Ａ〜Ｒ’Ｄそれぞれに、同時に電流が流れている状態で
ある。負荷Ｒ’Ａ〜Ｒ’Ｄそれぞれに流れた電流は、低
電位ＶＳＳＡ〜ＶＳＳＤそれぞれに流れ込む。これらの
低電位ＶＳＳＡ〜ＶＳＳＤは、ウェーハ１１のバイアス
電位ＶＳＳ−ＳＵＢから、ＰＮ接合（ＰＮＪ）を介して
分離されている。しかも、バイアス電位ＶＳＳ−ＳＵＢ
は、テスト装置３００’により、低電位ＶＳＳＡ〜ＶＳ
ＳＤとは別の電源システムから供給される。このため、
チップ１’Ａに供給される電源（ＶＣＣＡ、ＶＳＳＡ）
のリップル、…、チップ１’Ｄに供給される電源（ＶＣ
ＣＤ、ＶＳＳＤ）のリップルはそれぞれ、各チップ１’
Ａ〜１’Ｄ毎に独立する。これを、図３７に示す。
【０２１２】図３７は、図３５に示す各チップの電源の
リップルを模式的に示す模式図である。
【０２１３】図３７中、参照符号４００’Ａはチップ
１’Ａの電源のリップル、参照符号４００’Ｂはチップ
１’Ｂの電源のリップル、参照符号４００’Ｃはチップ
１’Ｃの電源のリップル、参照符号４００’Ｄはチップ
１’Ｄの電源のリップルをそれぞれ示している。チップ
１’Ａ〜１’Ｄを、一つずつテストした場合には、チッ
プ１’Ａ〜１’Ｄそれぞれの電源のリップルは、参照符
号４００’Ａ〜４００’Ｄに示すようなものになる。
【０２１４】しかも、各チップ１’Ａ〜１’Ｄの電源
（ＶＣＣＡ〜ＶＣＣＤ、ＶＳＳＡ〜ＶＳＳＤ）が、ウェ
ーハ１１のバイアス電位（ＶＳＳ−ＳＵＢ）からＰＮ接
合により分離されているので、チップ１’Ａ〜１’Ｄを
同時にテストしても、チップ１’Ａ〜１’Ｄそれぞれの
電源のリップルは、図３２に示したような高調波とはな
り難い。したがって、図３７に示すように、チップ１’
Ａ〜１’Ｄそれぞれの電源のリップルは、ほぼそのまま
になる。
【０２１５】このような利点により、電源電圧が、５Ｖ
から３．３Ｖ、３．３Ｖから２．５Ｖ、…、と低下した
場合において、例えばチップ１’Ｃに不良があり、チッ
プ１’Ｃの電源に大きなリップルが発生しても、他のチ
ップ１’Ａ、チップ１’Ｂ、１’Ｄの電源には、影響が
ほとんどない。したがって、不良なチップ１’Ｃ以外の
他のチップ１Ａ、１Ｂ、１Ｄにも動作不良が発生する事
情、およびチップ１Ａ、１Ｂ、１Ｄのトランジスタが破
壊されたりする事情をそれぞれ、抑制することができ
る。
【０２１６】図３８は、この発明の第１３の実施形態に
係る半導体集積回路装置チップがウェーハ１１の上に形
成されている状態を示す平面図である。
【０２１７】図３８に示すチップ１’では、ＶＳＳ配線
５０２がメッシュ状に形成され、ＶＳＳ−ＳＵＢ配線５
０１がＶＳＳ配線５０２の外周に沿って環状に形成され
ている。なお、ＶＣＣ配線５０５は、省略している。図
面の煩雑化を防ぐためである。
【０２１８】図３８に示すように、複数のチップ１’の
一つ一つに、電位ＶＳＳ−ＳＵＢを供給するためのパッ
ド５０３、低電位ＶＳＳを供給するためのパッド５０
４、および高電位ＶＣＣを供給するためのパッド５０６
が形成されている。そして、チップ１’の内部におい
て、ＶＳＳ−ＳＵＢ配線５０１は、ＶＳＳ配線５０２か
ら分離されている。
【０２１９】図３９は、この発明の第１３の実施形態に
係る半導体集積回路装置チップをパッケージングした時
の平面図である。
【０２２０】第１３の実施形態に係るチップ１’をパッ
ケージングするときには、図３９に示すように、基板バ
イアス用のパッド５０３と、集積回路の動作電源用のパ
ッド５０４とをそれぞれリード端子５０７に接続すれば
良い。リード端子５０７は、ＶＳＳ用の端子である。こ
れにより、基板および集積回路の低電位電源の電位はそ
れぞれ、低電位ＶＳＳとなり、基板は低電位ＶＳＳにバ
イアスされる。基板が電位ＶＳＳにバイアスされ、集積
回路は、正常な動作を行う。
【０２２１】なお、図３９は、一例であって、パッド５
０３とパッド５０４とをそれぞれ、別々のリード端子に
接続し、別々のリード端子から、低電位ＶＳＳを供給す
るようにしても良い。
【０２２２】図４０は、この発明の第１４の実施形態に
係るテストシステムの構成を示すシステム構成図であ
る。
【０２２３】図４０に示すように、第１４の実施形態に
係るテストシステムでは、テスト装置３００’を用いる
とともに、一枚のウェーハ１１に形成されている４つの
チップ１’Ａ〜１’Ｄを、同時にテストする。このよう
にしても、電源のリップルが高調波となる事情を解消で
きる。したがって、図４０に示すテストシステムは、図
３３に示した４つのテストステーション２００Ａ〜２０
０Ｄを持つパーサイト方式のテストシステムと同等な、
テスト精度を得ることができる。しかも、パーサイト方
式のテストシステムに比べて、テストステーション２０
０の数を減らすことができ、パーサイト方式のテストシ
ステムに比べて、より少額の設備投資で済む。
【０２２４】また、パーサイト方式のテストシステムと
同等の設備投資を行い、例えばテストステーションの数
をパーサイト方式のテストシステムと同じとすれば、一
度にテストできるチップの数は、より増える。つまり、
第１４の実施形態に係るテストシステムは、第１２の実
施形態に係るテストシステムよりも設備投資あたりの処
理能力が高くなっている。
【０２２５】このように、第１３、第１４の実施形態で
は、一枚のウェーハに形成されている複数のチップを、
同時にテストしても、電源のリップルが高調波となる事
情を解消でき、ウェーハ段階における製品検査の歩留り
の低下を抑制できる半導体集積回路装置と、そのテスト
システムとを提供できる。
【０２２６】次に、この発明の第１５の実施形態を説明
する。
【０２２７】この第１５の実施形態は、第１３、第１４
の実施形態により説明したテスト装置３００’を、マル
チテスト時に発生する電源のリップルの発生を、より強
力に抑制できるように改良したものである。
【０２２８】図４１は、第１５の実施形態に係るテスト
装置の構成を示す構成図である。なお、図４１において
は、電源系統のみを示す。
【０２２９】図４１に示すように、テスト装置３０
０’’は、複数のチップそれぞれに対応したＶＣＣ発生
器３０１Ａ〜３０１Ｄを有している。ＶＣＣ発生器３０
１Ａは、図示せぬチップ１’Ａに対し、高電位電源端子
３０３Ａを介して高電位ＶＣＣＡを、低電位電源端子３
０４Ａを介して低電位ＶＳＳＡをそれぞれ供給する。同
様に、ＶＣＣ発生器３０１Ｂは、図示せぬチップ１’Ｂ
に対し、高電位電源端子３０３Ｂを介して高電位ＶＣＣ
Ｂを、低電位電源端子３０４Ｂを介して低電位ＶＳＳＢ
をそれぞれ供給し、…、ＶＣＣ発生器３０１Ｄは、図示
せぬチップ１’Ｄに対し、高電位電源端子３０３Ｄを介
して高電位ＶＣＣＤを、低電位電源端子３０４Ｄを介し
て低電位ＶＳＳＤをそれぞれ供給する。
【０２３０】テスト装置３００’’は、各ＶＣＣ発生器
３０１Ａ〜３０１Ｄと、電源端子３０３Ａ〜３０３Ｄ、
３０４Ａ〜３０４Ｄとの間に設けられた電源電圧検知回
路３０５Ａ〜３０５Ｄ、および遮断スイッチ３０６Ａ〜
３０６Ｄを有している。さらに、検知回路３０５Ａ〜３
０５Ｄにより検知された検知電圧が、正常な範囲内か外
かを判定する検知電圧判定装置３０７、ＣＰＵ３０８、
および遮断スイッチ３０６Ａ〜３０６Ｄをドライブする
スイッチドライバ３０９を有している。
【０２３１】次に、テスト装置３００’’の動作を説明
する。
【０２３２】検知回路３０５Ａ〜３０５Ｄはそれぞれ、
チップ１’Ａ〜１’Ｄの動作時に、チップ１’Ａ〜１’
Ｄの電源電圧の変動を検知する。検知回路３０５Ａ〜３
０５Ｄにより検知された検知電圧は、検知電圧判定装置
３０７に送られる。検知電圧判定装置３０７は、チップ
１’Ａ〜１’Ｄの電源電圧の電圧変動が、正常な範囲内
か外かを判定する。正常な範囲外の電圧変動があったと
判定された時、判定装置３０７は、ＣＰＵ３０８に対し
て、正常な範囲外の電圧変動があったチップを知らせる
信号を出力する。ここで、チップ１’Ｃに、正常な範囲
外の電圧変動があったとする。この時、判定装置３０７
は、チップ１’Ｃに正常な範囲外の電圧変動があったこ
とを知らせる信号を、ＣＰＵ３０８に対して出力する。
ＣＰＵ３０８は、チップ１’Ｃの電源を遮断させる命令
（信号）を、スイッチドライバ３０９に出力する。スイ
ッチドライバ３０９は、チップ１’Ｃに電源電圧を供給
している電源系統を遮断するために、遮断スイッチ３０
６Ｃをドライブする。ドライブされた遮断スイッチ３０
６Ｃは、ＶＣＣ発生器３０１Ｃと、電源端子３０３Ｃ、
３０４Ｃとの接続を断つ。この結果、正常範囲外の電圧
変動をきたしたチップ１’Ｃには、電源電圧が供給され
なくなり、その動作は、停止される。
【０２３３】このようなテスト装置３００’によれば、
例えば図３７に示したように、同時テストされているチ
ップ１’Ｃに、大きな電源のリップルが発生したとき、
チップ１’Ｃの動作を停止できる。このため、他のチッ
プ１’Ａ、１’Ｂ、１’Ｄの電源のリップルは、さらに
小さくなる。
【０２３４】このような電源のリップルを、より小さく
できるテスト装置３００’’は、半導体集積回路装置の
テスト項目の中でも繊細性を要求されるテスト、例えば
ＩＤＤＱ（機能テスト時の静的消費電流の測定）などに
おいて、上述した動作を行うことにより、そのテストの
精度を、より高くすることができる。
【０２３５】次に、この発明の第１６、第１７、第１
８、第１９の実施形態を続けて説明する。
【０２３６】上述した第１３の実施形態に係るチップ
は、プロセッサ、ＳＲＡＭ、ＤＲＡＭ、Flash-ＥＥＰＲ
ＯＭなどの結合により構築される所望の半導体装置シス
テムを、１つのチップに集積した半導体集積回路装置
（システムオンシリコン技術）に使用された。しかしな
がら、第１３の実施形態に係るチップ、即ち、マルチテ
スト時に、そのテスト精度を向上できるチップは、シス
テムオンシリコン技術ばかりでなく、プロセッサチッ
プ、ＳＲＡＭチップ、ＤＲＡＭチップ、Flash-ＥＥＰＲ
ＯＭチップなど、単機能の製品にも使用できる。これら
の単機能の製品は、回路基板上で互いに結合されること
により、所望の半導体装置システムを構築する。
【０２３７】以下、第１３の実施形態に係るチップを、
単機能の半導体集積回路装置に適用した代表的な例を、
プロセッサ（第１６の実施形態）、ＤＲＡＭ（第１７の
実施形態）、ＮＡＮＤ型Flash-ＥＥＰＲＯＭ（第１８の
実施形態）、Ｄ／Ａコンバータ（第１９の実施形態）の
順で説明する。なお、これら以外の単機能の半導体集積
回路装置、例えばＳＲＡＭ、アナログ製品、ロジック製
品などにも適用できることは、もちろんである。
【０２３８】図４２はこの発明の第１６の実施形態に係
るプロセッサを示す図で、（Ａ）図は平面図、（Ｂ）図
は（Ａ）図中の４２Ｂ−４２Ｂ線に沿う断面図である。
図４２（Ａ）、（Ｂ）には、プロセッサを構成する回路
ブロックを、内部電圧を発生させる内部電圧発生器５１
-2、演算回路、レジスタ回路などを構成するためのロジ
ック回路５２-2、チップ内部で処理された信号を外部に
出力する、およびチップ外部からの信号をチップ内部に
入力するＩ／Ｏ回路５３-2の３つのブロックに大別す
る。
【０２３９】図４２（Ａ）、（Ｂ）に示すように、Ｐ型
シリコン基板１０には、大きなＮ型ウェル２２-2が形成
されている。プロセッサを構成する３つの回路ブロッ
ク、即ち、内部電圧発生器５１-2、ロジック回路５２-
2、Ｉ／Ｏ回路５３-2はそれぞれ、この大きなウェル２
２-2に配置される。
【０２４０】Ｎ型ウェル２２-2には、高濃度Ｐ＋型ウェ
ル２３Ａ-2、２３Ｂ-2、Ｎ型ウェル２２-2よりも高い濃
度を有する高濃度Ｎ＋型ウェル２４Ａ-2、２４Ｂ-2、お
よびＰ型ウェル２５-2が形成されている。このＰ型ウェ
ル２５-2には、高濃度Ｎ＋型ウェル２６-2、Ｐ型ウェル
２５-2よりも高い濃度を有する高濃度Ｐ＋型ウェル２７
-2が、さらに形成されている。
【０２４１】Ｎ型ウェル２２-2には、バイアス電位とし
て外部高電位電源ＶＣＣが供給される。また、Ｐ型ウェ
ル２５-2には、バイアス電位として、外部低電位電源Ｖ
ＳＳが供給される。
【０２４２】内部電圧発生器５１-2は、Ｐ＋型ウェル２
３Ａ-2に形成されるＮＭＯＳ（図示せず）、およびＮ＋
型ウェル２４Ａ-2に形成されるＰＭＯＳ（図示せず）に
よって構成される。Ｎ＋型ウェル２４Ａ-2には、ＰＭＯ
Ｓのバックゲートバイアス、およびＰＭＯＳのソース電
位として、電源ＶＣＣが供給される。また、Ｐ＋型ウェ
ル２３Ａ-2には、ＮＭＯＳのバックゲートバイアス、お
よびＮＭＯＳのソース電位として、外部低電位電源ＶＳ
Ｓが供給される。内部電圧発生器５１-2は、電位差（Ｖ
ＣＣ−ＶＳＳ）により動作され、所定の内部電位ＶＤ
Ｄ’を発生させる。
【０２４３】ロジック回路５２-2は、Ｐ＋型ウェル２７
-2に形成されるＮＭＯＳ（図示せず）、およびＮ＋型ウ
ェル２６-2に形成されるＰＭＯＳ（図示せず）によって
構成される。Ｎ＋型ウェル２６-2には、ＰＭＯＳのバッ
クゲートバイアス、およびＰＭＯＳのソース電位として
内部電位ＶＤＤ’が供給される。また、Ｐ＋型ウェル２
７-2には、ＮＭＯＳのバックゲートバイアス、およびＮ
ＭＯＳのソース電位として、外部低電位電源ＶＳＳが供
給される。ロジック回路５２-2は、電位差（ＶＤＤ’−
ＶＳＳ）により動作され、所定の演算処理等を行う。
【０２４４】Ｉ／Ｏ回路５３−２は、Ｐ＋型ウェル２３
Ｂ-2に形成されるＮＭＯＳ（図示せず）、およびＮ＋型
ウェル２４Ｂ-2に形成されるＰＭＯＳ（図示せず）によ
って構成される。Ｎ＋型ウェル２４Ｂ-2には、ＰＭＯＳ
のバックゲートバイアス、およびＰＭＯＳのソース電位
として、電源ＶＣＣが供給される。また、Ｐ＋型ウェル
２３Ｂ-2には、ＮＭＯＳのバックゲートバイアス、およ
びＮＭＯＳのソース電位として、外部低電位電源ＶＳＳ
が供給される。Ｉ／Ｏ回路５３-2は、電位差（ＶＣＣ−
ＶＳＳ）により動作され、所定の信号出力および信号入
力を行う。
【０２４５】また、特に図４２（Ａ）に示すように、電
源ＶＣＣは、パッド５０６を介して、チップ内部に設け
られたＶＣＣ配線５０５に供給され、電源ＶＳＳは、パ
ッド５０４を介して、チップ内部に設けられたＶＳＳ配
線５０２に供給される。Ｐ型基板１０に、基板バイアス
電位を与えるためのＶＳＳ−ＳＵＢ配線５０１は、ＶＳ
Ｓ配線５０２とは別に、チップ内部に設けられている。
ＶＳＳ−ＳＵＢ配線５０１には、パッド５０３を介し
て、特に図４２（Ｂ）に示すように、実使用中には電源
ＶＳＳが供給され、ウェーハ状態でのテスト中には、電
位的には同レベルであるが、電源ＶＳＳとは異なった基
板用電源ＶＳＳ−ＳＵＢが供給される。
【０２４６】このようなプロセッサは、第１３、第１４
の実施形態で説明したチップと同様に、基板バイアス用
電源系統と集積回路用電源系統とを別々に、チップ内部
に有しており、ウェーハに形成された複数のチップを同
時にテストしても（マルチテスト）、各チップの電源の
リップルを低減できる構造を有している。したがって、
マルチテストを行っても、精度の高いテストを行うこと
ができ、ウェーハ段階での製品検査における歩留りを向
上できる。
【０２４７】図４３は、この発明の第１７の実施形態に
係るＤＲＡＭを示す図で、（Ａ）図は平面図、（Ｂ）図
は（Ａ）図中の４３Ｂ−４３Ｂ線に沿う断面図である。
図４３（Ａ）、（Ｂ）には、ＤＲＡＭを構成する回路ブ
ロックを、内部電圧を発生させる内部電圧発生器５１-
4、情報を記憶するメモリセル５４-4、データをメモリ
セルに書き込む、およびメモリセルから読み出すメモリ
周辺回路５５-4、Ｉ／Ｏ回路５３-4の４つのブロックに
大別する。
【０２４８】図４３（Ａ）、（Ｂ）に示すように、Ｐ型
シリコン基板１０には、大きなＮ型ウェル２２-4が形成
されている。ＤＲＡＭを構成する４つの回路ブロック、
即ち、内部電圧発生器５１-4、メモリセル５４-4、周辺
回路５５-4、Ｉ／Ｏ回路５３-4はそれぞれ、この大きな
ウェル２２-4に配置される。
【０２４９】Ｎ型ウェル２２−４には、高濃度Ｐ＋型ウ
ェル２３Ａ-4、２３Ｂ-4、高濃度Ｎ＋型ウェル２４Ａ-
4、２４Ｂ-4、Ｐ型ウェル２５Ａ-4、２５Ｂ-4が形成さ
れている。また、Ｐ型ウェル２５Ｂ-4には、高濃度Ｎ＋
型ウェル２６Ｂ-4、高濃度Ｐ＋型ウェル２７Ｂ-4が、さ
らに形成されている。
【０２５０】Ｎ型ウェル２２-4には、第１６の実施形態
と同様に、バイアス電位として外部高電位電源ＶＣＣが
供給される。また、Ｐ型ウェル２５Ｂ-2には、バイアス
電位として外部低電位電源ＶＳＳが供給される。
【０２５１】内部電圧発生器５１-4は、Ｐ＋型ウェル２
３Ａ-4に形成されるＮＭＯＳ（図示せず）、およびＮ＋
型ウェル２４Ａ-4に形成されるＰＭＯＳ（図示せず）に
よって構成される。Ｎ＋型ウェル２４Ａ-4には、ＰＭＯ
Ｓのバックゲートバイアス、およびＰＭＯＳのソース電
位として、電源ＶＣＣが供給される。また、Ｐ＋型ウェ
ル２３Ａ-4には、ＮＭＯＳのバックゲートバイアス、お
よびＮＭＯＳのソース電位として、外部低電位電源ＶＳ
Ｓが供給される。内部電圧発生器５１-4は、電位差（Ｖ
ＣＣ−ＶＳＳ）により動作され、正の値を持つ内部電位
ＶＤＤ’と、負の値を持つ内部電位ＶＢＢとを発生させ
る。
【０２５２】なお、現在のＤＲＡＭでは、ワード線（図
示せず）を昇圧駆動するための電位ＶＰＰ、キャパシタ
のプレート電極に与えられるプレート電位ＶＰＬ、デー
タを読み出す前にビット線（図示せず）をプリチャージ
する時に使用されるプリチャージ電位ＶＢＬなどの内部
電位があるが、この第１７の実施形態では、省略されて
いる。同様に、これらの内部電位ＶＰＰ、ＶＰＬ、ＶＢ
Ｌを使用する周辺回路についても、省略する。
【０２５３】メモリセル５４-4は、Ｐ型ウェル２５Ａ-4
に形成される。メモリセル５４-4は、ダイナミック型で
ある。ダイナミック型のメモリセル５４-4は、情報を電
荷として蓄えるキャパシタ（図示せず）と、このキャパ
シタにソースを接続し、ビット線（図示せず）にドレイ
ンを接続し、ワード線（図示せず）にゲートを接続した
ＮＭＯＳ（トランスファトランジスタ、図示せず）とに
よって構成される。Ｐウェル２５Ａ-4には、ＮＭＯＳ
（トランスファトランジスタ）のバックゲートバイアス
として内部負電位ＶＢＢが供給される。
【０２５４】周辺回路５５-5は、Ｐ＋型ウェル２７Ｂ-4
に形成されるＮＭＯＳ（図示せず）、およびＮ＋型ウェ
ル２６Ｂ-4に形成されるＰＭＯＳ（図示せず）によって
構成される。Ｎ＋型ウェル２６Ｂ-4には、ＰＭＯＳのバ
ックゲートバイアス、およびＰＭＯＳのソース電位とし
て内部電位ＶＤＤ’が供給される。また、Ｐ＋型ウェル
２７Ｂ-4には、ＮＭＯＳのバックゲートバイアス、およ
びＮＭＯＳのソース電位として外部低電位電源ＶＳＳが
供給される。周辺回路５５-4は、電位差（ＶＤＤ’−Ｖ
ＳＳ）により動作される。
【０２５５】Ｉ／Ｏ回路５３-4は、Ｐ＋型ウェル２３Ｂ
−４に形成されるＮＭＯＳ（図示せず）、およびＮ＋型
ウェル２４Ｂ-4に形成されるＰＭＯＳ（図示せず）によ
り構成される。Ｎ＋型ウェル２４Ｂ-4には、ＰＭＯＳの
バックゲートバイアス、およびＰＭＯＳのソース電位と
して、電源ＶＣＣが供給される。また、Ｐ＋型ウェル２
３Ｂ-4には、ＮＭＯＳのバックゲートバイアス、および
ＮＭＯＳのソース電位として、外部低電位電源ＶＳＳが
供給される。Ｉ／Ｏ回路５３-4は、電位差（ＶＣＣ−Ｖ
ＳＳ）により動作される。
【０２５６】また、第１６の実施形態と同様に、特に図
４３（Ａ）に示すように、Ｎ型ウェル２２-4に形成され
たＤＲＡＭに電源電圧を与えるためのＶＳＳ配線５０２
は、Ｐ型基板１０に、バイアス電位を与えるためのＶＳ
Ｓ−ＳＵＢ配線５０１から分離されている。
【０２５７】このため、特に図４３（Ｂ）に示すよう
に、第１７の実施形態に係るＤＲＡＭにおいても、ウェ
ーハ状態でのテスト中に、ＶＳＳ配線５０２に電位ＶＳ
Ｓを供給し、ＶＳＳ−ＳＵＢ配線５０１に電位ＶＳＳ−
ＳＵＢを供給することができる。
【０２５８】このような第１７の実施形態では、第１６
実施形態と同様に、ウェーハ状態でのテスト中に、Ｎ型
ウェル２２-4に形成されるＤＲＡＭの電源ＶＳＳと、Ｐ
型基板１０のバイアス電位ＶＳＳ−ＳＵＢとを別々に与
えることができるので、ウェーハに形成された複数のチ
ップを同時にテストしても、各チップの電源のリップル
を低減できる構造である。したがって、マルチテストを
行っても、精度の高いテストを行うことができ、ウェー
ハ段階での製品検査における歩留りを向上できる。
【０２５９】図４４は、この発明の第１８の実施形態に
係るFlash-ＥＥＰＲＯＭを示す図で、（Ａ）図は平面
図、（Ｂ）図は（Ａ）図中の４４Ｂ−４４Ｂ線に沿う断
面図である。図４４（Ａ）、（Ｂ）では、Flash-ＥＥＰ
ＲＯＭを構成する回路ブロックを、内部電圧を発生させ
る内部電圧発生器５１-5、情報を記憶するメモリセル５
４-5、データをメモリセルに書き込む、およびメモリセ
ルから読み出すメモリ周辺回路５５-5、Ｉ／Ｏ回路５３
-5の４つのブロックに大別する。
【０２６０】図４４（Ａ）、（Ｂ）に示すように、Ｐ型
シリコン基板１０には、大きなＮ型ウェル２２-5が形成
されている。ＥＥＰＲＯＭを構成する４つの回路ブロッ
ク、即ち、内部電圧発生器５１-5、メモリセル５４-5、
周辺回路５５-5、Ｉ／Ｏ回路５３-5はそれぞれ、この大
きなウェル２２-5に配置される。
【０２６１】Ｎ型ウェル２２-5には、Ｐ型ウェル２５Ａ
-5、２５Ｂ-5、２５Ｃ-5、２５Ｄ-5が形成されている。
これらＰ型ウェルのうち、Ｐ型ウェル２５Ｂ-5には、高
濃度Ｎ＋型ウェル２６Ｂ-5、高濃度Ｐ＋型ウェル２７Ｂ
-5が形成されている。同様に、Ｐ型ウェル２５Ｃ-5に
は、高濃度Ｎ＋型ウェル２６Ｃ-5、高濃度Ｐ＋型ウェル
２７Ｃ-5が形成され、Ｐ型ウェル２５Ｄ-5には、高濃度
Ｎ＋型ウェル２６Ｄ-5、高濃度Ｐ＋型ウェル２７Ｄ-5が
形成されている。
【０２６２】Ｎ型ウェル２２-5のバイアス電位は、Flas
h-ＥＥＰＲＯＭの基本的な３つの動作モードによって、
切り換えられる。まず、データ書き込みモード（ＷＲＩ
ＴＥ）の時、Ｎ型ウェル２２-5には、外部高電位電源Ｖ
ＣＣ、もしくは図示するように内部電源ＶＤＤ’にバイ
アスされる。また、データ読み出しモード（ＲＥＡＤ）
の時、データ書き込みモード（ＷＲＩＴＥ）と同様に、
Ｎ型ウェル２２-5には、外部高電位電源ＶＣＣ、もしく
は図示するように内部電源ＶＤＤ’にバイアスされる。
また、データ消去モード（ＥＲＡＳＥ）の時、Ｎ型ウェ
ル２２-5には、電源ＶＣＣよりも高い正の電位である電
位ＶＥＥにされる。
【０２６３】また、Ｐ型ウェル２５Ｂ-5、２５Ｃ-5、２
５Ｄ-5はそれぞれ、外部低電位電源ＶＳＳにバイアスさ
れる。
【０２６４】内部電圧発生器５１-5は、Ｐ＋型ウェル２
７Ｂ-5に形成されるＮＭＯＳ（図示せず）、およびＮ＋
型ウェル２６Ｂ-5に形成されるＰＭＯＳ（図示せず）に
よって構成される。Ｎ＋型ウェル２６Ｂ-5には、ＰＭＯ
Ｓのバックゲートバイアス、およびＰＭＯＳのソース電
位として、電源ＶＣＣが供給される。また、Ｐ＋型ウェ
ル２７Ｂ-5には、ＮＭＯＳのバックゲートバイアス、お
よびＮＭＯＳのソース電位として、外部低電位電源ＶＳ
Ｓが供給される。内部電圧発生器５１-5は、電位差（Ｖ
ＣＣ−ＶＳＳ）により動作され、正の値を持つ内部電位
ＶＤＤ’、電源ＶＣＣよりも高い正の値を持つ内部電位
ＶＥＥ、負の値を持つ内部電位ＶＢＢとを発生させる。
【０２６５】なお、現在のFlash-ＥＥＰＲＯＭ、特にＮ
ＡＮＤ型では、データを書き込む時に、書き込み選択さ
れたワード線（図示せず）に与える電位ＶＰＰ、同様に
書き込み非選択の他のワード線に与える電位ＶＭ等の内
部電位、もしくは外部から与えられる電位があるが、こ
の第１８の実施形態では、省略されている。同様に、こ
れらの電位ＶＰＰ、ＶＭを使用する周辺回路について
も、省略する。
【０２６６】メモリセル５４-5は、Ｐ型ウェル２５Ａ-5
に形成される。メモリセル５４-5は、不揮発性型であ
る。不揮発性型のメモリセル５４-5は、情報をトランジ
スタのしきい値電圧に置換して記憶するしきい値可変型
のトランジスタにより構成される。しきい値可変型のト
ランジスタは、ゲート絶縁膜中に、浮遊ゲートを有し、
ここに蓄積された電子の量に応じて、しきい値電圧を変
化させる。さらに、メモリセル５４-5は、しきい値可変
型のトランジスタが８個、あるいは１６個直列に接続さ
れた、いわゆるユニットセルになっており、ＮＡＮＤ型
である。ユニットセルのソースは、ソース線（図示せ
ず）に、ドレインはビット線（図示せず）に接続され
る。
【０２６７】Ｐ型ウェル２５Ａ-5のバイアス電位は、Fl
ash-ＥＥＰＲＯＭの基本的な３つの動作モードによっ
て、切り換えられる。まず、データ書き込みモード（Ｗ
ＲＩＴＥ）の時、Ｐ型ウェル２５Ａ-5のバイアス電位
は、負の内部電位ＶＢＢにされる。また、データ読み出
しモード（ＲＥＡＤ）の時には、電源ＶＳＳにされる。
また、データ消去モード（ＥＲＡＳＥ）の時には、電位
ＶＥＥにされる。
【０２６８】周辺回路５５-5は、Ｐ＋型ウェル２７Ｃ-5
に形成されるＮＭＯＳ（図示せず）、およびＮ＋型ウェ
ル２６Ｃ-5に形成されるＰＭＯＳ（図示せず）により構
成される。Ｎ＋型ウェル２６Ｃ-5には、ＰＭＯＳのバッ
クゲートバイアス、およびＰＭＯＳのソース電位として
内部電位ＶＤＤ’が供給される。また、Ｐ＋型ウェル２
７Ｃ-5には、ＮＭＯＳのバックゲートバイアス、および
ＮＭＯＳのソース電位として外部低電位電源ＶＳＳが供
給される。周辺回路５５-5は、電位差（ＶＤＤ’−ＶＳ
Ｓ）により動作される。
【０２６９】Ｉ／Ｏ回路５３-5は、Ｐ＋型ウェル２７Ｄ
-5に形成されるＮＭＯＳ（図示せず）、およびＮ＋型ウ
ェル２６Ｄ-5に形成されるＰＭＯＳ（図示せず）によっ
て構成される。Ｎ＋型ウェル２６Ｄ-5には、ＰＭＯＳの
バックゲートバイアス、およびＰＭＯＳのソース電位と
して、電源ＶＣＣが供給される。また、Ｐ＋型ウェル２
７Ｂ-5には、ＮＭＯＳのバックゲートバイアス、および
ＮＭＯＳのソース電位として、外部低電位電源ＶＳＳが
供給される。Ｉ／Ｏ回路５３-5は、電位差（ＶＣＣ−Ｖ
ＳＳ）により動作される。
【０２７０】また、第１６、第１７の実施形態と同様
に、特に図４４（Ａ）に示すように、Ｎ型ウェル２２-5
に形成されたFlash-ＥＥＰＲＯＭに電源電圧を与えるた
めのＶＳＳ配線５０２は、Ｐ型基板１０にバイアス電位
を与えるためのＶＳＳ−ＳＵＢ配線５０１から分離され
ている。
【０２７１】このような第１８の実施形態に係るFlash-
ＥＥＰＲＯＭでは、第１６、第１７の実施形態と同様
に、特に図４４（Ｂ）に示すように、ウェーハ状態での
テスト中に、ＶＳＳ配線５０２に電位ＶＳＳを供給し、
ＶＳＳ−ＳＵＢ配線５０１に電位ＶＳＳ−ＳＵＢを供給
することができる。
【０２７２】したがって、ウェーハ状態でのテスト中
に、Flash-ＥＥＰＲＯＭの電源ＶＳＳと、Ｐ型基板１０
のバイアス電位ＶＳＳ−ＳＵＢとを別々に与えることが
できるので、マルチテストを行っても、精度の高いテス
トを行うことができ、ウェーハ段階での製品検査におけ
る歩留りを向上できる。
【０２７３】図４５はこの発明の第１９の実施形態に係
るＤ／Ａコンバータを示す図で、（Ａ）図は平面図、
（Ｂ）図は（Ａ）図中の４５Ｂ−４５Ｂ線に沿う断面図
である。図４５（Ａ）、（Ｂ）には、Ｄ／Ａコンバータ
を構成する回路ブロックを、内部電圧を発生させる内部
電圧発生器５１-2、アナログ回路５６-6、デジタル回路
５７-6、およびＩ／Ｏ回路５３-6の３つのブロックに大
別する。
【０２７４】図４５（Ａ）、（Ｂ）に示すように、Ｐ型
シリコン基板１０には、大きなＮ型ウェル２２-6が形成
されている。Ｄ／Ａコンバータを構成する３つの回路ブ
ロック、即ち、内部電圧発生器５１-6、アナログ回路５
６-6、デジタル回路５７-6、Ｉ／Ｏ回路５３-6はそれぞ
れ、この大きなウェル２２-6に配置される。
【０２７５】Ｎ型ウェル２２-6には、高濃度Ｐ＋型ウェ
ル２３Ａ-6、２３Ｂ-6、高濃度Ｎ＋型ウェル２４Ａ-6、
２４Ｂ-6、Ｐ型ウェル２５Ａ-6、２５Ｂ-6が形成されて
いる。Ｐ型ウェル２５Ａ-6には、高濃度Ｎ＋型ウェル２
６Ａ-6、高濃度Ｐ＋型ウェル２７Ａ-6が、さらに形成さ
れている。また、Ｐ型ウェル２５Ｂ-6には、高濃度Ｎ＋
型ウェル２６Ｂ-6、高濃度Ｐ＋型ウェル２７Ｂ-6が、形
成されている。
【０２７６】Ｎ型ウェル２２-6には、バイアス電位とし
て外部高電位電源ＶＣＣが供給される。また、Ｐ型ウェ
ル２５Ａ-6、２５Ｂ-6それぞれには、バイアス電位とし
て外部低電位電源ＶＳＳが供給される。
【０２７７】内部電圧発生器５１-6は、Ｐ＋型ウェル２
３Ａ-6に形成されるＮＭＯＳ（図示せず）、およびＮ＋
型ウェル２４Ａ-6に形成されるＰＭＯＳ（図示せず）に
よって構成される。Ｎ＋型ウェル２４Ａ-6には、ＰＭＯ
Ｓのバックゲートバイアス、およびＰＭＯＳのソース電
位として、電源ＶＣＣが供給される。また、Ｐ＋型ウェ
ル２３Ａ-6には、ＮＭＯＳのバックゲートバイアス、お
よびＮＭＯＳのソース電位として、外部低電位電源ＶＳ
Ｓが供給される。内部電圧発生器５１-6は、電位差（Ｖ
ＣＣ−ＶＳＳ）により動作され、アナログ回路用の内部
電位ＶＤＤ’と、デジタル回路用の内部電位ＶＤＤ’’
とを発生させる。
【０２７８】アナログ回路５６-6は、Ｐ＋型ウェル２７
Ａ-6に形成されるＮＭＯＳ（図示せず）、およびＮ＋型
ウェル２６Ａ-6に形成されるＰＭＯＳ（図示せず）によ
って構成される。Ｎ＋型ウェル２６Ａ-6には、ＰＭＯＳ
のバックゲートバイアス、およびＰＭＯＳのソース電位
として内部電位ＶＤＤ’が供給される。また、Ｐ＋型ウ
ェル２７Ａ-6には、ＮＭＯＳのバックゲートバイアス、
およびＮＭＯＳのソース電位として、外部低電位電源Ｖ
ＳＳが供給される。アナログ回路５６-6は、電位差（Ｖ
ＤＤ’−ＶＳＳ）により動作される。
【０２７９】デジタル回路５７-6は、Ｐ＋型ウェル２７
Ｂ-6に形成されるＮＭＯＳ（図示せず）、およびＮ＋型
ウェル２６Ｂ-6に形成されるＰＭＯＳ（図示せず）によ
って構成される。Ｎ＋型ウェル２６Ｂ-6には、ＰＭＯＳ
のバックゲートバイアス、およびＰＭＯＳのソース電位
として内部電位ＶＤＤ’’が供給される。また、Ｐ＋型
ウェル２７Ｂ-6には、ＮＭＯＳのバックゲートバイア
ス、およびＮＭＯＳのソース電位として、外部低電位電
源ＶＳＳが供給される。デジタル回路５７-6は、電位差
（ＶＤＤ’’−ＶＳＳ）により動作される。
【０２８０】Ｉ／Ｏ回路５３-6は、Ｐ＋型ウェル２３Ｂ
-6に形成されるＮＭＯＳ（図示せず）、およびＮ＋型ウ
ェル２４Ｂ-6に形成されるＰＭＯＳ（図示せず）によっ
て構成される。Ｎ＋型ウェル２４Ｂ-6には、ＰＭＯＳの
バックゲートバイアス、およびＰＭＯＳのソース電位と
して、電源ＶＣＣが供給される。また、Ｐ＋型ウェル２
３Ｂ-6には、ＮＭＯＳのバックゲートバイアス、および
ＮＭＯＳのソース電位として、外部低電位電源ＶＳＳが
供給される。Ｉ／Ｏ回路５３-6は、電位差（ＶＣＣ−Ｖ
ＳＳ）により動作され、所定の信号出力および信号入力
を行う。
【０２８１】また、特に図４５（Ａ）に示すように、第
１６〜第１８の実施形態と同様に、Ｎ型ウェル２２-6に
形成されたＤ／Ａコンバータに電源電圧を与えるための
ＶＳＳ配線５０２は、Ｐ型基板１０にバイアス電位を与
えるためのＶＳＳ−ＳＵＢ配線５０１から分離されてい
る。
【０２８２】このような第１９の実施形態に係るＤ／Ａ
コンバータでは、特に図４５（Ｂ）に示すように、第１
６〜第１８の実施形態と同様に、ウェーハ状態でのテス
ト中に、ＶＳＳ配線５０２に電位ＶＳＳを供給し、ＶＳ
Ｓ−ＳＵＢ配線５０１に電位ＶＳＳ−ＳＵＢを供給する
ことができる。
【０２８３】したがって、ウェーハ状態でのテスト中
に、Ｄ／Ａコンバータの電源ＶＳＳと、Ｐ型基板１０の
バイアス電位ＶＳＳ−ＳＵＢとを別々に与えることがで
きるので、マルチテストを行っても、精度の高いテスト
を行うことができ、ウェーハ段階での製品検査における
歩留りを向上できる。
【０２８４】次に、この発明の第２０の実施形態を説明
する。
【０２８５】この第２０の実施形態は、一枚のウェーハ
に形成されている複数のチップを、同時にテストして
も、上述した電源のリップルを小さくでき、さらに高精
度なテストを行い得る半導体集積回路装置を提供しよう
とするものである。
【０２８６】集積回路を構成する回路ブロックの中で、
最も電源にリップルを発生させる回路ブロックは、Ｉ／
Ｏ回路である。Ｉ／Ｏ回路のうち、特に出力回路は、半
導体集積回路装置の外部端子（例えば図３９に示したリ
ード端子）を、ほぼ直接にドライブする。つまり、出力
回路は、チップ内に配線されたＶＣＣ配線（例えば図４
２（Ａ）に示すＶＣＣ配線５０５）から電流を外部端子
に流し、この外部端子を、充電する。あるいは外部端子
からチップ内に配線されたＶＳＳ配線（例えば図４２
（Ａ）に示すＶＳＳ配線５０２）に電流を流し、この外
部端子を、放電する。特に外部端子の容量は、集積回路
の内部配線の容量に比べて大きい。このため、出力回路
が外部端子をドライブする時に発生するＶＣＣ配線の電
位の低下、あるいはＶＳＳ配線の電位の上昇は、内部回
路をドライブする場合に比べ、かなり大きなものにな
る。この結果、例えば図４２（Ａ）に示すＶＣＣパッド
５０６、ＶＳＳパッド５０４に現れる電源のリップル
は、大きくなる。
【０２８７】第２０の実施形態では、この事情に着目
し、ＶＣＣパッド５０６、ＶＳＳパッド５０４に現れる
電源のリップルを、より小さくすることを目的とする。
【０２８８】以下、第２０の実施形態を、ＤＲＡＭを例
に取り、説明する。
【０２８９】図４６はこの発明の第２０の実施形態に係
るＤＲＡＭを示す図で、（Ａ）図は平面図、（Ｂ）図は
（Ａ）図中の４６Ｂ−４６Ｂ線に沿う断面図である。な
お、図４６（Ａ）、（Ｂ）において、図４２（Ａ）、
（Ｂ）と同一の部分には同一の参照符号を付し、異なる
部分についてのみ説明する。
【０２９０】図４６（Ａ）、（Ｂ）に示すように、第２
０の実施形態に係るＤＲＡＭが、第１７の実施形態に係
るＤＲＡＭと特に異なる部分は、Ｉ／Ｏ回路５３’-4で
ある。Ｉ／Ｏ回路５３’-4は、Ｎ型ウェル２２-4に形成
されたＰ型ウェル２５Ｃ-4に形成される。Ｐ型ウェル２
５Ｃ-4のバイアス電位は、ＶＳＳ配線５０２からではな
く、別の電源配線から与えられる。図４６（Ａ）、
（Ｂ）に示すＤＲＡＭでは、別の電源配線として、負の
内部電位ＶＢＢの配線５５１から与えられる例を示して
いる。負の内部電位ＶＢＢは、内部電位発生回路５１-4
により発生され、配線５５１を介して、Ｐ型ウェル２５
Ｃ-4に与えられる。これは、ＶＳＳでも良いが、その時
には、ＶＳＳ配線５０２、ＶＳＳ−ＳＵＢ配線５０１の
他に、別のＶＳＳ−ＷＥＬＬ配線をチップ内部に設け、
テスト中には、ＶＳＳ配線５０２、ＶＳＳ−ＳＵＢ配線
５０１、ＶＳＳ−ＷＥＬＬ配線それぞれに、別々のＶＳ
Ｓレベルの電位を与えるようにするのが望ましい。
【０２９１】また、Ｐ型ウェル２５Ｃ-4には、高濃度Ｎ
＋型ウェル２６Ｃ-4、高濃度Ｐ＋型ウェル２７Ｃ-4が形
成されている。
【０２９２】Ｉ／Ｏ回路５３’-4は、Ｐ＋型ウェル２７
Ｃ-4に形成されるＮＭＯＳ（図示せず）、およびＮ＋型
ウェル２６Ｃ-4に形成されるＰＭＯＳ（図示せず）によ
り構成される。Ｎ＋型ウェル２６Ｃ-4には、ＰＭＯＳの
バックゲートバイアス、およびＰＭＯＳのソース電位と
して、正の内部電位ＶＣＣが供給される。正の内部電位
ＶＤＤ’’は、内部電位発生回路５１-4により発生さ
れ、ＶＣＣ配線５０５とは異なった配線５５２を介し
て、Ｎ＋型ウェル２６Ｃ-4に与えられる。また、Ｐ＋型
ウェル２７Ｃ-4には、ＮＭＯＳのバックゲートバイア
ス、およびＮＭＯＳのソース電位として、負の内部電位
ＶＢＢが供給される。Ｉ／Ｏ回路５３-4は、電位差（Ｖ
ＤＤ’’−ＶＢＢ）により動作される。
【０２９３】このようなＤＲＡＭでは、Ｉ／Ｏ回路５
３’-4の、特に出力回路が、図示せぬ外部端子を充電す
る時、ＶＣＣ配線５０５とは異なった配線５５２から電
流を外部端子に向けて流す。また、外部端子を放電する
時、ＶＳＳ配線５０２とは異なった配線５５１に電流を
流す。これにより、充電電流／放電電流は、ＶＣＣ配線
５０５から直接に流れる、あるいはＶＳＳ配線５０２に
直接に流れ込むことは無くなる。したがって、Ｉ／Ｏ回
路５３’-4の出力回路が、外部端子をドライブする時に
発生する、ＶＣＣ配線の電位の低下する事情、あるいは
ＶＳＳ配線の電位の上昇する事情はそれぞれ改善され、
ＶＣＣパッド５０６、ＶＳＳパッド５０４に現れる電源
のリップルを、より小さくすることができる。
【０２９４】このように、チップが動作することにより
発生する微小な電源のリップルが、さらに小さくなるこ
とにより、一枚のウェーハに形成されている複数のチッ
プを、同時にテストした時、さらに高精度なテストを行
うことができる。
【０２９５】なお、第２０の実施形態に係る半導体集積
回路装置が有するＩ／Ｏ回路は、ＤＲＡＭ製品のみなら
ず、プロセッサ、Flash-ＥＥＰＲＯＭ、Ｄ／Ａコンバー
タ、ＳＲＡＭ等、現在、知られている様々な半導体集積
回路装置製品に使用できることは、もちろんである。
【０２９６】次に、第２１の実施形態を説明する。
【０２９７】第２１の実施形態は、第２０の実施形態に
係る半導体集積回路装置を、システムオンシリコン技術
を用いた半導体集積回路装置に適用した例である。
【０２９８】図４７はこの発明の第２１の実施形態に係
る半導体集積回路装置の平面図である。なお、図４７に
おいて、図４２（Ａ）、（Ｂ）〜図４６（Ａ）、（Ｂ）
と同一の部分には同一の参照符号を付し、異なる部分に
ついてのみ説明する。
【０２９９】図４７に示すように、第２１の実施形態に
係る半導体集積回路装置は、第１６〜第１９の実施形態
により説明した、プロセッサ、ＤＲＡＭ、Flash-ＥＥＰ
ＲＯＭ、Ｄ／Ａコンバータの結合により構築される半導
体装置システムを、一つの基板１０の上に集積したもの
である。（以下、１チップ混載型の半導体集積回路装置
という。） さらに、１チップ混載型の半導体集積回路装置のＩ／Ｏ
回路には、第２０の実施形態により説明したＩ／Ｏ回路
を使用している。
【０３００】Ｉ／Ｏ回路５３’-2は、４つある機能ブロ
ックのうち、プロセッサブロックに配置されている。プ
ロセッサが形成されるＮ型ウェル２２-2には、Ｐ型ウェ
ル２５Ａ-2が形成され、Ｉ／Ｏ回路５３’-2は、Ｐ型ウ
ェル２５Ａ-2に形成されている。Ｐ型ウェル２５Ａ-2の
バイアス電位は、ＶＳＳ配線５０２からではなく、別の
電源配線から与えられる。図４７に示す半導体集積回路
装置では、別の電源配線として、負の内部電位ＶＢＢの
配線５５１から与えられる例を示している。負の内部電
位ＶＢＢは、内部電位発生回路５１-2により発生され、
配線５５１を介して、Ｐ型ウェル２５Ａ-2に与えられ
る。
【０３０１】Ｉ／Ｏ回路５３’-2は、図４６（Ａ）、
（Ｂ）により説明したＩ／Ｏ回路５３’-4と同様のもの
であり、詳細な構成は、図４６（Ａ）、（Ｂ）を参照し
て説明した通りのものである。
【０３０２】このような１チップ混載型の半導体集積回
路装置では、第２０の実施形態と同様に、Ｉ／Ｏ回路５
３’-2の、特に出力回路が、図示せぬ外部端子を充電す
る時、ＶＣＣ配線５０５とは異なった配線５５２から電
流を外部端子に向けて流す。また、外部端子を放電する
時、ＶＳＳ配線５０２とは異なった配線５５１に電流を
流す。したがって、チップが動作することにより発生す
る微小な電源のリップルを、さらに小さくでき、一枚の
ウェーハに形成されている複数のチップを、同時にテス
トした時、さらに高精度なテストを行うことができる。
【０３０３】ところで、１チップ混載型の半導体集積回
路装置のテストでは、チップ全体におけるテストの他、
各機能ブロック毎のテストがあることは上述した通りで
ある。テストの精度の向上は、チップ全体におけるテス
トばかりでなく、各機能ブロック個々のテストにおいて
も、図られるべきである。
【０３０４】１チップ混載型の半導体集積回路装置で
は、各機能ブロックどうしが、チップ内部に形成された
インターフェース回路（Ｉ／Ｆ回路）を介して互いに結
合されることがある。この場合のＩ／Ｆ回路は、図４２
（Ａ）、（Ｂ）〜図４５（Ａ）、（Ｂ）に示したＩ／Ｏ
回路５３-2、５３-4、５３-5、５３-6と同様の構成で良
い。しかし、各機能ブロックが発生させる電源のリップ
ルの影響が、少なからずあることが予想される。
【０３０５】この事情に鑑み、図４７に示す１チップ混
載型の半導体集積回路装置が有するＩ／Ｆ回路５８’-
2、５８’-4、５８’-5、５８’-6では、その電源を、
Ｉ／Ｏ回路５３’-2、５３’-4の構成と同様に、ＶＣＣ
配線５０５、ＶＳＳ配線５０２から分離している。この
ようにすることで、各機能ブロックがそれぞれ発生させ
る電源のリップルを小さくできる。
【０３０６】したがって、各機能ブロックが動作するこ
とにより発生する微小な電源のリップルを、さらに小さ
くでき、一枚のウェーハに形成されている複数のチップ
の各機能ブロックを同時にテストした時、さらに各機能
ブロック毎に高精度なテストを行うことができる。
【０３０７】次に、この発明の第２２の実施形態を説明
する。
【０３０８】第２２の実施形態は、いくつかの異なった
レベルの電源電圧ＶＣＣに対応できるＩ／Ｏ回路を備え
た半導体集積回路装置に関している。
【０３０９】現在の半導体製品の電源電圧ＶＣＣは、５
Ｖの製品の他、例えば６４ＭＤＲＡＭなど高集積度メモ
リを中心に、３．３Ｖの製品がある。
【０３１０】これら半導体製品を結合して構築される半
導体装置システムにおいては、当然ながら、電源電圧レ
ベルが異なった製品が、一つの回路基板上に混在され
る。電源電圧レベルが異なった製品を混在させて構築さ
れるシステムでは、それら製品どうし結合させるため
に、インターフェース回路が搭載されている。異なった
電源電圧レベルの製品どうしは、回路基板上で、インタ
ーフェース回路を介して、互いに結合される。
【０３１１】しかし、このようなシステムでは、インタ
ーフェース回路が搭載されるために、（１）回路基板の
サイズ縮小が難しい、（２）インターフェース回路を介
して信号（データ）のやりとりが行われるため、信号の
遅延が生ずる、（３）インターフェース回路を購入する
ので、システム自体の価格が高くなる、などの事情が生
じている。
【０３１２】このような事情を解消するため、現在で
は、チップに、インターフェース機能を組み込む技術が
主流となりつつある。簡単には、Ｉ／Ｏ回路の動作電圧
を５Ｖ（ＶＣＣＡ［５Ｖ］−ＶＳＳ［０Ｖ］）から、Ｉ
／Ｏ回路の動作電圧を（ＶＣＣＢ［３．３Ｖ］−ＶＳＳ
［０Ｖ］）に切り換えてしまう。このようなＩ／Ｏ回路
では、Ｉ／Ｏ回路の動作電圧が５Ｖの時、その出力振幅
は約５Ｖ、また、動作電圧が３．３Ｖの時、その出力振
幅は約３．３Ｖになる。
【０３１３】このようなＩ／Ｏ回路を備えた半導体製品
では、そのＩ／Ｏ回路の出力振幅が５Ｖ、および３．３
Ｖのいずれにもなるので、電源電圧が５Ｖの製品、３．
３Ｖの製品のいずれにも、インターフェース回路を介す
ることなく結合させることができる。
【０３１４】しかし、このような製品には、Ｉ／Ｏ回路
の動作電圧が５Ｖの時と、Ｉ／Ｏ回路の動作電圧が３．
３Ｖの時とで、入出力特性が微妙に変化する、という事
情がある。入出力特性の微妙な変化は、５Ｖと３．３Ｖ
とをインターフェースしている現状では、無視できる範
囲にあるが、３．３Ｖと２．５Ｖとをインターフェース
するような将来には、無視できなくなる、と予想され
る。なぜならば電源電圧が、現状よりも下がれば、上述
したように半導体集積回路装置の動作電圧マージンは厳
しくなる事情があるためである。
【０３１５】さらにはシステム内におけるデータ転送速
度は、現状よりも遙かに向上していくことが見込まれて
いる。データ転送速度が向上すれば、入出力特性のスペ
ックは、より厳しくなる、という事情もある。
【０３１６】そこで、第２２の実施形態では、いくつか
の異なったレベルの電源電圧ＶＣＣに対応できるＩ／Ｏ
回路を備えた半導体集積回路装置において、Ｉ／Ｏ回路
の出力特性を悪化させることなく、電源電圧ＶＣＣの各
レベル毎に、ほぼ一定にできる半導体集積回路装置を提
供する。
【０３１７】図４８は、この発明の第２２の実施形態に
係る半導体集積回路装置を用いて構成されるシステムを
概略的に示す図で、（Ａ）図は、電源電圧のレベルが同
じ製品どうしを結合したシステムを示す図、（Ｂ）は、
電源電圧のレベルが異なった製品どうしを結合したシス
テムを示す図である。
【０３１８】図４８（Ａ）に示すように、プロセッサ５
０８Ａと、このプロセッサ５０８Ａがメモリとして扱う
ＤＲＡＭ５０８Ｂとがある。プロセッサ５０８Ａおよび
ＤＲＡＭ５０８Ｂの電源電圧はそれぞれ、３．３Ｖ（Ｖ
ＣＣ＝３．３Ｖ、ＶＳＳ＝０Ｖ）である。
【０３１９】ＤＲＡＭ５０８Ｂのチップには、Ｉ／Ｏ回
路５３-4と、内部回路５９Ｂとが形成されている。その
内部回路５９Ｂには、例えば図４３（Ａ）、（Ｂ）に示
した、内部電位発生回路５１-4、メモリセル５４-4、周
辺回路５５-5などが含まれる。Ｉ／Ｏ回路５３-4および
内部回路５９Ｂにはそれぞれ、高電位ＶＣＣが、ＶＣＣ
配線５０５を介して与えられる。
【０３２０】プロセッサ５０８Ａのチップには、第２２
の実施形態に係るＩ／Ｏ回路５３’’と、内部回路５９
Ａとが形成されている。その内部回路５９Ａには、例え
ば図４２（Ａ）、（Ｂ）に示した、内部電位発生回路５
１-2、ロジック回路５２-2などが含まれる。内部回路５
９Ａには、高電位ＶＣＣが、ＶＣＣ配線５０５Ａを介し
て与えられる。Ｉ／Ｏ回路５３’’には、高電位ＶＣＣ
が、ＶＣＣ配線５０５Ａと異なったＶＣＣ配線５０５Ｂ
を介して与えられる。ＶＣＣ配線５０５Ａは、外部電源
端子５７０に接続され、ＶＣＣ配線５０５Ｂは、外部電
源端子５７０とは異なった外部電源端子５７１に接続さ
れている。
【０３２１】また、図４８（Ｂ）に示すように、ＤＲＡ
Ｍ５０８Ｂの電源電圧が２．５Ｖ（ＶＣＣＢ＝２．５
Ｖ、ＶＳＳ＝０Ｖ）のとき、プロセッサ５０８ＡのＩ／
Ｏ回路５３’’には、高電位ＶＣＣＢ（２．５Ｖ）が、
ＶＣＣ配線５０５Ａと異なったＶＣＣ配線５０５Ｂを介
して与えられる。なお、内部回路５９Ａには、高電位Ｖ
ＣＣＡ（３．３Ｖ）が、ＶＣＣ配線５０５Ａを介して与
えられる。
【０３２２】次に、Ｉ／Ｏ回路５３’’の具体的な構造
および回路を説明する。
【０３２３】図４９は、この発明の第２２の実施形態に
係る半導体集積回路装置を示す図で、（Ａ）図は平面
図、（Ｂ）図は（Ａ）図中の４９Ｂ−４９Ｂ線に沿う断
面図である。なお、図４９（Ａ）、（Ｂ）には、Ｉ／Ｏ
回路５３’’の近傍のみを示す。
【０３２４】図４９（Ａ）、（Ｂ）に示すように、Ｐ型
シリコン基板１０には、大きなＮ型ウェル２２が形成さ
れている。Ｉ／Ｏ回路５３’’および内部回路（図示せ
ず）はそれぞれ、この大きなウェル２２に配置される。
【０３２５】Ｎ型ウェル２２には、Ｐ型ウェル２５が形
成されている。Ｐ型ウェル２５には、高濃度Ｎ＋型ウェ
ル２６、高濃度Ｐ＋型ウェル２７がそれぞれ形成されて
いる。
【０３２６】Ｎ型ウェル２２には、バイアス電位として
外部高電位電源ＶＣＣＡが供給される。また、Ｐ型ウェ
ル２５には、バイアス電位として外部低電位電源ＶＳＳ
が供給される。
【０３２７】Ｉ／Ｏ回路５３’’は、Ｐ＋型ウェル２７
に形成されるＮＭＯＳ（図示せず）、およびＮ＋型ウェ
ル２６に形成されるＰＭＯＳ（図示せず）により構成さ
れる。Ｎ＋型ウェル２６には、ＰＭＯＳのバックゲート
バイアスとして電位Ｖｂｐが供給され、Ｐ＋型ウェル２
７には、ＮＭＯＳのバックゲートバイアスとして電位Ｖ
ｂｎが供給される。Ｉ／Ｏ回路５３’’は、電位差（Ｖ
ＣＣＢ−ＶＳＳ）により動作される。
【０３２８】電位Ｖｂｐ、Ｖｂｎはそれぞれ、Ｉ／Ｏ回
路５３’’の動作電圧（ＶＣＣＢ−ＶＳＳ、以下インタ
ーフェース電圧という）が３．３Ｖの時と、２．５Ｖの
時とで、その値が変化される。電位Ｖｂｐ、Ｖｂｎをそ
れぞれ、Ｉ／Ｏ回路５３’’のインターフェース電圧の
レベルに応じて変化させることで、Ｉ／Ｏ回路５３’’
の回路しきい値電圧を、インターフェース電圧が３．３
Ｖの時と、２．５Ｖの時とで互いに変えることができ
る。このようにＩ／Ｏ回路５３’’の回路しきい値電圧
を、そのインターフェース電圧のレベルに応じて変える
ことで、入出力特性の微妙な変化を、さらに小さくする
ことができる。
【０３２９】例えばインターフェース電圧３．３Ｖの時
の回路しきい値電圧を“Ｖｔｈ＝１．０Ｖ”と仮定した
時、インターフェース電圧２．５Ｖの時の回路しきい値
電圧を“Ｖｔｈ＝１．０Ｖ”よりも低くする。例えば
“Ｖｔｈ＝０．７Ｖ”にする。このようにすることで、
入力回路においては、約２．５Ｖの電圧振幅を持つ入力
信号の“１”、“０”のレベルの検知を、約３．３Ｖの
電圧振幅の時と同等のタイミングで行うことができる。
また、出力回路においては、約３．３Ｖの電圧振幅を持
つ内部信号の“１”、“０”の、約２．５Ｖの電圧振幅
を持つ出力信号の“０”、“１”への変換を、約３．３
Ｖの電圧振幅の時と同等のタイミングで行うことができ
る。
【０３３０】このように第２２の実施形態に係る半導体
集積回路装置が有するＩ／Ｏ回路５３’’によれば、イ
ンターフェース電圧３．３Ｖの時の入出力特性と、２．
５Ｖの時の入出力特性との差を縮小でき、Ｉ／Ｏ回路５
３’’の入出力特性の変化を、さらに小さくすることが
できる。
【０３３１】また、インターフェース電圧に応じたＩ／
Ｏ回路５３’’の入出力特性の変化が小さくなれば、イ
ンターフェース電圧が３．３Ｖの時にＩ／Ｏ回路５
３’’が発生させる電源のリップルと、インターフェー
ス電圧が２．５Ｖの時にＩ／Ｏ回路５３’’が発生させ
る電源のリップルとが、互いに均一化されるようにな
る。このため、一枚のウェーハに形成されている複数の
チップを、同時にテストした時、例えば予測できないよ
うな高調波の発生を抑制でき、高精度なテストを行うこ
とができる。
【０３３２】このようなＩ／Ｏ回路５３’’を、第１〜
第１５の実施形態および第２１の実施形態により説明し
た、１チップ混載型の半導体集積回路装置に組み込むこ
とで、インターフェース回路を組み込むことなく、電源
電圧の異なる他の半導体装置製品や電気機器に接続で
き、システムの拡張を容易に実施できる、という利点が
得られる。もちろん、Ｉ／Ｏ回路５３’’を、第１６〜
第２０の実施形態により説明した、単機能の半導体集積
回路装置に組み込んでも、同様の利点を得ることがで
き、システムの構築が容易となる。そして、構築された
システムにおいては、そのシステムの拡張を容易に実施
できるようになる。
【０３３３】次に、電位Ｖｂｐ、Ｖｂｎを発生させるた
めの、バックゲートバイアス電位設定回路の一例を説明
する。
【０３３４】図５０は、この発明の第２２の実施形態に
係る半導体集積回路装置が有するバックゲートバイアス
電位設定回路を示す図で、（Ａ）図は構成図、（Ｂ）図
は電源電圧とウェルバイアス電位との関係を示す図であ
る。
【０３３５】図５０（Ａ）に示すように、バックゲート
バイアス電位設定回路６０は、電源ＶＣＣが、３．３Ｖ
か、２．５Ｖかを検知するＶＣＣレベル検知回路６１
と、検知回路６１からの検知信号に応じて電位Ｖｂｐの
電位を切り換えるＮ型ウェル（２６）電位切換回路６
２、および電位Ｖｂｎの電位を切り換えるＰ型ウェル
（２７）電位切換回路６３とから構成されている。
【０３３６】図５０（Ｂ）に、電源ＶＣＣの値と、電圧
設定回路６０が出力する電位Ｖｂｐ、Ｖｂｎとの関係を
示す。
【０３３７】図５０（Ｂ）に示すように、内部回路の動
作電圧ＶＣＣＡが３．３Ｖ、インターフェース電圧ＶＣ
ＣＢが２．５Ｖの時、設定信号ＣＯＮＴ．Ｖを“１”レ
ベルとする。設定信号ＣＯＮＴ．Ｖが“１”レベルの
時、検知回路６１は、切換回路６２、６３を活性にする
信号を出力する。切換回路６２が活性の間、切換回路６
２は、約４．５Ｖの電位Ｖｂｐを出力する。同様に切換
回路６３が活性の間、切換回路６３は、約−１．５Ｖの
電位Ｖｂｎを出力する。
【０３３８】また、内部回路の動作電圧ＶＣＣＡおよび
インターフェース電圧ＶＣＣＢがともに３．３Ｖの時、
設定信号ＣＯＮＴ．Ｖを“０”レベルとする。設定信号
ＣＯＮＴ．Ｖが“０”レベルの時、検知回路６１は、切
換回路６２、６３を非活性とする。切換回路６２が非活
性の間、切換回路６２は、約３．３Ｖ（＝ＶＣＣＢ）の
電位Ｖｂｐを出力する。同様に切換回路６３が非活性の
間、切換回路６３は、約０Ｖ（＝ＶＳＳ）の電位Ｖｂｎ
を出力する。
【０３３９】なお、検知回路６１、切換回路６２、６３
はそれぞれ、図５０（Ｂ）の入力と出力との関係に示す
ように、基本的に、設定信号ＣＯＮＴ．Ｖのレベルが
“１”か“０”かで、電位Ｖｂｐの値および電位Ｖｂｎ
の値をそれぞれ切り換える回路である。したがって、電
位Ｖｂｐ＝４．５Ｖ、電位Ｖｂｎ＝−１．５Ｖをそれぞ
れ、内部電位発生回路で発生させておけば、検知回路６
１、切換回路６２、６３はそれぞれ、ロジック回路の組
み合わせで形成することができる。
【０３４０】また、切換回路６２にインターフェース電
位ＶＣＣＢ（２．５Ｖか、３．３Ｖ）、あるいは電源Ｖ
ＣＣ（３．３Ｖ）を昇圧する昇圧回路を組み込み、切換
回路６２が活性の間、インターフェース電位ＶＣＣＢ、
あるいは電源ＶＣＣを昇圧して電位Ｖｂｐを４．５Ｖと
しても良い。この場合、切換回路６２が非活性の間は、
インターフェース電位ＶＣＣＢ、あるいは電源ＶＣＣを
利用して、電位Ｖｂｐを３．３Ｖにする。
【０３４１】同様に、切換回路６３に低電位電源ＶＳＳ
（０Ｖ）を降圧する降圧回路を組み込み、切換回路６３
が活性の間、低電位電源ＶＳＳ（０Ｖ）を降圧して電位
Ｖｂｐを−１．５Ｖとしても良い。この場合、切換回路
６３が非活性の間は、低電位電源ＶＳＳを利用して、電
位Ｖｂｐを０Ｖにする。
【０３４２】次に、Ｉ／Ｏ回路５３’’の回路の一例を
説明する。
【０３４３】図５１は、この発明の第２２の実施形態に
係る半導体集積回路装置が有する入力回路および出力回
路の回路図である。
【０３４４】図５１に示すように、出力回路７０、およ
び入力回路７１はそれぞれ、ＣＭＯＳ型のインバータで
ある。
【０３４５】出力回路７０は、ソースを、インターフェ
ース電圧ＶＣＣＢに接続したＰＭＯＳ７２と、ドレイン
を、ＰＭＯＳ７２のドレインに接続し、ソースを、低電
位電源ＶＳＳに接続したＮＭＯＳ７３とを含む。ＰＭＯ
Ｓ７２のゲート、およびＮＭＯＳ７３のゲートにはそれ
ぞれ、内部信号ｄｏｕｔが供給される。また、ＰＭＯＳ
７２のドレインとＮＭＯＳ７３のドレインとの接続ノー
ドは、図示せぬ出力パッドに接続される。内部信号ｄｏ
ｕｔが“０”レベルの時、ＰＭＯＳ７２は、図示せぬ外
部端子を、出力パッドを介してインターフェース電圧Ｖ
ＣＣＢのレベルに充電する。また、内部信号ｄｏｕｔが
“１”レベルの時、ＮＭＯＳ７３は、外部端子を、出力
パッドを介して電源ＶＳＳレベルに放電する。このよう
にして、“１”、“０”の論理レベルを持つ内部信号ｄ
ｏｕｔはそれぞれ、“０”、“１”の論理レベルを持つ
出力信号Ｄｏｕｔに変換される。
【０３４６】入力回路７１は、ソースを、高電位電源Ｖ
ＣＣＡに接続したＰＭＯＳ７４と、ドレインを、ＰＭＯ
Ｓ７４のドレインに接続し、ソースを、低電位電源ＶＳ
Ｓに接続したＮＭＯＳ７５とを含む。ＰＭＯＳ７４のゲ
ート、およびＮＭＯＳ７５のゲートにはそれぞれ、図示
せぬ入力パッドを介して入力信号Ｄｉｎが供給される。
また、ＰＭＯＳ７４のドレインとＮＭＯＳ７５のドレイ
ンとの接続ノードは、内部信号ｄｉｎの出力ノードであ
る。入力信号Ｄｉｎが“０”レベルの時、ＰＭＯＳ７４
は、内部信号ｄｉｎのレベルを、電源ＶＣＣＡのレベル
とする。また、入力信号Ｄｉｎが“１”レベルの時、Ｎ
ＭＯＳ７５は、内部信号ｄｉｎのレベルを、電源ＶＳＳ
のレベルとする。このようにして、入力信号Ｄｉｎの、
“１”、“０”の論理レベルが検知され、それぞれ
“０”、“１”の論理レベルを持つ内部信号ｄｉｎとし
て、チップの内部回路に入力される。
【０３４７】ＰＭＯＳ７２、７４、ＮＭＯＳ７３、７５
の断面構造を、図５２（Ａ）、（Ｂ）に示す。
【０３４８】図５２は、図５１に示す回路の断面構造を
示す図で、（Ａ）図は出力回路の断面図、（Ｂ）図は入
力回路の断面図である。
【０３４９】図５２（Ａ）に示すように、ＰＭＯＳ７２
はＮ＋型ウェル２６’に形成され、ＰＭＯＳ７２のバッ
クゲートには、電位Ｖｂｐが供給される。また、ＮＭＯ
Ｓ７３はＰ＋型ウェル２７’に形成され、ＮＭＯＳ７３
のバックゲートには、電位Ｖｂｎが供給される。
【０３５０】また、図５２（Ｂ）に示すように、ＰＭＯ
Ｓ７４はＮ＋型ウェル２６’’に形成され、ＰＭＯＳ７
４のバックゲートには、電位Ｖｂｐが供給される。ま
た、ＮＭＯＳ７５はＰ＋型ウェル２７’’に形成され、
ＮＭＯＳ７５のバックゲートには、電位Ｖｂｎが供給さ
れる。
【０３５１】ところで、Ｐ＋型ウェル２７’、２７’’
は、Ｐ型ウェル２５に直接に形成されている。そして、
Ｐ型ウェル２５には、電源ＶＳＳが供給され、Ｐ＋型ウ
ェル２７’、２７’’にはそれぞれ、電位Ｖｂｎが供給
されている。電位Ｖｂｎは、図５０（Ｂ）を参照して説
明したように、−１．５Ｖの電位となることがある。こ
の時、Ｐ型ウェル２５とＰ＋型ウェル２７’、２７’’
との間には、１．５Ｖの電位差が生じる。この時、Ｐ型
ウェル２５からＰ＋型ウェル２７’、２７’’に向けて
電流が流れると、Ｐ＋型ウェル２７’、２７’’の電位
−１．５Ｖが、電源ＶＳＳの電位に向かって上昇する。
このような事情は、Ｐ型ウェル２５を高抵抗とし、Ｐ＋
型ウェル２７’、２７’’を低抵抗とすることで解消さ
れる。好ましくはＰ型ウェル２５と、Ｐ＋型ウェル２
７’、２７’’との間に、降下電圧１．５Ｖ程度の抵抗
Ｒが寄生されるようする。Ｐ型ウェル２５、Ｐ＋型ウェ
ル２７’、２７’’の抵抗値の調節は、Ｐ型不純物の濃
度を調節することでできる。例えばＰ型ウェルの抵抗値
は、そのＰ型不純物の濃度を高くすると低くでき、反対
に、濃度を低くすると高くできる。
【０３５２】なお、第２２の実施形態に係る半導体集積
回路装置が有するＩ／Ｏ回路は、プロセッサのみなら
ず、ＤＲＡＭ、Flash-ＥＥＰＲＯＭ、Ｄ／Ａコンバー
タ、ＳＲＡＭ等、現在、知られている様々な半導体集積
回路装置製品、さらには、システムオンシリコン技術を
用いた半導体集積回路装置製品にも適用できることは、
もちろんである。
【０３５３】次に、この発明の第２３の実施形態を説明
する。
【０３５４】図５３は、この発明の第２３の実施形態に
係るＤＲＡＭを示す図で、（Ａ）図は平面図、（Ｂ）図
は（Ａ）図中の５３Ｂ−５３Ｂ線に沿う断面図である。
なお、図５３（Ａ）、（Ｂ）において、図４６（Ａ）、
（Ｂ）と同一の部分には同一の参照符号を付し、異なる
部分についてのみ説明する。
【０３５５】図５３（Ａ）、（Ｂ）に示すように、第２
３の実施形態に係るＤＲＡＭが、第２０の実施形態に係
るＤＲＡＭと特に異なる部分は、大きなＮ型ウェル２２
を、メモリセル５４-4を配置するためのＮ型ウェル２２
Ａ-4、内部電位発生回路５１-4を配置するためのＮ型ウ
ェル２２Ｂ-4、周辺回路５５-4およびＩ／Ｏ回路５３’
-4を配置するためのＮ型ウェル２２Ｃ-4毎に分離したと
ころである。
【０３５６】このように、Ｎ型ウェル２２を、回路の機
能毎に分離しても良い。回路の機能毎に、Ｎ型ウェルを
分離することで、テスト時、他の回路の電気的ノイズの
影響を受け難くなり、さらに精度の高いテストが可能に
なる。
【０３５７】次に、この発明の第２４の実施形態を説明
する。
【０３５８】図５４は、この発明の第２４の実施形態に
係るＤＲＡＭを示す図で、（Ａ）図は平面図、（Ｂ）図
は（Ａ）図中の５４Ｂ−５４Ｂ線に沿う断面図である。
なお、図５４（Ａ）、（Ｂ）において、図５３（Ａ）、
（Ｂ）と同一の部分には同一の参照符号を付し、異なる
部分についてのみ説明する。
【０３５９】図５４（Ａ）、（Ｂ）に示すように、第２
４の実施形態に係るＤＲＡＭが、第２３の実施形態に係
るＤＲＡＭと特に異なる部分は、Ｎ型ウェル２２Ａ-4お
よび２２Ｂ-4に与えられるバイアス電位と、Ｎ型ウェル
２２Ｃ-4毎に与えられるバイアス電位とを、別々にした
ところである。
【０３６０】このように、Ｎ型ウェル２２を、回路の機
能毎に分離し、そして、分離されたウェル毎に、最適な
バイアス電位を与えるようにしても良い。分離されたウ
ェル毎に、最適なバイアス電位を与えるようにすること
で、テスト時、他の回路の電気的ノイズの影響を受け難
くなるとともに、電源のリップルもより低下させること
ができ、さらに精度の高いテストが可能になる。
【０３６１】このような第２３、第２４の実施形態に係
るウェル構造は、ＤＲＡＭのみならず、プロセッサ、Fl
ash-ＥＥＰＲＯＭ、Ｄ／Ａコンバータ、ＳＲＡＭなど、
様々な半導体製品に使用することができる。
【０３６２】次に、第２３、第２４の実施形態に係るウ
ェル構造を使用したFlash-ＥＥＰＲＯＭを、第２５の実
施形態として説明する。
【０３６３】図５５は、この発明の第２５の実施形態に
係るFlash-ＥＥＰＲＯＭを示す図で、（Ａ）図は平面
図、（Ｂ）図は（Ａ）図中の５５Ｂ−５５Ｂ線に沿う断
面図である。なお、図５５（Ａ）、（Ｂ）において、図
４４（Ａ）、（Ｂ）と同一の部分には同一の参照符号を
付し、異なる部分についてのみ説明する。
【０３６４】第２５の実施形態に係るFlash-ＥＥＰＲＯ
Ｍが、第１８の実施形態に係るFlash-ＥＥＰＲＯＭと特
に異なる部分は、大きなＮ型ウェル２２を、メモリセル
５４-5を配置するためのＮ型ウェル２２Ａ-5、内部電位
発生回路５１-5を配置するためのＮ型ウェル２２Ｂ-5、
周辺回路５５-5およびＩ／Ｏ回路５３-5を配置するため
のＮ型ウェル２２Ｃ-5毎に分離したところである。
【０３６５】このようなFlash-ＥＥＰＲＯＭでは、Ｎ型
ウェル２２が、回路の機能毎に分離されているので、第
２３、第２４の実施形態と同様に、テスト時、他の回路
の電気的ノイズの影響を受け難くなる。よって、精度の
高いテストが可能になる。
【０３６６】さらに、特にウェル２５Ａ-5に示されるよ
うに、分離されたウェルでは、他のウェルに関係なく、
バイアス電位の切り換えが可能となる。このため、例え
ば周辺回路５５-5を使用してメモリセル５４-5を動作さ
せて行うテストの時、ウェル２５Ａ-5の電位の変動が、
ウェル２２Ｃ-5に伝わり難くなる。したがって、上記テ
ストの時、精度の高いテストを行うことが可能になる。
【０３６７】次に、この発明の第２６の実施形態を説明
する。
【０３６８】図５６は、この発明の第２６の実施形態に
係るＤＲＡＭを示す図で、（Ａ）図は平面図、（Ｂ）図
は（Ａ）図中の５６Ｂ−５６Ｂ線に沿う断面図である。
なお、図５６（Ａ）、（Ｂ）において、図５４（Ａ）、
（Ｂ）と同一の部分には同一の参照符号を付し、異なる
部分についてのみ説明する。
【０３６９】図５６（Ａ）、（Ｂ）に示すように、第２
６の実施形態に係るＤＲＡＭが、第２３の実施形態に係
るＤＲＡＭと特に異なる部分は、Ｉ／Ｏ回路５３’-4を
配置するためのＮ型ウェルを、周辺回路５５-4を配置す
るためのＮ型ウェルから分離したところである。図中で
は、周辺回路５５-4がＮ型ウェル２２Ｃ-4に配置され、
Ｉ／Ｏ回路５３’-4がＮ型ウェル２２Ｄ-4に配置されて
いる。さらにメモリセル５４-4が形成されるＮ型ウェル
２２Ａ-4は、内部電圧発生回路５１-4により発生された
内部電位ＶＤＤ’’にバイアスされている。
【０３７０】Ｉ／Ｏ回路５３’-4は、電源ノイズが大き
くなることは、上述した通りである。このようなＩ／Ｏ
回路５３’-4を配置するウェルを、他の回路から分離す
ることで、他の回路は、Ｉ／Ｏ回路５３’-4から発せら
れる電気的ノイズの影響を、受け難くなる。これによ
り、さらに精度の高いテストが可能になる。
【０３７１】さらに、メモリセル５４-4が形成されるＮ
型ウェル２２Ａ-4を、外部電源ＶＣＣではなく、内部電
圧発生回路５１-4により発生された内部電位ＶＤＤ’’
にバイアスする。これにより、メモリセル５４-4は、外
部電源ＶＣＣのリップルの影響を、さらに受け難くで
き、メモリセル５４-4のテストを、精度良く行うことが
できる。
【０３７２】なお、図５６（Ａ）、（Ｂ）では、Ｉ／Ｏ
回路５３’-4の高電位側電源が、外部電源ＶＣＣになっ
ているが、第２０の実施形態のように、内部電位ＶＤ
Ｄ’’としても良い。Ｉ／Ｏ回路５３’-4の高電位側電
源を、内部電位ＶＤＤ’’とする時には、Ｎ型ウェル２
２Ａ-4のバイアス電位を、内部電位ＶＤＤ’’とは異な
った他の内部電位にバイアスすることが好ましい。これ
により、メモリセル５４-4は、Ｉ／Ｏ回路５３’-4が発
する電気的ノイズの影響を、さらに受け難くなり、その
テストの精度も、さらに向上する。
【０３７３】なお、第２６の実施形態に係るＩ／Ｏ回路
を、他の回路から分離するウェル構造は、ＤＲＡＭのみ
ならず、プロセッサ、Flash-ＥＥＰＲＯＭ、Ｄ／Ａコン
バータ、ＳＲＡＭなど、様々な半導体製品に使用するこ
とができる。
【０３７４】次に、この発明の第２７の実施形態を説明
する。
【０３７５】第２７の実施形態は、Flash-ＥＥＰＲＯＭ
のテスト、特に基板に電子を放出させてデータを消去す
るFlash-ＥＥＰＲＯＭのテストに関している。
【０３７６】基板に電子を放出させてデータを消去する
Flash-ＥＥＰＲＯＭには、例えばＮＡＮＤ型のFlash-Ｅ
ＥＰＲＯＭがある。
【０３７７】ＮＡＮＤ型のFlash-ＥＥＰＲＯＭは、浮遊
ゲート、この浮遊ゲートを介してチャネルに容量結合す
る制御ゲートを有するメモリセルを集積している。浮遊
ゲートには、データのレベルに応じた量の電子が蓄積さ
れる。データのレベルに応じた量の電子は、メモリセル
のしきい値電圧を、データのレベルに応じて変化させ
る。メモリセルは、このしきい値電圧により、所定のデ
ータを記憶する。
【０３７８】ＮＡＮＤ型のFlash-ＥＥＰＲＯＭでは、デ
ータを消去する時、制御ゲートに電圧ＶＳＳを与え、Ｎ
型の基板と、この基板に形成され、メモリセルのチャネ
ルが形成されるＰ型のウェルとの両者にそれぞれ正の高
い電圧ＶＥＥを与える。これにより、浮遊ゲートに蓄積
された電子は、ウェルに放出される。
【０３７９】また、データを書き込む時には、基板に電
圧ＶＣＣを与え、ウェルに負の電圧ＶＢＢを与えた状態
で、ソース〜ドレイン間に電圧を与え、制御ゲートに正
の電圧ＶＭを与えてメモリセルを導通させる。この状態
で、書き込み選択されたメモリセルの制御ゲートに、電
圧ＶＭよりもさらに高い、正の電圧ＶＰＰを与える。こ
れにより、電子は、浮遊ゲートに注入される。
【０３８０】このようにしてデータを消去する／書き込
むメモリセルは、制御ゲートと浮遊ゲートとの間の容量
Ｃｃｆ、および浮遊ゲートとチャネルとの間の容量Ｃｆ
ｃなど構造的に寄生する容量に応じて、その消去／書き
込みに関する特性が変化する。最近のメモリセルでは、
特に“製造のゆらぎ”による、構造的に寄生する容量の
微妙な変動が、上記の特性に大きな影響を与えるまで、
微細化が進んでいる。上記した微妙な変動のばらつき
は、チップというローカルな部分では小さいが、このチ
ップを集積したウェーハでは、かなり大きくなってく
る。例えばウェーハ全体に、均一に導電膜や絶縁膜を堆
積／成長させたとしても、実際には、その膜圧および膜
質は均一ではない。例えばウェーハの中央の部分の膜圧
／膜質と、ウェーハの縁の膜圧／膜質とには、大きな差
がある。
【０３８１】そこで、近時、データの書き込み時や、デ
ータの消去時には、メモリセル、このメモリセルが形成
されるウェル、およびこのウェルが形成される基板に与
えられる電圧ＶＰＰ、ＶＥＥ、ＶＢＢなどの電圧が、チ
ップ毎に、最適な値に設定されるようになってきてい
る。
【０３８２】しかしながら、電圧ＶＰＰ、ＶＥＥ、ＶＢ
Ｂなどの電圧を、チップ毎に、最適な値に設定するFlas
h-ＥＥＰＲＯＭでは、特に一枚のウェーハに形成された
複数のチップで、消去に関するテスト（以下、消去テス
トと略する）を同時に行えない、という事情がある。即
ち、Ｎ型のシリコン基板は、Ｎ型シリコンウェーハその
ものであるため、消去テストを、一枚のウェーハに形成
された複数のチップで同時に行おうとしても、電圧ＶＥ
Ｅは、一つしか設定することができない。よって、チッ
プ毎に、電圧ＶＥＥを最適な値に設定するFlash-ＥＥＰ
ＲＯＭでは、その消去テストは、一枚のウェーハに形成
されたチップに対して一つ一つ行っている。このため、
一枚のウェーハあたりのテスト時間が長くなり、スルー
プットが悪化している。
【０３８３】しかし、第１〜第１５の実施形態および第
２１の実施形態により説明した、１チップ混載型の半導
体集積回路装置、および第１８、２５の実施形態により
説明したFlash-ＥＥＰＲＯＭでは、Flash-ＥＥＰＲＯＭ
が、基板１０に形成されたウェル２２−５に形成されて
おり、消去テストを、一枚のウェーハに形成された複数
のチップで同時に行っても、各チップ毎に、最適な電圧
ＶＥＥを設定できる。
【０３８４】図５７は、この発明の第２５の実施形態に
係るFlash-ＥＥＰＲＯＭのマルチテスト方法を示す図
で、（Ａ）図は複数のFlash-ＥＥＰＲＯＭチップが形成
されたウェーハの平面図、（Ｂ）図は（Ａ）図中の５７
Ｂ−５７Ｂ線に沿う断面図である。
【０３８５】図５７（Ａ）、（Ｂ）に示すように、各ウ
ェル２２-5には、それぞれ異なった値の電圧ＶＥＥが与
えられている。これら異なった値の電圧ＶＥＥは、それ
ぞれチップ毎に設定された最適な値である。
【０３８６】このようなマルチテスト方法によれば、チ
ップ毎に、電圧ＶＥＥを最適な値に設定されるFlash-Ｅ
ＥＰＲＯＭの消去テストを、一枚のウェーハに形成され
た複数のチップで同時に行うことができ、一枚のウェー
ハあたりのテスト時間を、短くすることができる。
【０３８７】また、図５７（Ａ）、（Ｂ）に示す構造を
持つFlash-ＥＥＰＲＯＭでは、電圧の値だけでなく、各
チップ毎に、電圧ＶＥＥを印加する印加時間を、最適な
時間に設定することもできる。そして、各チップ毎に電
圧ＶＥＥの印加時間を、最適な時間に設定したFlash-Ｅ
ＥＰＲＯＭの消去テストを、一枚のウェーハに形成され
た複数のチップで同時に行うことができる。
【０３８８】また、最適な電圧ＶＥＥと、最適な電圧Ｖ
ＥＥの印加時間との両者をそれぞれ各チップ毎に設定す
ることもできる。そして、各チップ毎に、電圧ＶＥＥの
値、および電圧ＶＥＥの印加時間をそれぞれ、最適な時
間に設定したFlash-ＥＥＰＲＯＭの消去テストを、一枚
のウェーハに形成された複数のチップで同時に行うこと
もできる。
【０３８９】このようなマルチテスト方法は、Flash-Ｅ
ＥＰＲＯＭ製品だけでなく、Flash-ＥＥＰＲＯＭが組み
込まれた１チップ混載型の製品にも使うことができる。
【０３９０】
【発明の効果】以上、説明したように、この発明によれ
ば、１つの半導体チップに混載された、互いに機能が異
なっている複数の機能回路それぞれの特性を、テストの
ときに正確に測定できる１チップ混載型の半導体集積回
路装置を提供できる。
【０３９１】また、互いに機能が異なっている複数の機
能回路それぞれの特性を最大限に引き出して１つの半導
体チップに混載できる１チップ混載型の半導体集積回路
装置を提供できる。
【０３９２】また、１つの半導体チップに混載された、
互いに機能が異なっている複数の機能回路それぞれの特
性の正確な測定を可能にする１チップ混載型の半導体集
積回路装置の検査方法を提供できる。
【０３９３】さらに、半導体集積回路装置のテストを、
一枚のウェーハ上で、複数の半導体集積回路装置で同時
に行っても、上記半導体集積回路装置間の電気的干渉、
特に電源電圧間干渉を抑制し、半導体集積回路装置個々
の特性を、高い精度で測定できる構造を持つ半導体集積
回路装置を提供できる。
【０３９４】また、半導体集積回路装置の静的消費電流
テストを、一枚のウェーハ上で、複数の半導体集積回路
装置で同時に行っても、半導体集積回路装置個々の静的
消費電流特性を、高い精度で測定できる半導体集積回路
装置の検査装置を提供できる。
【図面の簡単な説明】
【図１】図１はこの発明の第１の実施形態に係る半導体
集積回路装置を示す図で、（Ａ）図は平面図、（Ｂ）図
は（Ａ）図中の１Ｂ−１Ｂ線に沿う断面図、（Ｃ）図は
（Ａ）図中の１Ｃ−１Ｃ線に沿う断面図。
【図２】図２はこの発明の第１の実施形態に係る半導体
集積回路装置がウェーハに形成されているときの平面
図。
【図３】図３は図２に示すウェーハを拡大した図で、
（Ａ）図は図２中の２点鎖線枠３Ａ内の平面図、（Ｂ）
図は（Ａ）図中の３Ｂ−３Ｂ線に沿う断面図、（Ｃ）図
は（Ａ）図中の３Ｃ−３Ｃ線に沿う断面図。
【図４】図４はこの発明の第１の実施形態に係る半導体
集積回路装置が、テストされているときの平面図。
【図５】図５はウェーハプロービングテストシステムを
示す図。
【図６】図６はこの発明の第２の実施形態に係る半導体
集積回路装置の断面図。
【図７】図７は図６に示すウェル２２-2の断面図。
【図８】図８は図６に示すウェル２２-3の断面図。
【図９】図９（Ａ）および（Ｂ）はそれぞれ図６に示す
ウェル２２-4の断面図。
【図１０】図１０（Ａ）および（Ｂ）はそれぞれ図６に
示すウェル２２-5の断面図。
【図１１】図１１は第２の実施形態に係る装置が持つ電
源システムのブロック図。
【図１２】図１２は外部電源および内部電源の発生タイ
ミングを示す図で、（Ａ）図は実使用時における発生タ
イミングを示す図、（Ｂ）図および（Ｃ）図はそれぞれ
テスト時における発生タイミングの例を示す図。
【図１３】図１３はこの発明の第３の実施形態に係る半
導体集積回路装置の断面図。
【図１４】図１４（Ａ）および（Ｂ）はそれぞれ図１３
に示すウェル２２-2の断面図。
【図１５】図１５はこの発明の第４の実施形態に係る半
導体集積回路装置の断面図。
【図１６】図１６（Ａ）および（Ｂ）はそれぞれ図１５
に示すウェル２２-4の断面図。
【図１７】図１７はこの発明の第５の実施形態に係る半
導体集積回路装置の断面図。
【図１８】図１８（Ａ）および（Ｂ）はそれぞれ図１７
に示すウェル２２Ａ-4、２２Ｂ-4の断面図。
【図１９】図１９はこの発明の第６の実施形態に係る半
導体集積回路装置の断面図。
【図２０】図２０（Ａ）および（Ｂ）はそれぞれ図１９
に示すウェル２２Ａ-5、２２Ｂ-5の断面図。
【図２１】図２１はこの発明の第７の実施形態に係る半
導体集積回路装置を示す図で、（Ａ）図は平面図、
（Ｂ）図は（Ａ）図中の２１Ｂ−２１Ｂ線に沿う断面
図、 （Ｃ）図は（Ａ）図中の２１Ｃ−２１Ｃ線に沿う
断面図。
【図２２】図２２（Ａ）および（Ｂ）はそれぞれこの発
明の第８の実施形態に係る半導体集積回路装置の断面
図。
【図２３】図２３は図２２（Ａ）および（Ｂ）に示すウ
ェル２２-6の断面図。
【図２４】図２４は図２２（Ａ）および（Ｂ）に示すウ
ェル２２-7の断面図。
【図２５】図２５はこの発明の第９の実施形態に係る半
導体集積回路装置を示す図で、（Ａ）図は平面図、
（Ｂ）図は（Ａ）図中の２５Ｂ−２５Ｂ線に沿う断面
図、（Ｃ）図は（Ａ）図中の２５Ｃ−２５Ｃ線に沿う断
面図。
【図２６】図２６はこの発明の第10の実施形態に係る半
導体集積回路装置の断面図。
【図２７】図２７は図２６に示すウェル２２-8の断面
図。
【図２８】図２８はこの発明の第11の実施形態に係る半
導体集積回路装置が、テストされているときの平面図。
【図２９】図２９はこの発明の第１〜第11の実施形態に
係る半導体集積回路装置チップの基本構成を示す平面
図。
【図３０】図３０は図２９に示すチップをマルチテスト
している状態を模式的に示す模式図。
【図３１】図３１は図３０に示す状態の等価回路図。
【図３２】図３２は図３０に示す各チップの電源のリッ
プルを示す図。
【図３３】図３３はこの発明の第12の実施形態に係るテ
ストシステムの構成を示すシステム構成図。
【図３４】図３４はこの発明の第13の実施形態に係る半
導体集積回路装置チップの基本構成を示す平面図。
【図３５】図３５は図３４に示すチップをマルチテスト
している状態を模式的に示す模式図。
【図３６】図３６は図３５に示す状態の等価回路図。
【図３７】図３７は図３５に示す各チップの電源のリッ
プルを示す図。
【図３８】図３８はこの発明の第13の実施形態に係る半
導体集積回路チップがウェーハに形成されている状態を
示す平面図。
【図３９】図３９はこの発明の第13の実施形態に係る半
導体集積回路装置チップをパッケージングした時の平面
図。
【図４０】図４０はこの発明の第14の実施形態に係るテ
ストシステムの構成を示すシステム構成図。
【図４１】図４１はこの発明の第15の実施形態に係るテ
スト装置の構成を示す構成図。
【図４２】図４２はこの発明の第16の実施形態に係る半
導体集積回路装置を示す図で、（Ａ）図は平面図、
（Ｂ）図は（Ａ）図中の４２Ｂ−４２Ｂ線に沿う断面
図。
【図４３】図４３はこの発明の第17の実施形態に係る半
導体集積回路装置を示す図で、（Ａ）図は平面図、
（Ｂ）図は（Ａ）図中の４３Ｂ−４３Ｂ線に沿う断面
図。
【図４４】図４４はこの発明の第18の実施形態に係る半
導体集積回路装置を示す図で、（Ａ）図は平面図、
（Ｂ）図は（Ａ）図中の４４Ｂ−４４Ｂ線に沿う断面
図。
【図４５】図４５はこの発明の第19の実施形態に係る半
導体集積回路装置を示す図で、（Ａ）図は平面図、
（Ｂ）図は（Ａ）図中の４５Ｂ−４５Ｂ線に沿う断面
図。
【図４６】図４６はこの発明の第20の実施形態に係る半
導体集積回路装置を示す図で、（Ａ）図は平面図、
（Ｂ）図は（Ａ）図中の４６Ｂ−４６Ｂ線に沿う断面
図。
【図４７】図４７はこの発明の第21の実施形態に係る半
導体集積回路装置の平面図。
【図４８】図４８はこの発明の第22の実施形態に係る半
導体集積回路装置を用いて構成されるシステムを概略的
に示す図で、（Ａ）図は電源電圧のレベルが同じ製品ど
うしを結合したシステムを示す図、（Ｂ）は電源電圧の
レベルが異なった製品どうしを結合したシステムを示す
図。
【図４９】図４９はこの発明の第22の実施形態に係る半
導体集積回路装置を示す図で、（Ａ）図は平面図、
（Ｂ）図は（Ａ）図中の４９Ｂ−４９Ｂ線に沿う断面
図。
【図５０】図５０はこの発明の第22の実施形態に係る半
導体集積回路装置が有するウェルバイアス電位切換回路
を示す図で、（Ａ）図は構成図、（Ｂ）図は電源電圧と
ウェルバイアス電位との関係を示す図。
【図５１】図５１はこの発明の第22の実施形態に係る半
導体集積回路装置が有する入力回路および出力回路の回
路図。
【図５２】図５２は図５１に示す回路の断面構造を示す
図で、（Ａ）図は出力回路の断面図、（Ｂ）図は入力回
路の断面図。
【図５３】図５３はこの発明の第23の実施形態に係る半
導体集積回路装置を示す図で、（Ａ）図は平面図、
（Ｂ）図は（Ａ）図中の５３Ｂ−５３Ｂ線に沿う断面
図。
【図５４】図５４はこの発明の第24の実施形態に係る半
導体集積回路装置を示す図で、（Ａ）図は平面図、
（Ｂ）図は（Ａ）図中の５４Ｂ−５４Ｂ線に沿う断面
図。
【図５５】図５５はこの発明の第25の実施形態に係る半
導体集積回路装置を示す図で、（Ａ）図は平面図、
（Ｂ）図は（Ａ）図中の５５Ｂ−５５Ｂ線に沿う断面
図。
【図５６】図５６はこの発明の第26の実施形態に係る半
導体集積回路装置を示す図で、（Ａ）図は平面図、
（Ｂ）図は（Ａ）図中の５６Ｂ−５６Ｂ線に沿う断面
図。
【図５７】図５７はこの発明の第27の実施形態に係る不
揮発性メモリのマルチテスト方法を示す図で、（Ａ）図
は複数の不揮発性メモリチップが形成されたウェーハの
平面図、（Ｂ）図は（Ａ）図中の５７Ｂ−５７Ｂ線に沿
う断面図。
【符号の説明】
１…半導体集積回路チップ、 ２…プロセッサ、 ３…ＳＲＡＭ、 ４…ＤＲＡＭ、 ５…Flash-ＥＥＰＲＯＭ、 ６…Ｄ／Ａコンバータ、 ７…アナログ回路、 ８…論理回路、 １０…分離領域（Ｐ型シリコン基板）、 １１…ウェーハ、 １２…ダイシングライン、 ２２…Ｎ型ウェル、 ２３…Ｐ型ウェル、 ２４…Ｎ型ウェル、 ２５…Ｐ型ウェル、 ２６…Ｎ型ウェル、 ２７…Ｐ型ウェル、 ２８…Ｎ型ウェル、 ３０…電圧発生回路、 ３１…制御回路、 ６０…バックゲートバイアス電位設定回路、 ６１…ＶＣＣレベル検知回路、 ６２…Ｎ型ウェル電位切換回路、 ６３…Ｐ型ウェル電位切換回路、 ７０…出力回路、 ７１…入力回路、 ７２、７４…ＰＭＯＳ、 ７３、７５…ＮＭＯＳ、 １００…プローブカード、 １０１…測定部、 １０２…プローブ、 １０３…コンタクタ、 １０４…パッド、 ２００、２００Ａ、２００Ｂ、２００Ｃ、２００Ｄ…テ
ストステーション、 ３００、３００’、３００’’…テスト装置、 ３０１Ａ、３０１Ｂ、３０１Ｃ、３０１Ｄ…ＶＣＣ発生
器、 ３０２Ａ、３０２Ｂ、３０２Ｃ、３０２Ｄ…バイアス電
源端子、 ３０３Ａ、３０３Ｂ、３０３Ｃ、３０３Ｄ…電源端子、 ３０４Ａ、３０４Ｂ、３０４Ｃ、３０４Ｄ…電源端子、 ３０５Ａ、３０５Ｂ、３０５Ｃ、３０５Ｄ…電源電圧検
知回路、 ３０６Ａ、３０６Ｂ、３０６Ｃ、３０６Ｄ…遮断スイッ
チ、 ３０７…検知電圧判定装置、 ３０８…ＣＰＵ、 ３０９…スイッチドライバ、 ５０１…ＶＳＳ−ＳＵＢ配線、 ５０２…ＶＳＳ配線、 ５０３、５０４、５０６…パッド、 ５０５…ＶＣＣ配線、 ５０７…リード端子。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/10 ４９１ Ｈ０１Ｌ 27/04 Ｕ

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 互いに機能が異なっている複数の機能回
    路を、１つの半導体チップに混載した１チップ混載型の
    半導体集積回路装置であって、 前記複数の機能回路のうち、前記半導体チップの電位を
    揺らす機能回路を、他の機能回路から、前記半導体チッ
    プ内に設けた分離領域によって互いに分離するととも
    に、前記分離領域を、前記半導体チップの側面に、前記
    半導体チップの全周に渡って接触させたことを特徴とす
    る１チップ混載型の半導体集積回路装置。
  2. 【請求項２】 前記半導体チップの電位を揺らす機能回
    路は、不揮発性メモリ回路、アナログ回路の少なくとも
    １つを含み，前記他の機能回路は、デジタル回路、デジ
    タル／アナログ変換回路、スタティック型メモリ回路、
    ダイナミック型メモリ回路の少なくとも１つを含むこと
    を特徴とする請求項１に記載の半導体集積回路装置。
  3. 【請求項３】 前記分離領域は第１の導電型の半導体基
    板であり、前記機能回路はそれぞれ、前記機能回路毎に
    前記半導体基板中に設けられた、第２導電型の半導体領
    域に形成されていることを特徴とする請求項２に記載の
    半導体集積回路装置。
  4. 【請求項４】 前記機能回路毎に前記半導体基板中に設
    けられた、第２の導電型の半導体領域には、負の電位が
    供給されている第１導電型の第２の半導体領域が形成さ
    れ、前記第２の半導体領域には、入出力回路、インター
    フェース回路のいずれかが形成されていることを特徴と
    する請求項３に記載の半導体集積回路装置。
  5. 【請求項５】 互いに機能が異なっている複数の機能回
    路を、１つの半導体チップに混載した１チップ混載型の
    半導体集積回路装置であって、 前記複数の各機能回路相互間を、前記半導体チップ内に
    設けた分離領域によって互いに分離するとともに、前記
    分離領域を、前記半導体チップの側面に、前記半導体チ
    ップの全周に渡って接触させ、前記複数の各機能回路毎
    それぞれに、専用の電源を持たせたことを特徴とする１
    チップ混載型の半導体集積回路装置。
  6. 【請求項６】 前記複数の機能回路は、不揮発性メモリ
    回路、アナログ回路、デジタル回路、デジタル／アナロ
    グ変換回路、スタティック型メモリ回路、ダイナミック
    型メモリ回路のうち、少なくとも２つを含むことを特徴
    とする請求項５に記載の半導体集積回路装置。
  7. 【請求項７】 前記分離領域は第１の導電型の半導体基
    板であり、前記機能回路はそれぞれ、前記機能回路毎に
    前記半導体基板中に設けられた、第２導電型の半導体領
    域に形成されていることを特徴とする請求項６に記載の
    半導体集積回路装置。
  8. 【請求項８】 前記機能回路毎に前記半導体基板中に設
    けられた、第２の導電型の半導体領域には、負の電位が
    供給されている第１導電型の第２の半導体領域が形成さ
    れ、前記第２の半導体領域には、入出力回路、インター
    フェース回路のいずれかが形成されていることを特徴と
    する請求項７に記載の半導体集積回路装置。
  9. 【請求項９】 互いに機能が異なっている複数の機能回
    路を、１つの半導体チップに混載した１チップ混載型の
    半導体集積回路装置の検査方法であって、 前記複数の各機能回路相互間を、前記半導体チップ内に
    設けた分離領域によって互いに分離するとともに、前記
    分離領域を、前記半導体チップの側面に、前記半導体チ
    ップの全周に渡って接触させ、前記複数の各機能回路毎
    それぞれに、専用の電源を持たせ、検査工程に応じて、
    前記専用の電源をオン・オフさせることを特徴とする１
    チップ混載型の半導体集積回路装置の検査方法。
  10. 【請求項１０】 前記複数の機能回路は、不揮発性メモ
    リ回路、アナログ回路、デジタル回路、デジタル／アナ
    ログ変換回路、スタティック型メモリ回路、ダイナミッ
    ク型メモリ回路のうち、少なくとも２つを含み、 前記不揮発性メモリ回路および前記ダイナミック型メモ
    リ回路のいずれかから、不良行、不良列を特定する検査
    工程において、他の機能回路の電源をオフさせておくこ
    とを特徴とする請求項９に記載の半導体集積回路装置の
    検査方法。
  11. 【請求項１１】 第１導電型の半導体基体と、 前記半導体基体内に形成された、少なくとも１つ以上の
    第２導電型の第１の半導体領域と、 前記第２導電型の第１の半導体領域内に形成され、この
    第１の半導体領域により、前記半導体基体と絶縁された
    第１導電型の第２の半導体領域と、 前記第１、第２の半導体領域それぞれに形成される半導
    体素子により構成された半導体集積回路部と、 電位の印加点となる第１のパッド電極に接続されてい
    る、前記半導体基体にバイアス電位を与えるための基体
    バイアス系統と、 それぞれ電位の印加点となり、前記第１のパッド電極と
    異なる第２、第３のパッド電極にそれぞれ接続されてい
    る、前記半導体集積回路部に動作電圧を与えるための高
    電位電源および低電位電源とを含む電源系統とを具備
    し、 前記基体バイアス系統が、前記電源系統と互いに独立さ
    れて、チップ内部に設けられていることを特徴とする半
    導体集積回路装置。
  12. 【請求項１２】 前記半導体集積回路部をテストする
    時、前記基体バイアス電位と前記動作電圧とが、前記第
    １、第２、第３のパッド電極を介して、互いに独立して
    与えられることを特徴とする請求項１１に記載の半導体
    集積回路装置。
  13. 【請求項１３】 １つのチップを構成する前記半導体集
    積回路部が、前記半導体基体中に複数形成された状態
    で、前記基体バイアス電位と前記動作電圧とを、前記半
    導体集積回路部に各々に設けられている前記第１、第
    ２、第３のパッド電極を介して、互いに独立して与え、
    前記半導体集積回路部のテストを、複数のチップで同時
    に行うことを特徴とする請求項１２に記載の半導体集積
    回路装置。
  14. 【請求項１４】 前記第１のパッド電極と、前記第２、
    第３のパッド電極のいずれか一方とにそれぞれ電気的に
    接続され、前記基体バイアス系統と、前記高電位電源お
    よび前記低電位電源のいずれか一方との間で共通となる
    外部リードを有し、 実使用時、前記基体バイアス電位を、前記高電位電源お
    よび前記低電位電源のいずれか一方と共通にして与える
    ことを特徴とする請求項１１乃至請求項１３いずれか一
    項に記載の半導体集積回路装置。
  15. 【請求項１５】 前記基体バイアス電位と共通となる電
    源は、前記第２の半導体領域に、この第２の半導体領域
    に形成される前記半導体素子のバックゲートバイアス電
    位を与える電源であることを特徴とする請求項１４に記
    載の半導体集積回路装置。
  16. 【請求項１６】 前記半導体基体は、ウェーハを構成し
    ていたものであることを特徴とする請求項１１乃至請求
    項１５いずれか一項に記載の半導体集積回路装置。
  17. 【請求項１７】 前記第１の半導体領域は２つ以上あ
    り、 前記２つ以上の第１の半導体領域それぞれに、互いに機
    能の異なる集積回路を形成し、前記互いに機能の異なる
    集積回路の結合により構築される半導体装置システム
    を、前記半導体基体に集積したことを特徴とする請求項
    １１乃至請求項１６いずれか一項に記載の半導体集積回
    路装置。
  18. 【請求項１８】 前記互いに機能の異なる集積回路は、
    プロセッサ、ダイナミック型ＲＡＭ、スタティック型Ｒ
    ＡＭ、ＥＥＰＲＯＭ、Ｄ／Ａコンバータ、アナログ回
    路、およびロジック回路のいずれかから選ばれることを
    特徴とする請求項１７に記載の半導体集積回路装置。
  19. 【請求項１９】 同時に検査される複数の半導体集積回
    路装置チップに対応して設けられた、各半導体集積回路
    装置チップ毎に、集積回路を動作させるための電源電圧
    を発生させる電源電圧発生器と、 前記複数の半導体集積回路チップを同時に検査している
    時、各半導体集積回路チップ毎の電源電圧の変動を検知
    する検知器と、 前記各チップ毎に検知された電源電圧の変動を、許容範
    囲内か外かを判定する判定器と、 前記判定器により判定された前記各チップ毎の電源電圧
    の変動が、許容範囲外を示すものであった時、前記許容
    範囲外の電源電圧の変動を発生させたチップに対する前
    記電源電圧の供給を遮断する遮断器とを具備することを
    特徴とする半導体集積回路装置の検査装置。
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KR (1) KR100308749B1 (ja)
CN (1) CN1118100C (ja)
TW (1) TW340973B (ja)

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10289980A (ja) * 1997-04-14 1998-10-27 Internatl Business Mach Corp <Ibm> 低コスト混合メモリ集積回路の新規な構造、新規なｎｖｒａｍ構造ならびに混合メモリおよびｎｖｒａｍの構造を形成する方法
JP2001035994A (ja) * 1999-07-15 2001-02-09 Toshiba Corp 半導体集積回路装置およびシステム基板
JP2001291779A (ja) * 2000-04-05 2001-10-19 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2001332094A (ja) * 2000-05-22 2001-11-30 Matsushita Electric Ind Co Ltd 半導体集積回路およびその検査方法並びにそれを有する記録装置および通信機器
JP2002033436A (ja) * 2000-07-14 2002-01-31 Hitachi Ltd 半導体装置
JP2002324393A (ja) * 2001-04-25 2002-11-08 Mitsubishi Electric Corp 半導体記憶装置
JP2003282823A (ja) * 2002-03-26 2003-10-03 Toshiba Corp 半導体集積回路
US6681309B2 (en) * 2002-01-25 2004-01-20 Hewlett-Packard Development Company, L.P. Method and apparatus for measuring and optimizing spatial segmentation of electronic storage workloads
JP2004134599A (ja) * 2002-10-11 2004-04-30 Renesas Technology Corp 半導体装置、およびそのレイアウト方法
JP3619523B2 (ja) * 1996-12-04 2005-02-09 株式会社ルネサステクノロジ 半導体装置
JPWO2003052829A1 (ja) * 2001-12-14 2005-04-28 株式会社日立製作所 半導体装置及びその製造方法
JP2005512261A (ja) * 2001-11-29 2005-04-28 インテル・コーポレーション スタティック・ランダム・アクセス・メモリの低電圧動作
JP2005328023A (ja) * 2004-05-11 2005-11-24 Hynix Semiconductor Inc Ｎａｎｄフラッシュメモリ素子及びそのウェル形成方法
JP2007132755A (ja) * 2005-11-09 2007-05-31 Sharp Corp 回路検査方法及び回路検査システム
JP2011082544A (ja) * 2003-02-27 2011-04-21 Renesas Electronics Corp 半導体集積回路装置、半導体集積回路装置の設計方法
JP2012054523A (ja) * 2010-03-19 2012-03-15 Toshiba Corp 複合メモリ
JP2018063743A (ja) * 2015-12-29 2018-04-19 株式会社半導体エネルギー研究所 半導体装置、電子機器、半導体ウエハ
JP2022531049A (ja) * 2019-04-30 2022-07-06 長江存儲科技有限責任公司 プロセッサおよびｎａｎｄフラッシュメモリを有する接合半導体デバイスならびにそれを形成する方法

Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4014708B2 (ja) * 1997-08-21 2007-11-28 株式会社ルネサステクノロジ 半導体集積回路装置の設計方法
JP3853513B2 (ja) 1998-04-09 2006-12-06 エルピーダメモリ株式会社 ダイナミック型ｒａｍ
US6249841B1 (en) * 1998-12-03 2001-06-19 Ramtron International Corporation Integrated circuit memory device and method incorporating flash and ferroelectric random access memory arrays
DE19911939C2 (de) * 1999-03-17 2001-03-22 Siemens Ag Verfahren für den eingebauten Selbsttest einer elektronischen Schaltung
US7678836B2 (en) * 1999-11-04 2010-03-16 Fxs Ventures, Llc Method for rendering a contact lens wettable
KR100370155B1 (ko) * 2000-05-01 2003-01-29 주식회사 하이닉스반도체 반도체 소자 및 그의 제조 방법
US6441442B1 (en) * 2000-05-30 2002-08-27 Programmable Silicon Solutions Integrated inductive circuits
US6917095B1 (en) 2000-05-30 2005-07-12 Altera Corporation Integrated radio frequency circuits
US20020125537A1 (en) * 2000-05-30 2002-09-12 Ting-Wah Wong Integrated radio frequency circuits
TW451466B (en) * 2000-06-09 2001-08-21 Macronix Int Co Ltd A method of erasing a non-volatile memory
US6815803B1 (en) * 2000-06-16 2004-11-09 Infineon Technologies Ag Multiple chip semiconductor arrangement having electrical components in separating regions
US6815231B2 (en) * 2001-06-11 2004-11-09 Hitachi, Ltd. Method of testing and manufacturing nonvolatile semiconductor memory
US6670234B2 (en) * 2001-06-22 2003-12-30 International Business Machines Corporation Method of integrating volatile and non-volatile memory cells on the same substrate and a semiconductor memory device thereof
JP2003075515A (ja) 2001-08-31 2003-03-12 Mitsubishi Electric Corp 半導体集積回路の試験装置およびその試験方法
US6621325B2 (en) * 2001-09-18 2003-09-16 Xilinx, Inc. Structures and methods for selectively applying a well bias to portions of a programmable device
JP4005813B2 (ja) * 2002-01-28 2007-11-14 株式会社東芝 半導体装置
US7941675B2 (en) * 2002-12-31 2011-05-10 Burr James B Adaptive power control
US7180322B1 (en) * 2002-04-16 2007-02-20 Transmeta Corporation Closed loop feedback control of integrated circuits
US7953990B2 (en) * 2002-12-31 2011-05-31 Stewart Thomas E Adaptive power control based on post package characterization of integrated circuits
US7949864B1 (en) 2002-12-31 2011-05-24 Vjekoslav Svilan Balanced adaptive body bias control
US6936898B2 (en) * 2002-12-31 2005-08-30 Transmeta Corporation Diagonal deep well region for routing body-bias voltage for MOSFETS in surface well regions
US7205758B1 (en) 2004-02-02 2007-04-17 Transmeta Corporation Systems and methods for adjusting threshold voltage
KR100508090B1 (ko) * 2003-03-25 2005-08-17 삼성전자주식회사 반도체 소자의 테스트 패턴 및 그 형성방법
KR100493061B1 (ko) * 2003-06-20 2005-06-02 삼성전자주식회사 비휘발성 메모리가 내장된 단일 칩 데이터 처리 장치
US7205633B2 (en) * 2003-06-27 2007-04-17 Micron Technology, Inc. Capacitor layout orientation
US7649402B1 (en) 2003-12-23 2010-01-19 Tien-Min Chen Feedback-controlled body-bias voltage source
US7027316B2 (en) * 2003-12-29 2006-04-11 Micron Technology, Inc. Access circuit and method for allowing external test voltage to be applied to isolated wells
US20050172182A1 (en) * 2004-01-15 2005-08-04 Elias Gedamu Optimal operational voltage identification for a processor design
US7859062B1 (en) * 2004-02-02 2010-12-28 Koniaris Kleanthes G Systems and methods for integrated circuits comprising multiple body biasing domains
US7816742B1 (en) 2004-09-30 2010-10-19 Koniaris Kleanthes G Systems and methods for integrated circuits comprising multiple body biasing domains
US7509504B1 (en) 2004-09-30 2009-03-24 Transmeta Corporation Systems and methods for control of integrated circuits comprising body biasing systems
JP4806250B2 (ja) * 2004-11-12 2011-11-02 台湾積體電路製造股▲ふん▼有限公司 多種動作電圧を有する集積回路分離用半導体構造
US8030649B2 (en) * 2006-07-28 2011-10-04 International Business Machines Corporation Scan testing in single-chip multicore systems
US7539034B2 (en) * 2007-02-01 2009-05-26 Qimonda North America Corp. Memory configured on a common substrate
US7881679B1 (en) 2007-03-14 2011-02-01 Rf Micro Devices, Inc. Method and apparatus for integrating power amplifiers with phase locked loop in a single chip transceiver
US7893712B1 (en) 2009-09-10 2011-02-22 Xilinx, Inc. Integrated circuit with a selectable interconnect circuit for low power or high performance operation
JP5520747B2 (ja) * 2010-08-25 2014-06-11 株式会社日立製作所 キャッシュを搭載した情報装置及びコンピュータ読み取り可能な記憶媒体
JP5623653B2 (ja) * 2010-11-23 2014-11-12 コンバーサント・インテレクチュアル・プロパティ・マネジメント・インコーポレイテッドＣｏｎｖｅｒｓａｎｔ Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ Ｍａｎａｇｅｍｅｎｔ Ｉｎｃ． 集積回路デバイス内の内部電源を共有するための方法および装置
US8921978B2 (en) * 2012-01-10 2014-12-30 Taiwan Semiconductor Manufacturing Co., Ltd. Dual DNW isolation structure for reducing RF noise on high voltage semiconductor devices
KR101975528B1 (ko) 2012-07-17 2019-05-07 삼성전자주식회사 패스트 어레이 영역을 갖는 반도체 메모리 셀 어레이 및 그것을 포함하는 반도체 메모리
US9304163B2 (en) * 2013-11-07 2016-04-05 Qualcomm Incorporated Methodology for testing integrated circuits
JP6451177B2 (ja) * 2014-09-25 2019-01-16 株式会社ソシオネクスト スタティックｒａｍおよびスタティックｒａｍを搭載する半導体装置
KR102388044B1 (ko) * 2015-10-19 2022-04-19 삼성전자주식회사 테스트 장치 및 이를 포함하는 테스트 시스템
FR3053156B1 (fr) * 2016-06-28 2018-11-16 Stmicroelectronics (Rousset) Sas Composant a faible dispersion dans une puce electronique
CN110192269A (zh) * 2019-04-15 2019-08-30 长江存储科技有限责任公司 三维nand存储器件与多个功能芯片的集成
CN112614831B (zh) 2019-04-15 2023-08-08 长江存储科技有限责任公司 具有处理器和异构存储器的一体化半导体器件及其形成方法
JP2022528592A (ja) 2019-04-15 2022-06-15 長江存儲科技有限責任公司 プロセッサおよびダイナミック・ランダムアクセス・メモリを有する接合半導体デバイスおよびそれを形成する方法
CN110731012B (zh) 2019-04-15 2021-01-29 长江存储科技有限责任公司 具有处理器和异构存储器的一体化半导体器件及其形成方法
JP7303318B2 (ja) 2019-04-30 2023-07-04 長江存儲科技有限責任公司 接合された統合半導体チップならびにその製造および操作方法
KR20210114016A (ko) * 2019-04-30 2021-09-17 양쯔 메모리 테크놀로지스 씨오., 엘티디. 프로세서 및 낸드 플래시 메모리를 갖는 접합된 반도체 소자 및 이를 형성하는 방법

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4467400A (en) * 1981-01-16 1984-08-21 Burroughs Corporation Wafer scale integrated circuit
JPS6230367U (ja) * 1985-08-07 1987-02-24
JP2628154B2 (ja) * 1986-12-17 1997-07-09 富士通株式会社 半導体集積回路
JPH036853A (ja) * 1989-06-05 1991-01-14 Hitachi Ltd 半導体集積回路装置
JPH0344961A (ja) * 1989-07-13 1991-02-26 Mitsubishi Electric Corp 半導体集積回路装置
EP0419105B1 (en) * 1989-09-21 1997-08-13 Texas Instruments Incorporated Integrated circuit formed on a surface of a semiconductor substrate and method for constructing such an integrated circuit
JP2656394B2 (ja) * 1991-03-29 1997-09-24 シャープ株式会社 集積回路装置
US5663901A (en) * 1991-04-11 1997-09-02 Sandisk Corporation Computer memory cards using flash EEPROM integrated circuit chips and memory-controller systems
FR2700063B1 (fr) * 1992-12-31 1995-02-10 Sgs Thomson Microelectronics Procédé de test de puces de circuit intégré et dispositif intégré correspondant.
JP2839819B2 (ja) * 1993-05-28 1998-12-16 株式会社東芝 不揮発性半導体記憶装置
JP3075892B2 (ja) * 1993-07-09 2000-08-14 株式会社東芝 半導体装置
JP3293995B2 (ja) * 1994-03-10 2002-06-17 株式会社東芝 プロ−ビング装置およびプロ−ビング方法
US5721445A (en) * 1995-03-02 1998-02-24 Lucent Technologies Inc. Semiconductor device with increased parasitic emitter resistance and improved latch-up immunity
JP3135825B2 (ja) * 1995-09-27 2001-02-19 株式会社東芝 プローブカードおよびそのプローブカードを使用した半導体集積回路のプロービング試験方法

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3619523B2 (ja) * 1996-12-04 2005-02-09 株式会社ルネサステクノロジ 半導体装置
JPH10289980A (ja) * 1997-04-14 1998-10-27 Internatl Business Mach Corp <Ibm> 低コスト混合メモリ集積回路の新規な構造、新規なｎｖｒａｍ構造ならびに混合メモリおよびｎｖｒａｍの構造を形成する方法
JP2001035994A (ja) * 1999-07-15 2001-02-09 Toshiba Corp 半導体集積回路装置およびシステム基板
JP2001291779A (ja) * 2000-04-05 2001-10-19 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2001332094A (ja) * 2000-05-22 2001-11-30 Matsushita Electric Ind Co Ltd 半導体集積回路およびその検査方法並びにそれを有する記録装置および通信機器
JP2002033436A (ja) * 2000-07-14 2002-01-31 Hitachi Ltd 半導体装置
JP2002324393A (ja) * 2001-04-25 2002-11-08 Mitsubishi Electric Corp 半導体記憶装置
JP2005512261A (ja) * 2001-11-29 2005-04-28 インテル・コーポレーション スタティック・ランダム・アクセス・メモリの低電圧動作
JPWO2003052829A1 (ja) * 2001-12-14 2005-04-28 株式会社日立製作所 半導体装置及びその製造方法
US6681309B2 (en) * 2002-01-25 2004-01-20 Hewlett-Packard Development Company, L.P. Method and apparatus for measuring and optimizing spatial segmentation of electronic storage workloads
JP2003282823A (ja) * 2002-03-26 2003-10-03 Toshiba Corp 半導体集積回路
JP2004134599A (ja) * 2002-10-11 2004-04-30 Renesas Technology Corp 半導体装置、およびそのレイアウト方法
JP2011082544A (ja) * 2003-02-27 2011-04-21 Renesas Electronics Corp 半導体集積回路装置、半導体集積回路装置の設計方法
JP2005328023A (ja) * 2004-05-11 2005-11-24 Hynix Semiconductor Inc Ｎａｎｄフラッシュメモリ素子及びそのウェル形成方法
JP2007132755A (ja) * 2005-11-09 2007-05-31 Sharp Corp 回路検査方法及び回路検査システム
JP2012054523A (ja) * 2010-03-19 2012-03-15 Toshiba Corp 複合メモリ
JP2018063743A (ja) * 2015-12-29 2018-04-19 株式会社半導体エネルギー研究所 半導体装置、電子機器、半導体ウエハ
JP2022531049A (ja) * 2019-04-30 2022-07-06 長江存儲科技有限責任公司 プロセッサおよびｎａｎｄフラッシュメモリを有する接合半導体デバイスならびにそれを形成する方法

Also Published As

Publication number Publication date
CN1190262A (zh) 1998-08-12
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