KR100308749B1 - 1칩혼재형반도체집적회로장치및그검사방법 - Google Patents

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도모미 모모하라
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니시무로 타이죠
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Abstract

본 발명은 1개의 반도체 칩에 혼재된, 서로 기능이 다른 복수의 기능 회로 각각의 특성을, 테스트할 때에 정확히 측정할 수 있는 1칩 혼재형 반도체 집적 회로장치를 제공하는 것을 목적으로 한다.
서로 기능이 다른 기능 회로, 예를 들면 프로세서(2), SRAM(3), DRAM(4), 플래시-EEPROM(5)를 반도체 칩(1)에 혼재하고, 이들 기능 회로 중, 반도체 칩(1)의 전위를 흔들리게 하는 플래시-EEPROM(5)을 다른 기능 회로에서부터, 반도체 칩(1) 내에 설치한 분리 영역(10)에 의해서 서로 분리함과 동시에, 분리 영역(10)을 반도체 칩(1)의 측면에, 그 전체 둘레에 걸쳐 접촉시킨다.

Description

1칩 혼재형 반도체 집적 회로 장치 및 그 검사 방법
본 발명은 서로 기능이 다른 복수의 기능 회로를, 1개의 반도체 칩에 혼재한 1칩 혼재형 반도체 집적 회로 장치에 관한 것이다.
반도체 장치를 사용한 제품, 특히 퍼스널 컴퓨터, 휴대 전화, 게임기 등의 분야를 중심으로 다기능화, 소형화, 저가격화의 요구가 높아지고 있다.
다기능화를 추진해 가면 시스템이 복잡하게 된다. 시스템이 복잡하게 되면, 여러가지 기능의 반도체 장치를 필요로 하고, 또한 방대한 용량의 메모리를 필요로 한다. 이 때문에, 시스템을 구축하는데 필요한 각각의 반도체 장치의 수가 늘어난다.
각각의 반도체 장치에서는 특히 프로세서를 중심으로, 해마다 많은 기능이 1 칩에 집적되고 있고 소형화되고 있다. 또한, 메모리 장치도 마찬가지로 1칩에 집적되는 용량이 늘고 있어, 역시 소형화되고 있다.
그러나, 다기능화의 진전은 급속하고, 소형화 진전의 정도는 둔해지는 현상이다.
그래서, 최근에는 서로 기능이 다른 반도체 칩을, 1개의 패키지에 수용한 멀티 칩 모듈이 등장하여, 반도체 제품의 소형화 진전을 촉진시키고 있다. 멀티 칩모들은 양품의 반도체 칩을 1개의 패키지에 수용한다. 이 때문에, 각각의 반도체 장치에 비하여 양품의 반도체 칩을 어셈블리하는 어셈블리 공정이 필요하다. 이 어셈블리 공정에서 접속 불량등이 발생하면, 양품의 반도체 칩을 포함하면서도 불량이 되는 경우가 있어, 제조 비용의 삭감을 저해하고 있다. 이러한 사정으로부터, 멀티칩 모들은 저가격화의 요구에 만족하게 응할 수 있는 기술이라고는 말하기 어렵다.
이러한 사정을 감안하여, 최근 서로 기능이 다른 복수의 기능 회로를 1개의 반도체 칩에 혼재하는 기술, 소위 시스템 온 실리콘 기술이 모색되어 왔다. 시스템온 실리콘 기술은 다기능화, 소형화, 저가격화등의 요구를 모두 만족할 수 있는 가능성을 비장하고 있다.
시스템 온 실리콘 기술은 현재 예를 들면 다음과 같은 해결해야 할 기술적인 과제가 있다.
(1) 1개의 반도체 칩에 혼재된, 서로 기능이 다른 복수의 기능 회로 각각의 특성을, 테스트할 때에 정확히 측정할 것.
(2) 서로 기능이 다른 복수의 기능 회로 각각의 특성을 최대한으로 인출하여, 1개의 반도체 칩에 혼재할 것.
본 발명은 상기한 사정을 감안하여 이루어진 것으로, 그 제1 목적은 1개의 반도체 칩에 혼재된, 서로 기능이 다른 복수의 기능 회로 각각의 특성을, 테스트할 때에 정확히 측정할 수 있는 1칩 혼재형 반도체 집적 회로 장치를 제공하는 것이다.
또한, 제2 목적은 서로 기능이 다른 복수의 기능 회로 각각의 특성을 최대한으로 인출하여 1개의 반도체 칩에 혼재할 수 있는 1칩 혼재형 반도체 집적 회로 장치를 제공하는 것이다.
또한, 제3 목적은 1개의 반도체 칩에 혼재된, 서로 기능이 다른 복수의 기능회로 각각의 특성의 정확한 측정을、 가능하게 하는 1칩 혼재형 반도체 집적 회로 장치의 검사 방법을 제공하는 것이다.
또한, 제4 목적은 반도체 집적 회로 장치의 테스트를 한장의 웨이퍼 상에, 복수의 반도체 집적 회로 장치에서 동시에 행하더라도, 상기 반도체 집적 회로 장치간의 전기적 간섭, 특히 전원 전압 간 간섭을 억제하여 반도체 집적 회로 장치 개개의 특성을, 높은 정밀도로 측정할 수 있는 구조를 갖는 반도체 집적 회로 장치를 제공하는 것이다.
또한, 제5 목적은 반도체 집적 회로 장치의 정적 소비 전류 테스트를 한 장의 웨이퍼 상에서, 복수의 반도체 집적 회로 장치에서 동시에 행하더라도, 반도체 집적 회로 장치 개개의 정적 소비 전류 특성을 높은 정밀도로 측정할 수 있는 반도체 집적 회로 장치의 검사 장치를 제공하는 것이다.
상기 제1 목적을 달성하기 위해서, 제1항에 관한 발명에서는 서로 기능이 다른 복수의 기능 회로를, 1개의 반도체 칩에 혼재한 1칩 혼재형 반도체 집적 회로 장치로서, 상기 복수의 기능 회로 중, 상기 반도체 칩의 전위를 흔들리게 하는 기능 회로를, 다른 기능 회로에서부터 상기 반도체 칩내에 설치한 분리 영역에 의해서 상호 분리함과 동시에, 상기 분리 영역을 상기 반도체 칩의 측면에, 상기 반도체 칩의 전체 둘레에 걸쳐 접촉시킨 것을 특징으로 한다. 또한, 제2항에 관한 발명에서는 상기 반도체 칩의 전위를 흔들리게 하는 기능 회로는 불휘발성 메모리 회로, 애널로그 회로 중 적어도 1개를 포함하고, 상기 다른 기능 회로는 디지털 회로, 디지털/애널로그 변환 회로, 스태틱형 메모리 회로, 다이내믹형 메모리 회로 중 적어도 1개를 포함하는 것을 특징으로 한다. 또한 제3항에 관한 발명에서는 상기 분리 영역은 제1 도전형의 반도체 기판이고, 상기 기능 회로는 각각, 상기 기능 회로마다 상기 반도체 기판중에 설치된, 제2 도전형의 반도체 영역에 형성되어 있는 것을 특징으로 한다. 또한, 제4항에 관한 발명에서는 상기 기능 회로마다 상기 반도체 기판중에 설치된, 제2 도전형의 반도체 영역에는 마이너스 전위가 공급되는 제1 도전형의 제2 반도체 영역이 형성되고, 상기 제2 반도체 영역에는 입출력 회로, 인터페이스 회로 중 어느 하나가 형성되는 것을 특징으로 한다. 이러한 제1항 내지 제4항에 관한 발명에 따르면, 특히 반도체 칩의 전위를 흔들리게 하는 기능 회로를, 다른 기능 회로에서부터, 분리 영역에 의해서 상호 분리함으로써, 반도체 칩의 전위를 흔들리게 하는 기능 회로가, 다른 기능 회로에 영향을 끼치지 않기 때문에, 1개의 반도체 칩에 혼재된, 서로 기능이 다른 복수의 기능 회로 각각의 특성을, 테스트할 때에 정확히 측정할 수 있다. 또한, 상기 분리 영역을, 반도체 칩의 측면에, 그 전체 둘레에 걸쳐 접촉시킴으로써, 복수의 칩을 동시에 테스트해도, 반도체 칩의 전위를 흔들리게 하는 기능 회로가, 다른 칩에 포함되어 있는 기능 회로에 영향을 끼치지 않기 때문에, 서로 기능이 다른 복수의 기능 회로 각각의 특성을, 복수의 칩을 동시에 테스트해도, 각각 정확히 측정할 수 있다.
상기 제2 목적을 달성하기 위해서, 제5항에 관한 발명에서는 서로 기능이 다른 복수의 기능 회로를, 1개의 반도체 칩에 혼재한 1칩 혼재형 반도체 집적 회로 장치로서, 상기 복수의 각 기능 회로 상호간을, 상기 반도체 칩내에 설치한 분리 영역에 의해서 상호 분리함과 동시에, 상기 분리 영역을, 상기 반도체 칩의 측면에, 상기 반도체 칩의 전체 둘레에 걸쳐 접촉시키고, 상기 복수의 각 기능 회로마다 각각, 전용 전원을 갖게 하는 것을 특징으로 한다. 또한, 제6항에 관한 발명에서는 상기 복수의 기능 회로는 불휘발성 메모리 회로, 애널로그 회로 디지털 회로, 디지털/애널로그 변환 회로, 스태틱형 메모리 회로, 다이내믹형 메모리 회로 중, 적어도 2개를 포함하는 것을 특징으로 한다. 또한, 제7항에 관한 발명에서는 상기 분리 영역은 제1 도전형의 반도체 기판이고, 상기 기능 회로는 각각, 상기 기능 회로마다 상기 반도체 기판중에 설치된, 제2 도전형의 반도체 영역에 형성되어 있는 것을 특징으로 한다. 또한, 제8항에 관한 발명에 따르면, 상기 기능 회로마다 상기 반도체 기판중에 설치된, 제2 도전형의 반도체 영역에는 마이너스 전위가 공급되는 제1 도전형의 제2 반도체 영역이 형성되고, 상기 제2 반도체 영역에는 입출력 회로, 인터페이스 회로 중 어느 하나가 형성되는 것을 특징으로 한다. 이러한 제5항 내지 제8항에 관한 발명에 따르면, 특히 복수의 각 기능 회로마다 각각, 전용 전원을 갖게 함으로써, 각 기능 회로마다, 그 특성을 최대한으로 인출할 수 있는 전원 전압을 공급할 수 있다.
상기 제3 목적을 달성하기 위해서, 제9항에 관한 발명에서는 서로 기능이 다른 복수의 기능 회로를, 1개의 반도체 칩에 혼재한 1칩 혼재형 반도체 집적 회로 장치의 검사 방법으로서, 상기 복수의 각 기능 회로 상호간을, 상기 반도체 칩내에 설치한 분리 영역에 의해서 상호 분리함과 동시에, 상기 분리 영역을, 상기 반도체 칩의 측면에, 상기 반도체 칩의 전체 둘레에 걸쳐 접촉시키고, 상기 복수의 각 기능 회로마다 각각, 전용 전원을 갖게 하고, 검사 공정에 따라서, 상기 전용 전원을 온 ·오프시키는 것을 특징으로 한다. 또한, 제10항에 관한 발명에 따르면, 상기 복수의 기능 회로는 불휘발성 메모리 회로, 애널로그 회로, 디지털 회로, 디지털/애널로그 변환 회로, 스태틱형 메모리 회로, 다이내믹형 메모리 회로 중, 적어도 2개를 포함하고, 상기 불휘발성 메모리 회로 및 상기 다이내믹형 메모리 회로 중 어느 하나로부터, 불량 행, 불량 열을 특정하는 검사 공정에서, 다른 기능 회로의 전원을 오프시켜 놓은 것을 특징으로 한다. 이러한 제9항 및 제10항에 관한 발명에 따르면, 특히 검사 공정에 따라서, 상기 전용 전원을 온 ·오프시킴으로써, 1개의 반도체 칩에 혼재된, 서로 기능이 다른 복수의 기능 회로 각각의 특성의 정확한 측정이 가능하게 된다.
상기 제4 목적을 달성하기 위해서, 제11항에 관한 발명에서는 제1 도전형의 반도체 기체와, 상기 반도체 기체 내에 형성된, 적어도 1개 이상의 제2 도전형의 제1 반도체 영역과 상기 제2 도전형의 제1 반도체 영역 내에 형성되고, 이 제1 반도체 영역에 의해, 상기 반도체 기체와 절연된 제1 도전형의 제2 반도체 영역과, 상기 제1, 제2 반도체 영역 각각에 형성되는 반도체 소자에 의해 구성된 반도체 집적 회로부와, 전위의 인가점이 되는 제1 패드 전극에 접속되어 있는 상기 반도체 기체에 바이어스 전위를 부여하기 위한 기체 바이어스 계통과, 각각 전위의 인가점이 되고, 상기 제1 패드 전극과 다른 제2, 제3 패드 전극에 각각 접속되어 있는 상기 반도체 집적 회로부에 동작 전압을 공급하기 위한 고전위 전원 및 저전위 전원을 포함하는 전원계통을 구비한다. 그리고, 상기 기체 바이어스 계통이, 상기 전원 계통과 상호 독립되어, 칩 내부에 설치되는 것을 특징으로 한다.
또한, 제12항에 관한 발명에서는 제11항에 관한 발명에서, 상기 반도체 집적 회로부를 테스트할 때, 상기 기체 바이어스 전위와 상기 동작 전압이 상기 제1, 제2, 제3 패드 전극을 통해, 상호 독립하여 부여되는 것을 특징으로 한다.
또한, 제13항에 관한 발명에서는 제12항에 관한 발명에서, 1개의 칩을 구성하는 상기 반도체 집적 회로부가, 상기 반도체 기체 중에 복수 형성된 상태로, 상기 기체 바이어스 전위와 상기 동작 전압을, 상기 반도체 집적 회로부에 각각 설치되는 상기 제1 ,제2, 제3 패드 전극을 통해, 상호 독립하여 부여하고, 상기 반도체 집적 회로부의 테스트를, 복수의 칩에서 동시에 행하는 것을 특징으로 한다.
또한, 제14항에 관한 발명에서는 제11항 내지 제13항 중 어느 한 항에 관한 발명에서, 상기 제1 패드 전극과, 상기 제2, 제3 패드 전극 중 어느 한 쪽편에 각각 전기적으로 접속되고, 상기 기체 바이어스 계통과, 상기 고전위 전원 및 상기 저전위 전원 중 어느 한 쪽과의 사이에서 공통이 되는 외부 리드를 갖고, 실제 사용 시, 상기 기체 바이어스 전위를, 상기 고전위 전원 및 상기 저전위 전원 중 어느 한 쪽과 공통적으로 하여 부여하는 것을 특징으로 한다.
또한, 제15항에 관한 발명에서는 제14항에 관한 발명에서, 상기 기체 바이어스 전위와 공통이 되는 전원은 상기 제2 반도체 영역에, 이 제2 반도체 영역에 형성되는 상기 반도체 소자의 백 게이트 바이어스 전위를 부여하는 전원인 것을 특징으로 한다.
또한, 제16항에 관한 발명에서는 제11항 내지 제15항 중 어느 한 항에 관한 발명에서, 상기 반도체 기체는 웨이퍼를 구성하고 있는 것을 특징으로 한다.
또한, 제17항에 관한 발명에서는 제11항 내지 제16항 중 어느 한 항에 관한 발명에서, 상기 제1 반도체 영역은 2개 이상 있고, 상기 2개 이상의 제1 반도체 영역 각각, 서로 기능이 다른 집적 회로를 형성하고, 상기 서로 기능이 다른 집적 회로의 결합에 의해 구축되는 반도체 장치 시스템올, 상기 반도체 기체에 집적한 것을 특징으로 한다.
또한, 제18항에 관한 발명에서는 제17항에 관한 발명에서, 상기 서로 기능이 다른 집적 회로는 프로세서, 다이내믹형 RAM, 스태틱형 RAM, EEPROM, D/A컨버터, 애널로그 회로, 및 논리 회로 중 어느 하나로부터 선택되는 것을 특징으로 한다.
이들 제11항 내지 제18항에 관한 발명에 의하면, 반도체 기체 내에 형성된 적어도 ]개 이상의 제2 도전형의 제1 반도체 영역에 반도체 집적 회로부를 배치함과 동시에, 상기 반도체 기체에 바이어스 전위를 부여하기 위한 기체 바이어스 계통과, 상기 반도체 집적 회로부에 동작 전압을 공급하기 위한 고전위 전원및 저전위 전원을 포함하는 전원 계통이 상호 독립되고, 칩 내부에 설치된다. 이 때문에, 한 장의 웨이퍼 상에서, 복수의 칩을 동시에 테스트할 때에, 각 칩의 반도체 집적 회로부에 발생된 전원의 리플이 각각 고조파가 되는 것을 해소할 수 있다. 이 때문에, 반도체 집적 회로 장치간의 전기적 간섭, 특히 전원 전압간 간섭이 억제되고, 반도체 집적 회로 장치 개개의 특성을 높은 정밀도로 측정할 수 있는 구조를 갖는 반도체 집적 회로 장치를 얻을 수 있다.
상기 제4 목적을 달성하기 위해서, 제19항에 관한 발명에서는 동시에 검사되는 복수의 반도체 집적 회로 장치칩에 대응하여 설치되고, 각 반도체 집적 회로 장치칩마다, 집적 회로를 동작시키기 위한 전원 전압을 발생시키는 전원 전압 발생기와, 상기 복수의 반도체 집적 회로 칩을 동시에 검사할 때, 각 반도체 집적 회로 칩마다의 전원 전압의 변동을 검지하는 검지기와, 상기 각 칩마다 검지된 전원 전압의 변동을 허용 범위 내인지 외인지를 판정하는 판정기와, 상기 판정기에 의해 판정된 상기 각 칩마다의 전원 전압의 변동이 허용 범위밖을 도시한 것일 때, 상기 허용 범위 외의 전원 전압의 변동을 발생시킨 칩에 대한 상기 전원 전압의 공급을 차단하는 차단기를 구비하는 것을 특징으로 한다.
상기 제19항에 관한 발명에 의하면, 복수의 반도체 집적 회로 장치칩을 동시에 검사할 때, 허용 범위 외의 전원 전압의 변동을 발생시킨 칩에 대하여, 전원 전압의 공급을 차단할 수 있다. 전원 전압의 공급이 차단된 후, 허용 범위 외의 전원 전압의 변동을 발생시킨 칩은 그 동작을 정지한다. 이에 따라, 허용 범위 외의 전원 전압의 변동을 발생시킨 칩의 검사는 중지되고, 전원 전압의 변동이 허용 범위 내에 속해 있는 칩만을 동시에 검사할 수 있다.
이러한 검사 장치는 전원 전압의 변동이 작은 상태로 반도체 집적 회로 장치를 검사할 수 있기 때문에, 예를 들면 반도체 집적 회로 장치의 정적 소비 전류 테스트를 한 장의 웨이퍼 상에서 복수의 반도체 집적 회로 장치에서 동시에 행하더라도, 반도체 집적 회로 장치 개개의 정적 소비 전류 특성을 높은 정밀도로 측정할 수 있다.
도 1은 본 발명의 제1 실시 형태에 관한 반도체 집적 회로 장치를 도시한 도면으로, 도 1a는 평면도, 도 1b는 도 1a중의 1B-1B선에 따른 단면도, 도 1c는 도 1a중의 1C-1C선에 따른 단면도.
도 2는 본 발명의 제1 실시 형태에 따른 반도체 집적 회로 장치가 웨이퍼에 형성될 때의 평면도.
도 3은 도 2에 도시한 웨이퍼를 확대한 도면으로, 도 3a는 도 2중의 2점긴 점선 프레임(3a)내의 평면도, 도 3b는 도 3a중의 3B-3B선에 따른 단면도, 도 3C는 도 3a중의 3C-3C선에 따른 단면도.
도 4는 본 발명의 제1 실시 형태에 따른 반도체 집적 회로 장치가, 테스트될 때의 평면도.
도 5는 웨이퍼 프로빙 테스트 시스템을 도시한 도면.
도 6은 본 발명의 제2 실시 형태에 관한 반도체 집적 회로 장치의 단면도.
도 7은 도 6에 도시한 웰(22-2)의 단면도.
도 8은 도 6에 도시한 웰(22-3)의 단면도.
도 9a 및 도 9b는 각각 도 6에 도시한 웰(22-4)의 단면도.
도 10a 및 도 10b는 각각 도 6에 도시한 웰(22-5)의 단면도.
도 11은 제2 실시 형태에 관한 장치가 갖는 전원 시스템의 블럭도.
도 12는 외부 전원 및 내부 전원의 발생 타이밍을 도시한 도면으로, 도 12a는 실사용시에 발생 타이밍을 도시한 도면, 도 12b 및 도 12C는 각각 테스트시에 발생 타이밍의 예를 도시한 도면.
도 13은 본 발명의 제3 실시 형태에 관한 반도체 집적 회로 장치의 단면도.
도 14a 및 도 14b는 각각 도 13에 도시한 웰(22-2)의 단면도.
도 15는 본 발명의 제4 실시 형태에 따른 반도체 집적 회로 장치의 단면도.
도 16a 및 도 16b는 각각 도 15에 도시한 웰(22-4)의 단면도.
도 17는 본 발명의 제5 실시 형태에 관한 반도체 집적 회로 장치의 단면도.
도 18a 및 도 18b는 각각 도 17에 도시한 웰(22a-4, 22b-4)의 단면도.
도 19는 본 발명의 제6 실시 형태에 관한 반도체 집적 회로 장치의 단면도.
도 20a 및 도 20b는 각각 도 19에 도시한 웰(22a-5, 22b-5)의 단면도.
도 21은 본 발명의 제7 실시 형태에 관한 반도체 집적 회로 장치를 도시한 도면으로, 도 21a는 평면도, 도 21b는 도 21a중의 21B-21B선에 따른 단면도, 도 21c는 도 21a중의 21C-21C선에 따른 단면도.
도 22a 및 도 22b는 각각 본 발명의 제8 실시 형태에 관한 반도체 집적 회로 장치의 단면도.
도 23은 도 22a 및 도 22b에 도시한 웰(22-6)의 단면도.
도 24는 도 22a 및 도 22b에 도시한 웰(22-7)의 단면도.
도 25는 본 발명의 제9 실시 형태에 관한 반도체 집적 회로 장치를 도시한 도면으로, 도 25a는 평면도, 도 25b는 도 25a중의 25B-25B선에 따른 단면도, 도 25c는 도 25a중의 25C-25C선에 따른 단면도.
도 26은 본 발명의 제10 실시 형태에 관한 반도체 집적 회로 장치의 단면도.
도 27은 도 26에 도시한 웰(22-8)의 단면도.
도 28은 본 발명의 제11 실시 형태에 관한 반도체 집적 회로 장치가, 테스트 될 때의 평면도.
도 29는 이 발명의 제1 내지 제H 실시 형태에 관한 반도체 집적 회로 장치칩의 기본 구성을 도시한 평면도.
도 30은 도 29에 도시한 칩을 멀티테스트하는 상태를 모식적으로 도시한 모식도.
도 31은 도 30에 도시한 상태의 등가 회로도.
도 32은 도 30에 도시한 각 칩의 전원의 리플을 도시한 도면.
도 33은 이 발명의 제12 실시 형태에 관한 테스트 시스템의 구성을 도시한 시스템 구성도.
도 34는 이 발명의 제13 실시 형태에 관한 반도체 집적 회로 장치 칩의 기본 구성을 도시한 평면도.
도 35는 도 34에 도시한 칩을 멀티테스트하는 상태를 모식적으로 도시한 모식도.
도 36은 도 35에 도시한 상태의 등가 회로도.
도 37은 도 35에 도시한 각 칩의 전원의 리플을 도시한 도면.
도 38은 이 발명의 제13 실시 형태에 관한 반도체 집적 회로 칩이 웨이퍼에 형성되는 상태를 도시한 평면도.
도 39는 이 발명의 제13 실시 형태에 관한 반도체 집적 회로 장치칩을 패키징했을 때의 평면도.
도 40은 이 발명의 제14 실시 형태에 관한 테스트 시스템의 구성을 도시한 시스템 구성도.
도 41은 이 발명의 제15 실시 형태에 관한 테스트 장치의 구성을 도시한 구성도.
도 42는 이 발명의 제16 실시 형태에 관한 반도체 집적 회로 장치를 도시한 도면으로, 도 42a는 평면도, 도 42b는 도 42a중의 42B-42B선에 따르는 단면도.
도 43은 이 발명의 제17 실시 형태에 관한 반도체 집적 회로 장치를 도시한 도면으로, 도 43a는 평면도, 도 43b는 도 43a중의 43B-43B선에 따르는 단면도.
도 44는 이 발명의 제18 실시 형태에 관한 반도체 집적 회로 장치를 도시한 도면으로, 도 44a는 평면도, 도 44b는 도 44a중 44B-44B선에 따르는 단면도.
도 45는 이 발명의 제19 실시 형태에 관한 반도체 집적 회로 장치를 도시한 도면으로, 도 45a는 평면도, 도 45b는 도 45a중의 45A-45B선에 따르는 단면도.
도 46은 이 발명의 제20 실시 형태에 관한 반도체 집적 회로 장치를 도시한 도면으로, 도 46a는 평면도, 도 46b는 도 46a중 46B-46B선에 따르는 단면도.
도 47은 이 발명의 제21 실시 형태에 관한 반도체 집적 회로 장치의 평면도.
도 48은 이 발명의 제22 실시 형태에 관한 반도체 집적 회로 장치를 이용하여 구성되는 시스템을 개략적으로 도시한 도면으로, 도 48a는 전원 전압의 레벨이 동일한 제품끼리 결합한 시스템을 도시한 도면, 도 48b는 전원 전압의 레벨이 다른 제품끼리 결합한 시스템을 도시한 도면.
도 49는 이 발명의 제22 실시 형태에 관한 반도체 집적 회로 장치를 도시한 도면으로, 도 49a는 평면도, 도 49b는 도 49a중 49B-49B선에 따르는 단면도.
도 50은 이 발명의 제22 실시 형태에 관한 반도체 집적 회로 장치가 갖는 웰바이어스 전위 전환 회로를 도시한, 도면으로, 도 50a는 구성도, 도 50b는 전원 전압과 웰 바이어스 전위와의 관계를 도시한 도면.
도 51은 이 발명의 제22 실시 형태에 관한 반도체 집적 회로 장치가 갖는 입력 회로 및 출력 회로의 회로도.
도 52는 도 51에 도시한 회로의 단면 구조를 도시한 도면으로, 도 52a는 출력 회로의 단면도, 도 52b는 입력 회로의 단면도.
도 53은 이 발명의 제23 실시 형태에 관한 반도체 집적 회로 장치를 도시한 도면으로, 도 53a는 평면도, 도 53b는 도 53a중 53B-8B선에 따르는 단면도.
도 54는 이 발명의 제24 실시 형태에 관한 반도체 집적 회로 장치를 도시한 도면으로, 도 54a는 평면도, 도 54b는 도 54a중 54B-54B선에 따르는 단면도.
도 55는 이 발명의 제25 실시 형태에 관한 반도체 집적 회로 장치를 도시한 도면으로, 도 55a는 평면도, 도 55b는 도 55a중 55B-55B선에 따르는 단면도.
도 56은 이 발명의 제26 실시 형태에 관한 반도체 집적 회로 장치를 도시한 도면으로, 도 56a는 평면도, 도 56b는 도 56a중의 56B-56B선에 따르는 단면도.
도 57은 이 발명의 제27 실시 형태에 관한 불휘발성 메모리의 멀티테스트 방법을 도시한 도면으로, 도 57a는 복수의 불휘발성 메모리칩이 형성된 웨이퍼의 평면도, 도 57b는 도 57a중 5B-57B선에 따르는 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
1: 반도체 집적 회로 칩 2: 프로세서
3: SRAM 4: DRAM
5: 플래시-EEPROM 6: D/A 컨버터
7: 애널로그 회로 8: 논리 회로
10: 분리 영역(P형 실리콘 기판) 11: 웨이퍼
12: 다이싱 라인 22, 24, 26, 28: N형 웰
23, 25, 27, : P형 웰 30: 전압 발생 회로
31: 제어 회로 60: 백게이트 바이어스 전위 설정 회로
61: VCC 레벨 검지 회로 62: N형 웰 전위 전환 회로
63: P형 웰 전위 전환 회로 70: 출력 회로
71: 입력 회로 72, 74: PMOS
73, 75: NMOS, 100: 프로브 카드
101: 측정부 102: 프로브
103: 콘택터 104: 패드
200, 200A, 200B, 200C, 200D: 테스트 스테이션
300, 300', 300'': 테스트 장치
301A, 301B, 301C, 301D: VCC 발생기
302A, 302B, 302C, 302D: 바이어스 전원 단자
303A, 303B, 303C, 303D: 전원 단자
304A, 304B, 304C, 304D: 전원 단자
305A, 305B, 305C, 305D: 전원 전압 검지 회로
306A, 306B, 306C, 306D: 차단 스위치
307: 검지 전압 판정 장치 308: CPU
309: 스위치 드라이버 501: VSS-SUB 배선
502: VSS 배선 503, 504, 506: 패드
505: VCC 배선 507: 리드 단자.
도 1은 이 발명의 제1 실시 형태에 관한 반도체 집적 회로 장치를 도시한 도면이고, 도 1a는 평면도, 도 1b는 도 1a중의 1B-1B선에 따른 단면도 도 1c는 도 1a중의 1C-1C선에 따른 단면도이다.
도 1a 내지 도 1c에 도시한 바와 같이, 반도체 집적 회로 칩(1)에는 기능 회로로서, 프로세서(2), SRAM(3), DRAM(4), 플래시-EEPROM(5)이 형성되어 있다. 이들 각 기능 회로 사이에는 칩(D에 설치된 분리 영역(10)에 의해 상호 분리되어있다. 또한 분리 영역(10)은 칩(1)의 측면에 그 전체 둘레에 걸쳐 접촉되어 있다.
또한, 이 발명의 실시 형태에 관한 설명에서는 프로세서(2)는 마이크로프로세서 외에, CPU(Central Processing Unit), DSP(Digital Signal Processor) 등의 제어회로 외에, 연산 회로등, 기본적으로 논리 회로에 의해 구성되어 있는 회로를 포함하는 것으로 정의한다. 마찬가지로, SRAM(3)은 SRAM 외에, 크로스커플형 래치 회로 등, 기본적으로 논리 회로에 의해 구성되는 메모리 회로를 포함한 것으로 정의한다. 또한, DRAM(4)는 비동기형 제어의 DRAM 외에, 동기형 제어의 DRAM 등을 포함한 것으로 정의한다. 또한, 플래시-EEPROM(5)는 NOR형 외에, NAND 형 등도 포함한 것으로 정의한다.
도 2는 이 발명의 제1 실시 형태에 관한 반도체 집적 회로 장치가 웨이퍼에 형성되어 있을 때의 평면도이다.
도 2에 도시한 바와 같이, 복수의 칩(1)이 실리콘 웨이퍼(H)에 형성되어 있을 때, 분리 영역(10)이 칩(1)의 측면 전체 둘레에 걸쳐 접촉되기 때문에, 각 칩 사이는 분리 영역(10)에 의해서 상호 분리된다.
도 3은 도 2에 도시한 웨이퍼를 확대한 도면이고, 도 3a는 도 2 중의 2점 쇄선 테두리(3a)내의 평면도, 도 3b는 도 3a 중의 3B-3B선에 따른 단면도, 도 3c는 도 3a 중의 3C-3C선에 따른 단면도이다.
도 3a 내지 도 3c에 도시한 바와 같이, 각 칩 사이에는 다이싱 라인(12)이 있다. 웨이퍼(H)는 다이싱 라인(12)에 따라서 다이싱된다. 이에 따라, 웨이퍼(11)로부터 각 칩(1)이 분리된다. 이 때, 다이싱 라인(12)에도 분리 영역(10)을 형성해 놓음으로써, 칩(1)의 측면의 전체 둘레에 분리 영역(10)이 접촉하는 구성으로 된다.
도 4는 이 발명의 제1 실시 형태에 관한 반도체 집적 회로 장치가 테스트될 때의 평면도이다.
도 4에 도시한 바와 같이, 프로브 카드(100)는 4개의 칩(1)에 대응한 측정부(101A 내지 101D)를 갖고 있다. 측정부(101A 내지 101D)에는 각각 프로브(102)가 도출되어 있다. 프로브 카드(100)의 모서리에는 프로브(102)를, 도시하지 않은 웨이퍼 프로버에 전기적으로 접속하기 위한 콘택트(103)가 설치된다. 프로브(102)는 칩(1)의 패드(104)에 전기적으로 접촉된다. 웨이퍼 프로버는 프로브(102)를 통해, 4개의 칩(1)에 동시에 동작 전압 및 테스트 패턴을 부여한다. 이에 따라, 4개의 칩(1)이 동시에 테스트되고, 그 특성이 측정되어 칩(1)의 양부가 판단된다.
도5는 웨이퍼 프로빙 테스트 시스템을 도시한 도면이다.
통상의 테스트 시스템은 한대의 테스트 장치에 관한 것으로 1개의 테스트 스테이션이 할당된다(싱글 스테이션형). 이것에 대해, 도5에 도시한 시스템에서는 한 대의 테스트 장치(300)에 관한 것으로, 복수의 테스트 스테이션(200A, 200B)이 할당되어 있다. 이러한 시스템은 멀티 스테이션형이라고 하고, 싱글 스테이션형에 비교해서, 칩 한개당 테스트 시간을 단축한다. 이 발명의 제1 실시 형태에 관한 장치는 싱글 스테이션형이나 도 5에 도시한 바와 같은 멀티 스테이션형의 테스트 시스템을 사용하여 테스트된다.
이러한 제1 실시 형태에 관한 장치이면, 프로세서(2), SRAM(3), DRAM(4), 플래시-EEPROM(5) 등의 각 기능 회로 상호간이 분리 영역(10)에 의해서 상호 분리되어 있다. 이 때문에, 기능 회로의 하나 하나를, 다른 기능 회로의 영향을 받지 않는채로 테스트할 수 있다. 이에 따라, 하나의 칩(1)에 혼재된, 서로 기능이 다른 복수 기능 회로 각각의 특성을 각각 정확하게 측정할 수 있다.
또한, 분리 영역(10)은 칩(1)의 측면에 그 전체 둘레에 걸쳐 접촉되어 있다. 이 때문에, 도 4에 도시한 바와 같은 상태에서, 복수의 칩(1)을 동시에 테스트해도, 칩(1)에 포함되어 있는 기능 회로의 하나 하나를, 다른 칩에 포함되어 있는 기능 회로의 영향을 받지 않고 테스트할 수 있다. 이에 따라, 하나의 칩(1)에 혼재된, 서로 기능이 다른 복수의 기능 회로 각각의 특성을, 칩(1)으로 동시에, 각각 정확히 측정할 수 있다.
다음에, 이 발명의 제2 실시 형태에 관한 반도체 집적 회로 장치를 설명한다.
도 6은 이 발명의 제2 실시 형태에 관한 반도체 집적 회로 장치의 단면도이다.
도 6에 표시되어 있는 단면은 칩(1)이 실리콘 웨이퍼에 형성되어 있을 때의 것이다.
도 6에 도시한 바와 같이, 제2 실시 형태에 관한 장치로는 분리 영역(10)이, P형 실리콘 기판(P-SUB) 이다. P형 실리콘 기판(10)은 예를 들면 웨이퍼 그 자체이다. 기판(10) 중에는 복수의 큰 N형 웰(22)이 설치된다. 제2 실시 형태에 관한 장치로는 큰 웰(22-2 내지 22-5)의 4개가 설치된다. 4개의 큰 웰(22-2 내지 22-5)에는 각각, 프로세서(2), SRAM(3), DRAM(4), 플래시-EEPROM(5)가 형성되어 있다. 큰 웰(22-2 내지 22-5)에는 각각 각 기능 회로에 알맞은 전원 전위가 공급되도록 되어 있다. 제2 실시 형태에 관한 반도체 집적 회로 장치에서는 웰(22-2)에 고전위 전원 VCC이, 웰(22-3)에 고전위 전원 VDD(3)이, 웰(22-4)에 고전위 전원 VDD(4)이, 웰(22-5)에 고전위 전원 VDD(5)이 공급되고 있다. 고전위 전원 VCC는 도시하지 않은 저전위 전원 VSS와 함께 칩(1)의 외부에서부터 공급되는 외부 전원이고, 고전위 전원 VDD(3) 내지 VDD(5)는 각각, 외부 전원 전위를 칩(1)내에서 전압 변환함으로써 발생된 내부 전원이다. 상기 전압 변환은 외부 전원의 레벨을 내리는 강압, 및 레벨을 올리는 승압 등을 포함한다. P형 실리콘 기판(10)은 실사용시 및 테스트시에는 접지된다.
이하, 각 웰의 상세한 단면 구조를 설명하고, 그 후, 제2 실시 형태에 관한 장치가 갖는 전원 시스템을 설명하기로 한다.
도 7은 도 6에 도시한 웰(22-2)의 단면도이다.
도 7에 도시한 바와 같이, 큰 N형 웰(22-2) 중에는 P형 웰(23-2)과, N형 웰(24-2)이 각각 형성되어 있다. P형 웰(23-2)에는 저전위 전원 VSS(접지 전위)가 공급되어 있다. P형 웰(23-2)에는 N 채널형 MOSFET(이하, NMOS라고 함)(1)이 형성되어 있다. 또한, N형 웰(24-2)에는 큰 N형 웰(22-2)과 마찬가지로, 고전위 전원VCC이 공급되어 있다 N형 웰(24-2)에는 P 채널형 MOSFET(이하, PMOS라고 함)(1)이 형성되어 있다. N형 웰(24-2)은 큰 N형 웰(22-2)보다도 높은 불순물 농도를 갖고 있다. 이에 따라, PMOS(1)의 미세화를 꾀할 수 있지만 N형 웰(24-2)은 없어도 좋다.
큰 N형 웰(22-2) 중에는 P형 웰(25-2)이 형성되어 있다. P형 웰(25-2)에는 저전위 전원 VSS (접지 전위)가 공급되고 있다. P형 웰(25-2) 중에는 N형 웰(26-2)과, P형 웰(27-2)이 각각 형성되어 있다. N형 웰(26-2)에는 고전위 전원 VDD(2)이 공급되어 있다. 전원 VDD(2)는 전원 VCC와 다른 것으로, 외부 전원 전위를 칩(D내에서 전압 변환함으로써 발생된 내부 전원이다. N형 웰(26-2)에는 PMOS(2)가 형성되어 있다. 또한, P형 웰(27-2)에는 저전위 전원 VSS가 공급되어 있다. P형 웰(27-2)에는 NMOS(2)이 형성되어 있다. P형 웰(27-2)은 P형 웰(25-2)보다도 높은 불순물 농도를 갖고 있다. P형 웰(27-2)은 N형 웰(24-2)과 마찬가지로 없어도 좋다.
프로세서(2)는 기본적으로 NMOS(1, 2), PMOS(1, 2)에 의해 구성되지만, 프로세서(2)를 내부 전원 VDD(2)에 의해 구동되는 NMOS, PMOS(2)만으로 구성하도록 해도 좋다. 이 경우에는 외부 전원 VCC에 의해 구동되는 NMOS(1), PMOS(1)은 예를 들면 외부 전원 VCC로부터 내부 전원 VDD(2)를 발생시키는 전압 발생 회로 등에 사용되면 좋다. 또한, 큰 N형 웰(22-2) 중에는 P형 웰(252)과 동일한 P형 웰이 복수 형성되어 있어도 좋다.
또, 도 7에서 참조 부호 G는 MOSFET의 게이트를 도시하고 있다.
도8은 도 6에 도시한 웰(22-3)의 단면도이다.
도 8에 도시한 바와 같이, 큰 N형 웰(22-3) 중에는 P형 웰(23-3)과, N형 웰(24-3)이 각각 형성되어 있다.. P형 웰(23-3)에는 저전위 전원 VSS(접지 전위)가 공급되어 있다. P형 웰(23-3)에는 NMOS(3)이 형성되어 있다. 또한, N형 웰(24-3)에는 큰 N형 웰(22-3)과 마찬가지로, 고전위 내부 전원 VDD(3)이 공급되어 있다. N형 웰(24-3)에는 PMOS(3)이 형성되어 있다. N형 웰(24-3)은 큰 N형 웰(22-3)보다도 높은 불순물 농도를 갖고 있다. N형 웰(24-3)은 없어도 좋다.
큰 N형 웰(22-3)의 중에는 P형 웰(25-3)이 형성되어 있다. P형 웰(25-3)에는 저전위 전원 VSS (접지 전위)가 공급되어 있다. P형 웰(25-3) 중에는 N형 웰(26-3)과, P형 웰(27-3)이 각각 형성되어 있다. N형 웰(26-3)에는 고전위 내부 전원VDD(3')이 공급되어 있다.
내부 전원 VDD(3')은 내부 전원 VDD(3)을 칩(1)내에서 전압 변환함으로써 발생된다. N형 웰(26-3)에는 PMOS(4)가 형성되어 있다. 또한, P형 웰(27-3)에는 저전위 전원 VSS가 공급되어 있다. P형 웰(27-3)에는 NMOS가 형성되어 있다.
P형 웰(27-3)은 P형 웰(25-3)보다도 높은 불순물 농도를 갖고 있다. P형 웰(27-3)은 N형 웰(24-3)과 마찬가지로 없어도 좋다.
SRAM(3)은 기본적으로 NMOS(3, 4), PMOS(3, 4)에 의해 구성되지만, SRAM(3)은 내부 전원 VDD(3')에 의해 구동되는 NMOS(4), PMOS(4)만으로 구성하도록 해도 좋다. 이 경우에는 내부 전원 VDD(3)에 의해 구동되는 NMOS(3), PMOS(3)은 가령 내부 전원 VDD(3)으로부터 내부 전원 VDD(3)을 발생시키는 전압 발생 회로 등에 사용되면 좋다. 또한, 큰 N형 웰(22-3) 중에는 P형 웰(25-3)과 동일한 P형 웰이 복수 형성되어 있어도 좋다.
또, 도8에서 참조 부호 G는 MOSFET의 게이트를 도시하고 있다.
도9a 및 도9b는 각각 도6에 도시한 웰(22-4)의 단면도이다.
도 9a 및 도 9b에 도시한 바와 같이, 큰 N형 웰(22-4) 중에는 P형 웰(23-4)과, N형 웰(24-4)이 각각 형성되어 있다. P형 웰(23-4)에는 저전위 전원 VSS (접지 전위)가 공급되어 있다. P형 웰(23-4)에는 NMOS(5)가 형성되어 있다. 또한, N형 웰(24-4)에는 큰 N형 웰(22-4)과 마찬가지로, 고전위 내부 전원 VDD(4)가 공급되어 있다. N형 웰(24-4)에는 PMOS(5)가 형성되어 있다. N형 웰(24-4)은 큰 N형 웰(22-4)보다도 높은 불순물 농도를 갖고 있다. N형 웰(24-4)은 없어도 좋다.
또한, 큰 N형 웰(22-4) 중에는 3개의 P형 웰(25A-4, 25B-4, 25C-4)이 형성되어 있다.
제1 P형 웰(25A-4)에는 마이너스 전위 전원 VBB (-2 내지 -3V 정도)가 공급되고 있다. 마이너스 전위 전원 VBB는 내부 전원 VDD(4)를 칩(1)내에서 전압 변환함으로써 발생된다. P형 웰(25A-4)에는 다이내믹형의 메모리셀 트랜지스터가 형성되어 있다.
제2 P형 웰(25B-4)에는 저전위 전원 VSS(접지 전위)가 공급되어 있다. P형 웰(25B-4) 중에는N형 웰(26B-4)과, P형 웰(27B-4)이 각각 형성되어 있다. N형 웰(26B-4)에는 고전위 내부 전원 VDD(4')이 공급되고 있다. 내부 전원 VDD(4')는 내부 전원 VDD(4)을 칩(1)내에서 전압 변환함으로써 발생된다. N형 웰(26B-4)에는PMOS(6)이 형성되어 있다. 또한, P형 웰(27B-4)에는 저전위 전원 VSS가 공급되어 있다. P형 웰(27B-4)에는 NMOS(6)이 형성되어 있다. P형 웰(27B-4)은 P형 웰(25B-4)보다도 높은 불순물 농도를 갖고 있다. P형 웰(27B-4)은 N형 웰(24-4)과 마찬가지로 없어도 좋다.
제3P형 웰(25C-4)에는 마이너스 전위 전원 VBB (-2 내지 -3V 정도)가 공급되어 있다. P형 웰(25C-4) 중에는 N형 웰(26C-4)과 P형 웰(27C-4)이 각각 형성되어 있다. N형 웰(26C-4)에는 고전위 내부 전원 VDD(4' ')가 공급되어 있다. 내부 전원 VDD(4' ' )는 내부 전원 VDD(4)를 칩(1)내에서 전압 변환함으로써 발생된다. N형 웰(26C-4)에는 PMOS(7)이 형성되어 있다. 또한,P형 웰(27C-4)에는 마이너스 전위 전원 VBB가 공급되어 있다. P형 웰(27C-4)에는 NMOS(7)이 형성되어 있다. P형 웰(27C-4)은P형 웰(25C-4)보다도 높은 불순물 농도를 갖고 있다. P형 웰(27C-4)은N형 웰(24-4)과 마찬가지로 없어도 좋다.
DRAM(4)의 메모리셀 어레이는 다이내믹형 메모리셀 트랜지스터에 의해 구성되고, DRAM(4)의 주변 회로는 NMOS(5, 6), PMOS(5, 6)에 의해 구성된다. DRAM(4)의 주변 회로는 내부 전원 VDD(4')에 의해 구동되는 NMOS(6), PMOS(6)만으로 구성하도록 해도 좋다. 이 경우에는 내부 전원 VDD(4)에 의해 구동되는 NMOS(5), PMOS(5)는 예를 들면 내부 전원 VDD(4)로부터 내부 전원VDD(4'),VDD(4' ')VBB를 발생시키는 전압 발생 회로에 사용되면 좋다.
또한, DRAM(4)의 주변 회로에는 승압 전위 VPP를 사용하는 회로, 예를 들면 워드선 드라이버 등이 포함되어 있다. 이러한 회로를 구성하기 위해서, P형 웰(25B-4)등에 승압 전위 VPP가 공급되는 N형 웰을 형성해도 좋다.
또한, 마이너스 전위 전원 VBB가 공급된 P형 웰(25C-4)에 형성되어 있는 NMOS(7), PMOS(7)는 예를 들면 첩(1)의 외부와 신호의 교환을 행하는 입출력 회로나, 다른 웰에 형성되어 있는 프로세서(2) 등, 칩(1)에 형성되고, 다른 전원에 의해 구동되는 다른 기능 회로와 신호의 교환을 행하는 내부 인터페이스 회로를 구성하는데 사용되면 좋다. 입출력 회로나 내부 인터페이스 회로는 서지가 입력될 가능성이 있다. 이 서지를 클램프하기 위해서, 마이너스 전위인 VBB를 P형 웰(25C-4)에 공급한다. 이러한 마이너스 전위가 공급되는 P형 웰은 N형 웰(22-4)뿐만 아니라, N형 웰(22-2, 22-3, 22-5) 각각에 설치하도록 해도 좋다. 그리고, 마이너스 전위가 공급되는 P형 웰에 칩(1)의 외부와 신호의 교환을 행하는 입출력 회로, 다른 기능 회로와 신호의 교환을 행하는 내부 인터페이스 회로를 형성하면 좋다.
또, 도 9a 및 도 9b에서, 참조 부호 G는 MOSFET의 게이트를, 참조 부호 BL은 비트선을, 참조 부호 WL은 워드선을, 참조 부호 PL은 메모리 캐패시터의 플레이트 전극을, 참조 부호 SN은 메모리 캐패시터의 스토리지 전극을 각각 도시하고 있다.
도 10a 및 도 10b는 각각 도 6에 도시한 웰(22-5)의 단면도이다.
도 10a 및 도 10b에 도시한 바와 같이, 큰 N형 웰(225) 중에는 P형 웰(23-5)과, N형 웰(24-5)이 각각 형성되어 있다. P형 웰(23-5)에는 저전위 전원 VSS(접지 전위)가 공급되고 있다. P형 웰(23-5)에는 NMOS(9)가 형성되어 있다. 또한, N형 웰(24-5)에는 큰 N형 웰(22-5)과 마찬가지로, 고전위 내부 전원 VDD(5)가 공급되어 있다. N형 웰(245)에는 PMOS(9)가 형성되어 있다. N형 웰(24-5)은 큰N형 웰(22-5)보다도 높은 불순물 농도를 갖고 있다. N형 웰(24-5)은 없어도 좋다.
또한, 큰 N형 웰(22-5) 중에는 2개의 P형 웰(25A-5, 25B-5)이 형성되어 있다.
제1 P형 웰(25A-5)에는 저전위 전원 VSS(접지 전위)가 공급되어 있다. P형 웰(25A-5) 중에는 N형 웰(26A-5)과, P형 웰(27A-5)이 각각 형성되어 있다. N형 웰(26A-5)에는 고전위 내부 전원 VDD5' '이 공급되어 있다. 내부 전원 VDD5' ' 는 내부 전원 VDD(5)를 칩(1)내에서 전압 변환함으로써 발생된다. N형 웰(26A-5)에는 PMOS(8)이 형성되어 있다. 또한, P형 웰(27A-5)에는 저전위 전원 VSS가 공급되어 있다. P형 웰(27A-5)에는 NMOS(8)이 형성되어 있다. P형 웰(27A-5)은 P형 웰(25A-5)보다도 높은 불순물 농도를 갖고 있다. P형 웰(27A-5)은 N형 웰(24-5)과 마찬가지로 없어도 좋다.
또한, 제1 P형 웰(25A-5) 중에는 N형 웰(26A0-5)이 또 형성되어 있다. N형 웰(26A0-5)에는 고전위 내부 전원 VDD5' 와, 승압 전위 VEE가, 상호 전환되어 공급되도록 되어 있다. 내부 전원 VDD5' 및 승압 전위 VEE는 내부 전원 VDD(5)를 칩(1)내에서 전압 변환함으로써 발생된다. N형 웰(26A0-5) 중에는 P형 웰(285)이 형성되어 있다. P형 웰(285)에는 저전위 전원 VSS와, 승압 전위 VEE와, 강압 전위 VBB가 상호 전환되어 공급되도록 되어 있다. 강압 전위 VBB는 내부 전원 VDD(5)을 칩(1)내에서 전압 변환함으로써 발생된다. P형 웰(28-5)에는 NAND형의 메모리셀 트랜지스터가 형성되어 있다. NAND형의 메모리셀 트랜지스터로부터 데이타를 소거할 때에는 제어 게이트 CG를 접지하고, N형 웰(26A0-5) 및 P형 웰(285)에 각각 승압 전위 VEE를 공급한다. 이에 따라, 전자가, 부유 게이트 FG에서 부터 P형 웰(285)로 방출되어 데이타가 소거된다. 한편, NAND형의 메모리셀 트랜지스터에 데이타를 기록할 때에는 제어 게이트 CG를 프로그램 전압으로 하고,N형 웰(26A0-5)에 전위 VDD5' 를 공급하고, P형 웰(28-5)에 강압 전위 VBB를 공급한다. 이에 따라, 전자가 부유 게이트 FG의 하부 채널로부터 부유 게이트FC에 주입되어 데이타가 기록된다. 또한, NAND형의 메모리셀 트랜지스터에 기억된 데이타를 판독할 때에는 제어 게이트 CG를 판독 전압으로 하고, N형 웰(26A0-5)에 전위 VDD5' 를 공급하고, P형 웰(285)에 저전위 VSS를 공급한다. 이에 따라, 채널에 전류가 흐르는지의 여부로 나타나는 "0, 1"의 데이타가, 부유 게이트FG의 대전 상태에 따라서 판단되어, 데이타가 비트선BL에 판독된다.
제2 P형 웰(25B-5)에는 저전위 전원 VSS (접지 전위)가 공급되고 있다. P형 웰(25B-5) 중에는 N형 웰(26B-5)과, P형 웰(27B-5)이 각각 형성되어 있다. N형 웰(26B-5)에는 고전위 내부 전원 VDD5' ' '가 공급되어 있다. 내부 전원 VDD5' ' '는 내부 전원 VDD(5)를 칩(1)내에서 전압 변환함으로써 발생된다. N형 웰(26B-5)에는 PMOS(10))이 형성되어 있다. 또한, P형 웰(27B-5)에는 저전위 전원 VSS가 공급되어 있다. P형 웰(27B-5)에는 NMOS(10)이 형성되어 있다. P형 웰(27B-5)은 P형 웰(25B-5)보다도 높은 불순물 농도를 갖는다. P형 웰(27B-5)은 N형 웰(245)과 마찬가지로 없어도 좋다.
플래시-EEPROM(5)의 메모리셀 어레이는 NAND형의 메모리셀 트랜지스터에 의해 구성되고, 플래시-EEPROM(5)의 주변 회로는 NMOS(8, 9, 10), PMOS(8, 9, 10)에 의해 구성된다. 플래시-EEPROM(5)의 주변 회로는 내부 전원 VDD5' 'VDD5' ' '에 의해 구동되는 NMOS(8, 10), PMOS(8, 10)만으로 구성하도록 해도 좋다. 이 경우에는 내부 전원 VDD(5)에 의해 구동되는 NMOS(9), PMOS(9)는 예를 들면 내부 전원 VDD(5)로부터 내부 전원 VDD5' , VDD5' ' , VDD5' ' ' , VBB, VEE를 발생시키는 전압 발생 회로에 사용되면 좋다.
또, 도 10a 및 도 10b에서, 참조 부호G는 MOSFET의 게이트를 도시하고 있다.
도 11은 제2 실시 형태에 관한 장치가 갖는 전원 시스템의 블럭도이다.
도 11에 도시한 바와 같이, 큰 N형 웰(22-2)에는 외부 전원 VCC, VSS에 의해 구동되고, 외부 전원 VCC로부터, 내부 전원 VDD(2), VDD(3), VDD(4), VDD(5)를 발생시키는 전압 발생 회로(30-2)가 형성되어 있다. 내부 전원 VDD(2)는 프로세서(2)의 일부 혹은 전체에서 사용되는 고전위 전원이다. 또한, 내부 전원 VDD(3)은 큰 N형 웰(22-3)에 공급되는 고전위 전원, 내부 전원 VDD(4)는 큰 N형 웰(22-4)에 공급되는 고전위 전원, 내부 전원 VDD(5)는 큰 N형 웰(225)에 공급되는 고전위 전원이다. 또한 큰 N형 웰(22-2)에는 외부 전원 VCC, VSS에 의해 구동되고, 제어 신호 TV(3), TV(4), TV(5)에 의해, 내부 전원 VDD(3), VDD(4), VDD(5)의 발생을 제어하는 제어 회로(312)가 형성되어 있다. 또한 전압 발생 회로(30-2)에는 내부 전원 모니터용의 단자 VDD(3M) 내지 VDD(5M)가 각각 접속되어 있다. 이 모니터용의 단자에 의해, 전압발생 회로(30-3)가 실제로 발생시키는 전압의 레벨 등을 모니터할 수 있다.
큰 N형 웰(22-3)에는 내부 전원 VDD(3), 외부 전원 VSS에 의해 구동되고, 내부 전원 VDD(3)으로부터 내부 전원 VDD(3'), VDD(3' ')을 발생시키는 전압 발생 회로(30-3)가 형성되어 있다. 내부 전원 VDD(3'), VDD(3' ')은 각각, SRAM(3)의 일부 혹은 전체에서 사용되는 고전위 전원이다 (또, 도 11)에 도시되어 있는 내부 전원 VDD(3')은 도 8에서는 생략되어 있다). 또한 큰 N형 웰(22-3)에는 내부 전원 VDD(3), 외부 전원 VSS에 의해 구동되고, 제어 신호 TO3에 의해 내부 전원 VDD(3'), VDD(3' ')의 발생을 제어하는 제어 회로(31-3)가 형성되어 있다. 또한 전압 발생 회로(30-3)에는 내부 전원 모니터용의 단자 VDD(3' M), VDD(3' ' M)이 각각 접속되어 있다. 이 모니터용의 단자에 의해, 전압 발생 회로(30-3)가 실제로 발생시키는 전압의 레벨 등을 모니터할 수 있다.
큰 N형 웰(22-4)에는 내부 전원 VDD(4), 외부 전원 VSS에 의해 구동되고, 내부 전원 VDD(4)로부터 내부 전원 VDD(4' ), VDD(4' ' ), VBB를 발생시키는 전압 발생 회로(30-4)가 형성되어 있다. 내부 전원 VDD(4' ), VDD(4' ' )는 각각 DRAM(4)의 일부 혹은 전체에서 사용되는 고전위 전원이다. 또한, 내부 전원 VBB는 DRAM(4)에서 사용되는 마이너스 전위의 전원이다. 또한 큰 N형 웰(22-4)에는 내부 전원 VDD(4), 외부 전원 VSS에 의해 구동되고, 제어 신호 TO4에 의해 내부 전원 VDD(4' ), VDD(4' ' ), VBB의 발생을 제어하는 제어 회로(31-4)가 형성되어 있다. 또한 전압 발생 회로(30-4)에는 내부 전원 모니터용의 단자 VDD4' M, VDD4' ' M, VBBM이 각각 접속되어 있다. 이 모니터용의 단자에 의해 전압 발생 회로(30-4)가 실제로 발생시키고 있는 전압의 레벨 등을 모니터할 수 있다.
큰 N형 웰(22-5)에는 내부.전원 VDD(5), 외부 전원 VSS에 의해 구동되고, 내부 전원 VDD(5)로부터 내부 전원 VDD5' , VDD5' ' , VBB, VEE를 발생시키는 전압발생 회로(305)가 형성되어 있다. 내부 전원 VDD5' , VDD5' ' 는 각각 플래시-EEPROM(5)의 일부 혹은 전체에서 사용되는 고전위 전원이다(또, 도 10에 표시되어 있는 내부 전원 VDD5' ' ' 는 도 11에서는 생략되어 있다). 또한, 내부 전원 VBB는 플래시-EEPROM(5)에서 사용되는 마이너스 전위 전원이다. 또한, 내부 전원 VEE는 플래시-EEPROM(5)로 사용되는 승압 전위 전원이다. 또한 큰 N형 웰(22-5)에는 내부 전원 VDD(5), 외부 전원 VSS에 의해 구동되고, 제어 신호 TO5에 의해 내부 전원 VDD5' , VDD5' ' , VBB, VEE의 발생을 제어하는 제어 회로(31-5)가 형성되어 있다. 또한 전압 발생 회로(30-5)에는 내부 전원 모니터용의 단자VDD5' M, VDD5' ' M, VBBM, VEEM이 각각 접속되어 있다. 이 모니터용의 단자에 의해 전압 발생 회로(30-5)가 실제로 발생시키는 전압의 레벨 등을 모니터할 수 있다.
또, 제어 신호 입력용 단자, 모니터용 단자에 관해서는 적어도 테스트시에 있으면 좋다. 이 때문에, 제어 신호 입력용 단자, 모니터용 단자를, 칩(1) 위에 설치하지 않고, 예를 들면 다이싱 라인 위에 설치해 놓도록 해도 좋다.
도 12는 외부 전원 및 내부 전원의 발생 타이밍을 도시한 도면으로, 도 12a도는 실사용시에 발생 타이밍을 도시한 도면, 도 12b도 및 도 12c도는 각각 테스트시에 발생 타이밍의 예를 도시한 도면이다.
도 11에 도시한 전원 시스템은 도 12a에 도시한 바와 같이, 실사용시에는 시각 t0에서 외부 전원 VCC의 공급을 받은 후, 시각 t1에서 웰(22-3 내지 22-5)에 공급하는 내부 전원 VDD(3) 내지 VDD(5)를 동시에 발생시킨다. 이에 따라, 웰(22-2내지 22-5)의 모두에 전위가 부여되고, 칩(1)에 포함되어 있는 모든 기능 회로가 동작 가능한 상태가 된다.
이것에 대해서, 도 12b 및 도 12c에 도시한 바와 같이, 테스트시에는 시각띠에 있어서 외부 전원 VCC의 공급을 받은 후, 웰(22-3 내지 22-5)에 공급하는 내부 전원 VDD(3) 내지 VDD(5)를, 제어 신호 TV3 내지 TV5의 입력에 의해 임의적인 시각(t01 내지 t08)에 발생한다. 이에 따라, 웰(22-3 내지 22-5)에 임의로 전위를 부여할 수 있고, 칩(1)에 포함되는 복수의 기능 회로 중, 선택된 것 만을 임의로 동작시킬 수 있다. 예를 들면 내부 전원 VDD(4)를 발생시켜 내부 전원 VDD(3), VDD(5)의 발생을 정지한다. 이에 따라, DRAM(4)에는 전원이 공급되어 동작 가능한 상태가 되지만, SRAM(3) 및 플래시-EEPROM(5)에는 전원이 공급되지 않기 때문에 동작은 하지 않는다.
또, 제어 신호 T03 내지 TO5도 또한, 제어 신호 TV3 내지 TV5와 같이 내부 전원의 발생 타이밍을 제어한다. 이것에 따르면, 기능 회로를 구성하는 몇 개인가의 회로 블럭 중 선택된 것만을 임의로 동작시킬 수 있다. 예를 들면 내부 전원 VDD(3' )만을 발생시켜서, 내부 전원 VDD(3' ' )의 발생을 정지한다. 이에 따라, SRAM(3) 중, 내부 전원 VDD(3' )를 사용하는 회로 블럭에는 전원이 공급되어 동작 가능한 상태가 되지만, 내부 전원 VDD(3' ' )를 사용하는 회로 블럭에는 전원이 공급되지 않기 때문에, 동작은 하지 않는다.
이러한 제2 실시의 형태에 관한 장치이면, 프로세서(2), SRAM(3), DRAM(4), 플래시-EEPROM(5) 등의 기능 회로가 각각, N형 웰(222 내지 225)에 형성되고, 각 기능 회로 사이가 N형 웰(22-2 내지 22-5)과 P형 실리콘 기판(10)과의 PN 접합에 의해서 상호 분리되어 있다. 이 때문에, 기능 회로의 하나 하나를, 다른 기능 회로의 영향을 받지 않은 채 테스트할 수 있다. 이에 따라, 하나의 칩(1)에 혼재 된, 서로 기능이 다른 복수의 기능 회로 각각의 특성을 각각 정확히 측정할 수 있다.
또한, P형 실리콘 기판(10)은 웨이퍼 그 자체이기 때문에, 각 칩 상호간에도 각 기능 회로는 서로 분리되도록 한다. 이 때문에, 칩(1)에 포함되는 기능 회로의 하나 하나를 다른 칩에 포함되는 기능 회로의 영향을 받지 않은 채, 복수의 칩(1)을 동시에 테스트할 수 있다. 이에 따라, 하나의 칩(1)에 혼재 된, 서로 기능이 다른 복수의 기능 회로 각각의 특성을 복수의 칩(1)에 동시에, 각각 정확히 측정할 수 있다.
또한, 웰(22-2 내지 22-5) 각각은 상호 다른 전위가 공급되기 때문에, 각 기능 회로의 특성을 최대한으로 인출할 수 있도록 전원 전위를, 각 기능 회로마다 부여할 수 있다.
또한, 제2 실시의 형태에 관한 장치가 갖는 전원 시스템은 테스트 시에, 내부 전원의 발생을, 임의로 정지할 수 있기 때문에, 복수의 기능 회로 중, 선택된 것만을 동작시키거나, 또한 기능 회로를 구성하는 몇 개인가의 회로 블럭 중, 선택된 것만을 동작시키거나 할 수 있다. 이 때문에, 특히 검사 공정에서, 검사하는 기능 회로만을 동작시켜 다른 기능 회로는 동작시키지 않도록 할 수 있다. 이와 같이 하여 검사를 행하면, 검사되는 기능 회로가 다른 기능 회로의 영향을 받지 않기 때문에, 정확한 특성을 측정할 수 있다. 예를 들면 DRAM(4), 플래시-EEPROM(5) 등, 대규모의 기억 용량을 갖는 회로에서는 불량 행, 불량 열을 특정하는 검사 공정이 있지만, 이때, 다른 기능 회로의 전원을 오프시켜 두면, 불량 행, 불량 열의 특정을 보다 정확히 행할 수 있게 된다.
또한, 프로세서(2)가 DRAM(4)를 억세스하는 동작을 테스트할 때, 프로세서(2) 및 DRAM(4)에만 전원을 넣고, 다른 기능 회로, 즉 SRAM(3)의 전원 및 플래시-EEPROM(5)의 전원은 절단해 둔다. 이와 같이 하면, 프로세서(2) 및 DRAM(4)가 각각, 다른 기능 회로의 영향을 받지 않기 때문에 테스트 정밀도가 향상한다. 마찬가지로, 프로세서(2)가 SRAM(3)를 억세스하는 동작을 테스트할 때 및 프로세서(2)가 플래시-EEPROM(5)를 억세스하는 동작을 테스트할 때도, 다른 기능 회로의 전원을 절단해 둠으로써, 테스트 정밀도가 각각 향상한다.
또한, 다수의 칩(1)을 동시에 측정할 때, 혹시 불량인 칩(1)이 있어서 큰 전류를 기판(10)에 흘릴 때, 다른 칩(1)이 영향을 받아 정확한 측정을 할 수 없게 될 가능성이 있다. 이 경우에는 상기한 전원 시스템을 사용하고, 불량인 칩(1)에 포함되는 기능 회로의 전원을 전부 오프시킨다. 이와 같이 하면, 불량인 칩(1)이 있더라도 다른 칩(1)에 영향이 미치는 일은 없다.
다음에, 이 발명의 제3 실시의 형태에 관한 반도체 집적 회로 장치를 설명한다.
도 13은 이 발명의 제3 실시의 형태에 관한 반도체 집적 회로 장치의 단면도이다.
도 13에 도시한 바와 같이, 제3 실시의 형태에 관한 장치로는 큰 웰(22-2)에 프로세서(2)와 SRAM(3)가 형성되어 있다. 웰(22-2)에는 고전위 전원(VCC)이 공급되어 있다.
도 14a 및 도 14b는 각각 도 13에 도시한 웰(222)의 단면도이다.
도 14a 및 도 14b에 도시한 바와 같이, 큰 N형 웰(222) 중에는 P형 웰(23-2)과, N형 웰(242)이 각각 형성되어 있다. P형 웰(23-2)에는 저전위 전원 VSS(접지 전위)가 공급되어 있다. P형 웰(23-2)에는 N채널형 MOSFET (이하, NMOS라고 함)(1)이 형성되어 있다. 또한, N형 웰(242)에는 큰 N형 웰(22-2)과 마찬가지로, 고전위 전원 VCC이 공급되어 있다. N형 웰(24-2)에는 P채널형 MOSFET (이하, PMOS라고 함)(1)가 형성되어 있다. N형 웰(24-2)은 큰 N형 웰(22-2) 보다도 높은 불순물 농도를 갖고 있다. N형 웰(24-2)은 없어도 된다.
큰 N형 웰(22-2)의 중에는 제1 P형 웰(25A-2)와, 제2 P형 웰(25B-2)가 형성되어 있다. P형 웰(25A-2, 25B-2)에는 각각, 저전위 전원(VSS)(접지 전위)가 공급되어 있다.
제1 P형 웰(25A-2) 중에는 N형 엘(26A-2)과 P형 웰(27A-2)이 각각 형성되어 있다. N형 웰(26A-2)에는 고전위 전원 VDD(2)이 공급되어 있다. 전원 VDD(2)은 전원(VCC)과 달리, 외부 전원 전위를 칩(1) 내에서 전압 변환함으로써 발생된 내부 전원이다. N형 웰(26A-2)에는 PMOS(2)가 형성되어 있다. 또한, P형 웰(27A-2)에는 저전위 전원 VSS가 공급되어 있다. P형 웰(27A-2)에는 NMOS(2)가 형성되어 있다. P형 웰(27A一2)는 P형 웰(25A-2) 보다도 높은 불순물 농도를 갖고 있다. P형 웰(27A-2)은 N형 웰(24-2)과 같이 없어도 된다.
제2 P형 웰(25B-2) 중에는 N형 웰(26B-2)와 P형 웰(27B-2)이 각각 형성되어 있다. N형 웰(26B-2)에는 고전위 전원 VDD(3)가 공급되어 있다. 전원 VDD(3)는 전원 VCC와 달리, 외부 전원 전위를 칩(1) 내에서 전압 변환함으로써 발생된 내부 전원이다. N형 웰(26B-2)에는 PMOS(3)가 형성되어 있다. 또한, P형 웰(27B-2)에는 저전위 전원 VSS가 공급되어 있다. P형 웰(27B-2)에는 NMOS(3)가 형성되어 있다. P형 웰(27B-2)는 P형 웰(25B-2)보다도 높은 불순물 농도를 갖고 있다. P형 웰(27B-2)는 N형 웰(24-2)과 같이 없어도 된다.
프로세서(2)는 기본적으로 NMOS(1, 2), PMOS(1, 2)에 의해 구성되지만, 프로세서(2)를 내부 전원 VDD(2)에 의해 구동되는 NMOS(2), PMOS(2)만으로 구성하여도 된다. 이 경우에는 외부 전원 VCC에 의해 구동되는 NMOS(1), PMOS(1)은 예를 들면 외부 전원 VCC로부터 내부 전원 VDD(2)를 발생시키는 전압 발생 회로 등에 사용되면 좋다.
SRAM(3)는 기본적으로, NMOS(1, 3), PMOS(1, 3)에 의해 구성되지만, SRAM(3)을, 내부 전원 VDD(3)에 의해 구동되는 NMOS(3), PMOS(3)만으로 구성하여도 된다.
이와 같이, 프로세서(2)와 SRAM(3)를, 하나의 N형 웰(22-2)에 형성하여도 된다.
또, 도 14a 및 도 14b에 있어서, 참조 부호G는 MOSFET의 게이트를 도시하고 있다.
다음에, 이 발명의 제4 실시의 형태에 관한 반도체 집적 회로 장치를 설명한다.
도 15는 이 발명의 제4 실시 형태에 관한 반도체 집적 회로 장치의 단면도이다.
도 15에 도시한 바와 같이, 제4 실시 형태에 관한 장치로는 큰 웰(22-4)에, SRAM(3)와 DRAM(4)가 형성되어 있다. 웰(22-4)에는 내부 전원 VDD(4)가 공급되어 있다.
도 16a 및 도 16b는 각각, 도 15에 도시한 웰(22-4)의 단면도이다.
도 16a 및 도 16b에 도시한 바와 같이, 큰 N형 웰(22-4) 중에는 P형 웰(23-4)과 N형 웰(24-4)이 각각 형성되어 있다. P형 웰(23-4)에는 저전위 전원 VSS(접지 전위)가 공급되어 있다. P형 웰(23-4)에는 NMOS(5)이 형성되어 있다. 또한, N형 웰(24-4)에는 큰 N형 웰(22-4)과 마찬가지로, 고전위 내부 전원 VDD(4)이 공급되어 있다. N형 웰(24-4)에는 PMOS(5)가 형성되어 있다. N형 웰(24-4)은 큰 N형 웰(22-4) 보다도 높은 불순물 농도를 갖고있다. N형 웰(24-4)은 없어도 된다.
또한, 큰 N형 웰(22-4) 중에는 3개의 P형 웰(25A-4, 25B-4, 25C-4)이 형성되어 있다.
제1 P형 웰(25A-4)에는 마이너스 전위 전원 VBB (-2 내지 -3V 정도)가 공급되어 있다. 마이너스 전위 전원 VBB는 내부 전원 VDD(4)를 칩(1) 내에서 전압 변환함으로써 발생된다. P형 웰(25A-4)에는 다이내믹형의 메모리셀 트랜지스터가 형성되어 있다.
제2 P형 웰(25B-4)에는 저전위 전원 VSS (접지 전위)가 공급되어 있다. P형 웰(25B-4) 중에는 N형 웰(26B-4)과 P형 웰(27B-4)이 각각 형성되어 있다. N형 웰(26B-4)에는 고전위 내부 전원 VDD(4' )가 공급되어 있다. 내부 전원 VDD(4' )은 내부 전원 VDD(4)을 칩(1) 내에서 전압 변환함으로써 발생된다. N형 웰(26B-4)에는 PMOS(6)가 형성되어 있다. 또한, P형 웰(27B-4)에는 저전위 전원 VSS가 공급되어 있다. P형 웰(27B-4)에는 NMOS(6)가 형성되어 있다. P형 웰(27B-4)는 P형 웰(25B-4) 보다도 높은 불순물 농도를 갖고 있다. P형 웰(27B-4)은 N형 웰(24-4)과 같이 없어도 된다.
제3 P형 웰(25C-4)에는 저전위 전원 VSS (접지 전위)가 공급되어 있다. P형 웰(25C-4) 중에는 N형 웰(26C-4)과 P형 웰(27C-4)이 각각 형성되어 있다. N형 웰(26C-4)에는 고전위 내부 전원 VDD(3)이 공급되어 있다. 내부 전원 VDD(3)은 내부 전원 VDD(4)을 칩(1) 내에서 전압 변환함으로써 발생된다. N형 웰(26C-4)에 는 PMOS(3)가 형성되어 있다. 또한, P형 웰(27C-4)에는 저전위 전원 VSS가 공급되어 있다. P형 웰(27C-4)에는 NMOS(3)가 형성되어 있다. P형 웰(27C-4)은 P형 웰(25C-4) 보다도 높은 불순물 농도를 갖고 있다. P형 웰(27C-4)은 N형 웰(24-4)과 같이 없어도 된다.
DRAM(4)의 메모리셀 어레이는 다이내믹형 메모리셀 트랜지스터에 의해 구성되고, DRAM(4)의 주변 회로는 NMOS(5, 6), PMOS(5, 6)에 의해 구성된다. DRAM(4)의 주변 회로는 내부 전원 VDD(4')에 의해 구동되는 NMOS(6), PMOS(6)만으로 구성하여도 된다. 이 경우에는 내부 전원 VDD(4)에 의해 구동되는 NMOS(5), PMOS(5)는 예를 들면 내부 전원 VDD(4)로부터 내부 전원 VDD(4), VDD(3)를 발생시키는 전압 발생 회로에 사용되면 좋다.
SRAM(3)는 기본적으로 NMOS(3, 5), PMOS(3, 5)에 의해 구성되지만, SRAM(3)을 내부 전원 VDD(3)에 의해 구동되는 NMOS(3) PMOS(3)만으로 구성하여도 된다.
이와 같이, SRAM(3)와 DRAM3를 하나의 N형 웰(22-4)에 형성하여도 된다.
또, 도 16a 및 도 16b에 있어서, 참조 부호G는 MOSFET의 게이트를, 참조 부호BL은 비트선을, 참조 부호WL은 워드선을, 참조 부호PL은 메모리 캐패시터의 플레이트 전극을, 참조 부호SN은 메모리 캐패시터의 스토리지 전극을 각각 도시하고 있다.
다음에, 이 발명의 제5 실시 형태에 관한 반도체 집적 회로 장치를 설명한다.
도 17은 이 발명의 제5 실시 형태에 관한 반도체 집적 회로 장치의 단면도이다.
도 17에 도시한 바와 같이, 제5 실시의 형태에 관한 장치로는 DRAM(4)이 큰 웰(22A-4, 22B-4)에 분산되어 형성되어 있다. 웰(22A-4)에는 내부 전원 VDD4A가 공급되고, 웰(22B-4)에는 내부 전원 VDD4B가 공급되고 있다.
도 18a 및 도 18b는 각각 도 17에 도시한 웰(22A-4, 22B-4)의 단면도이다.
도 18a 및 도 18b에 도시한 바와 같이, 큰 N형 웰(22A-4) 중에는 P형 웰(23A-4)과 N형 웰(24A-4)이 각각 형성되어 있다. P형 웰(23A-4)에는 저전위 전원 VSS(접지 전위)가 공급되고 있다. P형 웰(23A-4)에는 NMOS(5A)가 형성되어 있다. 또한, N형 웰(24A-4)에는 큰 N형 웰(22A-4)과 같고, 고전위 내부 전원 VDD4A가 공급되고 있다. N형 웰(24A-4)에는 PMOS(5A)가 형성되고 있다. N형 웰(22A-4)는 큰 N형 웰(22A-4) 보다도 높은 불순물 농도를 갖고 있다. N형 웰(24A-4)은 없어도 좋다.
또한, 큰 N형 웰(22A-4) 가운데에는 2개의 P형 웰(25AA-4, 25AB-4)이 형성되어 있다.
제1 P형 웰(25AA-4)에는 마이너스 전위 전원 VBB(-2 내지 -3V 정도)가 공급되어 있다. 마이너스 전위 전압VBB는 내부 전원 VDD4A를 칩(1) 내로 전압 변환함으로 발생된다. P형 웰(25AA-4)에는 다이나믹형의 메모리셀 트랜지스터가 형성된다.
제2 P형 웰(25AB-4)에는 저전위 전원 VSS (접지 전위)가 공급되어 있다. P형 웰(25AB-4) 중에는 N형 웰(26AB-4)과, P형 웰(27AB-4)이 각각 형성되어 있다. N형 웰(26AB-4)에는 고전위 내부 전원 VDD4A' 가 공급되어 있다. 내부 전원 VDD4A' 는 내부 전원 VDD4A를 칩(1) 내에서 전압 변환함으로써 발생된다, N형 웰(26AB-4)에는 PMOS(6)A가 형성되어 있다. 또한, P형 웰(27AB-4)에는 저전위 전원 VSS가 공급되어 있다. P형 웰(27AB-4)에는 NMOS(6A)가 형성되어 있다. P형 웰(27AB-4)은 P형 웰(25AB-4)보다도 높은 불순물 농도를 갖고 있다. P형 웰(27AB-4)은 N형 웰(24A-4)와 같이 없어도 된다.
큰 N형 웰(22B-4)의 중에는 P형 웰(23B-4)과, N형 웰(24B-4)이 각각 형성되어 있다. P형 웰(23B-4)에는 저전위 전원 VSS(접지 전위)가 공급되어 있다. P형 웰(23B-4)에는 NMOS5B가 형성되어 있다. 또한, N형 웰(24B-4)에는 큰 N형 웰(22B-4)이 동일하고, 고전위 내부 전원 VDD4B가 공급되어 있다. .N형 웰(24B-4)에는 PMOS5B가 형성되어 있다. N형 웰(24B-4)은 큰 N형 웰(22B-4) 보다도 높은 불순물 농도를 갖고 있다. N형 웰(24B-4)은 없어도 된다.
또한, 큰 N형 웰(22B-4) 중에는 P형 웰(25BA-4)가 형성되어 있다. P형 웰(25BA-4)에는 저전위 전원 VSS(접지 전위)가 공급되어 있다. P형 웰(25BA-4)중에는 N형 웰(26BA-4)과 P형 웰(27BA-4)이 각각 형성되어 있다. N형 웰(26BA-4)에는 고전위 내부 전원 VDD4B' 가 공급되어 있다. 내부 전원 VDDD4B' 는 내부 전원 VDD4B를 칩(1) 내에서 전압 변환함으로써 발생된다. N형 웰(26BA-4)에는 PMOS6B가 형성되어 있다. 또한, P형 웰(27BA-4)에는 저전위 전원 VSS가 공급되어 있다. P형 웰(27BA-4)에는 NMOS6B가 형성되어 있다. P형 웰(27BA-4)은 P형 웰(25BA-4) 보다도 높은 불순물 농도를 갖고 있다. P형 웰(27BA-4)은 N형 웰(24B-4)과 같이 없어도 된다.
DRAM(4)의 메모리셀 어레이는 다이내믹형 메모리셀 트랜지스터에 의해 구성되어, DRAM(4)의 주변 회로는 NMOS(5A, 6A, 5B, 6B), PMOS(5A, 6A, 5B, 6B)에 의해 구성된다. DRAM(4)의 주변 회로는 내부 전원 VDD4A' 및 VDD4B' 에 의해 구동되는 NMOS(6A, 6B), PMOS(6A, 6B)만으로 구성하여도 된다. 이 경우에는 내부 전원 VDD4A에 의해 구동되는 NMOS(5A), PMOS(5A)는 예를 들면 내부 전원 VDD4A로부터 내부 전원 VDD4A' 를 발생시키는 전압 발생 회로에, 내부 전원 VDD4B에 의해 구동되는 NMOS5B, PMOS5B는 예를 들면 내부 전원 VDD4B에서 내부 전원 VDD4B' 를 발생시키는 전압 발생 회로에 각각, 사용되면 좋다.
이와 같이, DRAM3를, 2개의 N형 웰(22A-4, 22B-4)에 분산하여 형성하여도 된다.
또, 도 18a 및 도 18b에 있어서, 참조 부호G는 MOSFET의 게이트를, 참조 부호BL은 비트선을, 참조 부호WL은 워드선을, 참조 부호PL은 메모리 캐패시터의 플레이트 전극을, 참조 부호SN은 메모리 캐패시터의 스토리지 전극을 각각 도시하고 있다.
다음에, 이 발명의 제6 실시 형태에 관한 반도체 집적 회로 장치를 설명한다.
도 19는 이 발명의 제6 실시 형태에 관한 반도체 집적 회로 장치의 단면도이다.
도 19에 도시한 바와 같이, 제6 실시의 형태에 관한 장치에서는 플래시-EEPROM(5)이 큰 웰(22A-5, 22B-5)에 분산되어 형성되어 있다. 웰(22A-5)에는 내부 전원 VDD(5A)가 공급되고, 웰(22B-5)에는 내부 전원 VDD(5B)가 공급되고 있다.
도 20a 및 도 20b는 각각 도 19에 도시한 웰(22A-5, 22B-5)의 단면도이다.
도 20a 및 도 20b에 도시한 바와 같이, 큰 N형 웰(22A-5) 중에는 P형 웰(23A-5)과 N형 웰(24A-5)이 각각 형성되어 있다. P형 웰(23A-5)에는 저전위 전원 VSS (접지 전위)가 공급되어 있다. P형 웰(23A-5)에는 NMOS(9A)가 형성되어 있다. 또한, N형 웰(24A-5)에는 큰 N형 웰(22A-5)과 마찬가지로, 고전위 내부 전원 VDD(5A)가 공급되어 있다. N형 웰(24A-5)에는 PMOS(9A)가 형성되어 있다. N형 웰(24A-5)은 큰 N형 웰(22A-5) 보다도 높은 불순물 농도를 갖고 있다. N형 웰(24A-5)은 없어도 된다.
또한, 큰 N형 웰(22A-4) 중에는 P형 웰(25AA-5)이 형성되어 있다. P형 웰(25AA-5)에는 저전위 전원 VSS (접지 전위)가 공급되어 있다. P형 웰(25AA-5)중에는 N형 웰(26AA-5)과, P형 웰(27AA-5)이 각각 형성되어 있다. N형 웰(26AA-5)에는 고전위 내부 전원 VDD(5A' ')가 공급되어 있다. 내부 전원 VDD(5A' ')는 내부 전원 VDD(5A)를 칩(1) 내에서 전압 변환함으로써 발생된다. N형 웰(26AA-5)에는 PMOS8A가 형성되어 있다. 또한, P형 웰(27AA-5)에는 저전위 전원 VSS가 공급되어 있다. P형 웰(27AA-5)에는 NMOS(8A가 형성되어 있다. P형(27AA-5)은 P형 웰(24AA-5)보다도 높은 불순물 농도를 갖고 있다. P형 웰(27AA-5)은 N형 웰(24A-5)과 같이 없어도 된다.
또한, P형 웰(25AA-5) 중에는 N형 웰(26AO-5)이, 또한 형성되어 있다. N형 웰(26A0-5)에는 고전위 내부 전원 VDD(5A' )와, 승압 전위VEE가, 상호 전환되고 공급되도록 되고있다. 내부 전원 VDD(5A' ) 및 승압 전위VEE는 내부 전원 VDD(5A)를 칩(1) 내에서 전압 변환함으로써 발생된다. N형 웰(26A0-5)중에는 P형 웰(28-5)이 형성되어 있다. P형 웰(285)에는 저전위 전원 VSS와, 승압 전위 VEE와, 강압 전위VBB가, 상호 전환되고 공급되도록 되고있다. 강압 전위VBB는 내부 전원 VDD(5A)를 칩(1) 내에서 전압 변환함으로써 발생된다. P형 웰(28-5)에는 NAND 형의 메모리셀 트랜지스터가 형성되어 있다.
큰 N형 웰(22B-5) 중에는 P형 웰(23B-5) N형 웰(24B-5)이 각각 형성되어 있다. P형 웰(23B-5)에는 저전위 전원 VSS (접지 전위)가 공급되어 있다. P형 웰(23B-5)에는 NMOS(9B)가 형성되어 있다. 또한, N형 웰(24B-5)에는 큰 N형 웰(22B-5)과 마찬가지로, 고전위 내부 전원 VDD(5B)가 공급되어 있다. N형 웰(24B-5)에는 PMOS(9B)가 형성되어 있다. N형 웰(24B-5)은 큰 N형 웰(22B-5) 보다도 높은 불순물 농도를 갖고 있다. N형 웰(24B-5)은 없어도 된다.
또한, 큰 N형 웰(22B-4) 중에는 P형 웰(25BA-5)이 형성되어 있다. P형 웰(25BA-5)에는 저전위 전원 VSS (접지 전위)가 공급되어 있다. P형 웰(25BA-5) 중에는 N형 웰(26BA-5)과, P형 웰(27BA-5)이 각각 형성되어 있다. N형 웰(26BA-5)에는 고전위 내부 전원 VDD(5B')가 공급되어 있다. 내부 전원 VDD(5B')는 내부 전원 VDD(5B)를 칩(1) 내에서 전압 변환함으로써 발생된다. N형 웰(26BA-5)에는 PMOS(10B)가 형성되어 있다. 또한, P형 웰(27BA-5)에는 저전위 전원 VSS가 공급되어 있다. P형 웰(27BA-5)에는 NMOS(10B)가 형성되어 있다. P형 웰(27BA-5)은 P형 웰(25BA-5) 보다도 높은 불순물 농도를 갖고 있다. P형 웰(27BA-5)은 N형 웰(24B-5)과 같이 없어도 된다.
플래시-EEPROM(5)의 메모리셀 어레이는 NAND형의 메모리셀 트랜지스터에 의해 구성되고, 플래시-EEPROM(5)의 주변 회로는 NMOS(8A, 9A, 9B, 10B),PMOS(8A, 9A, 9B, 10B)에 의해 구성된다. 플래시-EEPROM(5)의 주변 회로는 내부 전원 VDD(5A' '), VDD(5B')에 의해 구동되는 NMOS(8A, 10B), PMOS(8A, 10B)만으로 구성하도록 해도 좋다. 이 경우에는 내부 전원 VDD(5A)에 의해 구동되는 NMOS(9A), PMOS(9A)는 예를 들면 내부 전원 VDD(5A)로부터 내부 전원VDD(5A'), VDD(5A' '), VBB, VEE를 발생시키는 전압 발생 회로에, 내부 전원 VDD(5B)에 의해 구동되는 NMOS(9B), PMOS(9B)는 예를 들면 내부 전원 VDD(5B)로부터 내부 전원 VDD(5U)를 발생시키는 전압 발생 회로에, 사용되면 좋다.
이와 같이, 플래시-EEPROM(53)을, 2개의 N형 웰(22A-5, 22B-5)에 분산하여 형성하도록 해도 좋다.
또, 도 20a 및 도 20b에 있어서, 참조 부호G는 MOSFET의 게이트를, 참조 부호BL은 비트선을, 참조 부호CG는 제어 게이트를, 참조 부호FG는 부유 게이트를 각각 도시하고 있다.
도 21은 본 발명의 제7 실시의 형태에 관한 반도체 집적 회로 장치를 도시하는 도면으로, 도 21a는 평면도, 도 21b는 도 21a 중의 21B-21B선에 따른 단면도, 도 21C는 도 21a 중의 21C-21C선에 따른 단면도이다.
도 21a 내지 도 21C에 도시한 바와 같이, 반도체 집적 회로 칩(1)에는 기능 회로로서, 프로세서(2), SRAM(3), DRAM(4), 플래시-EEPROM(5), D/A 컨버터(6), 애널로그 회로(7)이 형성되어 있다. 이들 각 기능 회로 사이는 칩(1)에 설치된 분리 영역(10)에 의해서 상호 분리되어 있다. 또한 분리 영역(10)은 칩(1)의 측면에, 그 전국에 걸쳐서 접촉되어 있다.
다음에, 본 발명의 제8 실시 형태에 관한 반도체 집적 회로 장치를 설명한다.
도 22a 및 도 22b는 각각, 본 발명의 제8 실시 형태에 관한 반도체 집적 회로 장치의 단면도이다.
도 22a 및 도 22b에 표시되고 있는 단면은 칩(1)이, 실리콘 웨이퍼에 형성되어 있을 때의 것이다.
도 22a 및 도 22b에 도시한 바와 같이, 제8 실시의 형태에 관한 장치로는 분리 영역(10)이, P형 실리콘 기판(P-SUB)이다. P형 실리콘 기판(10)은 예를 들면 웨이퍼 그 자체이다. 기판(10) 중에는 복수의 큰 N형 웰(N-MELL)(22)이 설치된다. 제2 실시의 형태에 관한 장치로는 큰 웰(222 내지 22-7)의 6개가 설치된다. 6개의 큰 웰(22-2 내지 22-5)에는 각각, 프로세서(2), SRAM(3), DRAM(4), 플래시-EEPROM(5), D/A 컨버터(6), 애널로그 회로(7)가 형성되어 있다. 큰 웰(22-2 내지 22-7)에는 각각 각 기능 회로에 알맞은 전원 전위가 공급되도록 하고 있다. 제8 실시 형태에 관한 반도체 집적 회로 장치로는 웰(22-2)에 고전위 전원 VCC가, 웰(22-3)에 고전위 전원 VDD(3)가, 웰(22-4)에 고전위 전원 VDD(4)가, 웰(22-5)에 고전위 전원 VDD(5)이, 웰(22-6)에 고전위 전원 VDD6이, 웰(22-7)에 고전위 전원VDD7이 공급되어 있다. 고전위 전원 VCC는 도시하지 않은 저전위 전원 VSS와 같이, 칩(1)의 외부에서 공급되는 외부 전원이고, 고전위 전원 VDD(3) 내지 VDD7은 각각, 외부 전원 전위를 칩(1) 내에서 전압 변환함으로써 발생된 내부 전원이다.
도 23은 도 22a 및 도 23b에 도시하는 웰(22-6)의 단면도이다.
도 23에 도시한 바와 같이, 큰 N형 웰(22-6) 중에는 P형 웰(23-6)과, N형 웰(24-6)이 각각 형성되어 있다. P형 웰(23-6)에는 저전위 전원 VSS (접지 전위)가 공급되어 있다. P형 웰(23-6)에는 NMOS(11)이 형성되어 있다. 또한, N형 웰(24-6)에는 큰 N형 웰(22-6)과 마찬가지로, 고전위 전원 VDD6가 공급되어 있다. N형 웰(24-6)에는 PMOS(11)이 형성되어 있다. N형 웰(24-6)은 큰 N형 웰(22-6)보다도 높은 불순물 농도를 갖고 있다. N형 웰(24-6)은 없어도 된다.
큰 N형 웰(22-6) 중에는 P형 웰(25-6)이 형성되어 있다. P형 웰(25-6)에는 저전위 전원 VSS (접지 전위)가 공급되어 있다. P형 웰(25-6) 중에는 N형 웰(26-6)과, P형 웰(27-6)이 각각 형성되어 있다. N형 웰(26-6)에는 고전위 전원 VDD6' 가 공급되어 있다. 전원 VDD6' 는 전원 VDD6을 칩(1) 내에서 전압 변환함으로써 발생된 내부 전원이다. N형 웰(26-6)에는 PMOS(12)가 형성되어 있다. 또한, P형 웰(27-6)에는 저전위 전원 VSS가 공급되어 있다. P형 웰(27-6)에는 NMOS(12)가 형성되어 있다. P형 웰(27-6)은 P형 웰(25-6) 보다도 높은 불순물 농도를 갖고 있다. P형 웰(27-6)은 N형 웰(246)과 같이 없어도 된다.
D/A 컨버터(6)는 기본적으로, NMOS(11, 12), PMOS(11, 12)에 의해 구성되지만,D/A 컨버터(6)를, 내부 전원 VDD6' 에 의해 구동되는 NMOS(12),PMOS(12) 만으로 구성하여도 된다. 이 경우에는 내부 전원 VDD6에 의해 구동되는 NMOS(11),PMOS(11)는 예를들면 내부 전원 VDD6으로부터 내부 전원 VDD6'를 발생시키는 전압 발생 회로 등에 사용하면 좋다. 또한, 큰N형 웰(225) 중에는 P형 웰(255)과 동일한 P형 웰이,복수 형성되어 있더라도 좋다.
또, 도23에 있어서, 참조부호G는 MOSFET의 게이트를 도시하고 있다.
도24는 도 22a 및 도22b에 도시하는 웰(22-7)의 단면도이다.
도 24에 도시한 바와 같이, 큰 N형 웰(22-7) 중에는 P형 웰(23-7)과, N형 웰(24-7)이 각각 형성되어 있다. P형 웰(23-7)에는 저전위 전원 VSS (접지 전위)가 공급되어 있다. P형 웰(23-7)에는 NMOS(13)이 형성되어 있다. 또한, N형 웰(24-7)에는 큰N형 웰(22-7)로 동일하고, 고전위 내부 전원 VDD7이 공급되어 있다
N형 웰(24-7)에는 PMOS(13)이 형성되어 있다. N형 웰(24-7)은 큰 N형 웰(22-7)보다도 높은불순물 농도를 갖고 있다. N형 웰(24-7)은 없어도 된다.
큰 N형 웰(22-7) 중에는 P형 웰(25-7)이 형성되어 있다. P형 웰(25-7)에는 저전위 전원 VSS (접지 전위)가 공급되어 있다. P형 웰(25-7) 중에는 N형 웰(26-7)과,P형 웰(27-7)이 각각 형성되어 있다. N형 웰(26-7)에는 고전위 내부 전원 VDD7' 가 공급되어 있다. 내부 전원 VDD7' 는 내부 전원 VDD7을 칩(1) 내에서 전압 변환함으로써 발생된다. N형 웰(26-7)에는 PMOS14이 형성되어 있다. 또한, P형 웰(27-7)에는 저전위 전원 VSS가 공급되어 있다. P형 웰(27-7)에는 NMOS14가 형성되어 있다. P형 웰(27-7)은 P형 웰(25-7) 보다도 높은 불순물 농도를 갖고 있다. P형 웰(27-7)은 N형 웰(24-7)과 같이 없어도 된다.
애널로그 회로(7)은 기본적으로, NMOS(13, 14), PMOS(13, 14)에 의해 구성되지만, 애널로그 회로(7)를, 내부 전원 VDD7' 에 의해 구동되는 NMOS14 PMOS14만으로 구성하여도 된다. 이 경우에는 내부 전원 VDD7에 의해 구동되는 NMOS(13), PMOS(13)은 예를 들면 내부 전원 VDD7로부터 내부 전원 VDD7' 을 발생시키는 전압 발생 회로 등에 사용되면 좋다. 또한, 큰 N형 웰(22-7) 중에는 P형 웰(25-7)과 동일한 P형 웰이, 복수 형성되어 있더라도 좋다.
또, 도 24에 있어서, 참조 부호G는 MOSFET의 게이트를 도시하고 있다.
도 25는 본 발명의 제9 실시의 형태에 관한 반도체 집적 회로 장치를 도시하는 도면으로, 도 24a는 평면도, 도 24b는 도 24a 중의 25B-25B선에 따른 단면도, 도 24c는 도 24a 중의 25C-25C선에 따른 단면도이다.
도 25a 내지 도 25c에 도시한 바와 같이, 반도체 집적 회로 칩(1)에는 기능 회로로서, SRAM(3), DRAM(4), 플래시-EEPROM(5), 논리 회로(8)이 형성되어 있다. 이들 각 기능 회로 사이는 칩(1)에 설치된 분리 영역(10)에 의해서 상호 분리되어 있다. 또한 분리 영역(10)은 칩(1)의 측면에, 그 전체 둘레에 걸쳐서 접촉되어 있다.
또한, 상기 논리 회로(8)는 프로세서(2)와 같이 논리 회로에 의해 구성된 회로지만, 프로세서(2) 보다도 회로 규모가 작은 회로의 것을 말한다.
다음에, 본 발명의 제10 실시 형태에 관한 반도체 집적 회로 장치를 설명한다.
도 26은 본 발명의 제10 실시 형태에 관한 반도체 집적 회로 장치의 단면도이다.
도 26에 도시한 단면은 칩(1)이, 실리콘 웨이퍼에 형성되어 있을 때의 것이다.
도 26에 도시한 바와 같이, 제10 실시의 형태에 관한 장치로는 분리 영역(10)이, P형 실리콘 기판(P-SUB) 이다. P형 실리콘 기판(10)은 예를 들면 웨이퍼 그 자체이다. 기판(10) 중에는 복수의 큰 N형 웰(N-WELL)(22)이 설치된다. 제2 실시의 형태에 관한 장치로는 큰 웰(22-3 내지 22-5, 22-8)의 4개가 설치된다. 4개의 큰 웰(22-3 내지 22-5, 22-8)에는 각각, SRAM(3), DRAM(4), 플래시-EEPROM(5), 논리 회로(8)가 형성되어 있다. 큰 웰(22-3 내지 22-5, 22-8)에는 각각 각 기능 회로에 알맞은 전원 전위가 공급되도록 하고 있다. 제10 실시 형태에 관한 반도체 집적 회로 장치로는 웰(22-3)에 고전위 전원 VCC이, 웰(22-4)에 고전위 전원 VDD(4)가, 웰(22-5)에 고전위 전원 VDD(5)이, 웰(22-8)에 고전위 전원 VDD(8) 공급되어있다. 고전위 전원 VCC은 도시하지 않은 저전위 전원 VSS와 동시에, 칩(1)의 외부에서 공급되는 외부 전원이고, 고전위 전원 VDD(4), VDD(5), VDD(8)은 각각, 외부 전원 전위 VCC를 칩(1) 내에서 전압 변환함으로써 발생된 내부 전원이다.
도 27은 도 26에 도시하는 웰(22-8)의 단면도이다.
도 27에 도시한 바와 같이, 큰 N형 웰(22-8) 중에는 P형 웰(23-8)과, N형 웰(24-8)이 각각 형성되어 있다. P형 웰(23-8)에는 저전위 전원 VSS (접지 전위)가 공급되어 있다. P형 웰(23-8)에는 NMOS(15)가 형성되어 있다. 또한, N형 웰(24-8)에는 큰 N형 웰(22-8)과 마찬가지로, 고전위 전원 VDD(8)이 공급되어 있다. N형 웰(24-8)에는 PMOS(15)가 형성되어 있다. N형 웰(24-8)은 큰 N형 웰(22-8)보다도 높은 불순물 농도를 갖고 있다. N형 웰(24-8)은 없어도 된다.
큰 N형 웰(22-8) 중에는 P형 웰(25-8)이 형성되어 있다. P형 웰(25-8)에는 저전위 전원 VSS (접지 전위)가 공급되어 있다. P형 웰(25-8) 중에는 N형 웰(26-8)과, P형 웰(27-8)이 각각 형성되어 있다, N형 웰(26-8)에는 고전위 전원 VDD(8' )가 공급되어 있다. 전원 VDD(8' )는 전원 VDD(8)을 칩(1) 내에서 전압 변환함으로써 발생된 내부 전원이다. N형 웰(26-8)에는 PMOS(16)이 형성되어 있다. 또한, P형 웰(27-8)에는 저전위 전원 VSS가 공급되어 있다. P형 웰(27-8)에는 NMOS(16)이 형성되어 있다. P형 웰(27-8)은 P형 웰(25-8) 보다도 높은 불순물 농도를 갖고있다. P형 웰(27-8)은 N형 웰(24-8)과 같이 없어도 된다.
논리 회로(8)는 기본적으로 NMOS(15, 16), PMOS(15, 16)에 의해 구성되지만, 논리 회로(8)를 내부 전원 VDD(8' )에 의해 구동되는 NMOS(16), PMOS(16)만으로 구성하여도 된다. 이 경우에는 내부 전원 VDD(8)에 의해 구동되는 NMOS(15), PMOS(15)는 예를 들면 내부 전원 VDD(8)로부터 내부 전원 VDD(8' )를 발생시키는 전압 발생 회로 등에 사용되면 좋다. 또한, 큰 N형 웰(22-8) 중에는 P형 웰(25-6)과 동일한 P형 웰이 복수 형성되어 있어도 좋다.
또, 도 27에 있어서, 참조 부호G는 MOSFET의 게이트를 도시하고 있다. 다음에, 본 발명의 제11 실시 형태에 관한 반도체 집적 회로 장치를 설명한다. 도 28은 본 발명의 제11 실시 형태에 관한 반도체 집적 회로 장치가, 테스트되어 있을 때의 평면도이다.
도 28에 도시한 바와 같이, 패드(104)는 3열에서 지그재그 배치로 되어 있더라도 좋다. 이상, 본 발명을 실시 형태에 의해 설명하였지만, 다음과 같은 변형이 가능하다. 예를 들면 기능 회로로서는 프로세서(2), SRAM(3), DRAM(4), 플래시-EEPROM(5), D/A 컨버터(6), 애널로그 회로(7), 논리 회로(8)의 7종류를 예로 들었지만, 다른 회로라도 좋다. 또한, 1개의 반도체 칩에 형성하는 기능 회로는 여러가지로 조합할 수 있다.
또한, 외부 전위 전원 VCC를 프로세서(2), 혹은 SRAM(3)이 형성되어 있는 웰에 부여하였지만, 다른 기능 회로가 형성되는 웰에 부여하여도 된다. 또한, 외부 전위 전원 VCC이 부여되는 웰을 또 형성하고, 이 웰에 다른 웰에 부여하는 전위를 발생시키는 회로를 형성하여도 된다.
다음에, 이 발명의 제12 실시 형태를 설명한다.
도 29는 이 발명의 제1 내지 제11 실시 형태에 관한 반도체 집적 회로 장치 칩의 기본 구성을 도시한 평면도이다.
도 29에 도시한 바와 같이, 이 발명에 관한 반도체 집적 회로 장치에서는 예를 들면 프로세서(2), SRAM(3), DRAM(4), 플래시-EEPROM(5)의 기능 회로가 각각, 상호 분리된 웰(22-2 내지 22-5)에 형성된다. 이 때문에, 웨이퍼 상에 형성된 복수의 칩을 동시에 테스트하더라도, 다른 칩에 포함되고 있는 기능 회로의 영향을 받기 어렵고, 도 5를 참조하여 설명한 바와 같이, 각 기능 회로 각각에서 정밀도가 높은 테스트를 실현할 수 있다. 정밀도가 높은 테스트를 실현함으로써, 웨이퍼 단계에서의 제품 검사의 수율이 향상한다.
이 제12 실시 형태는 예를 들면 전원 전압이 현재의 3.3V 보다도, 더욱 저하할 때, 웨이퍼 단계에서의 제품 검사의 수율을 더욱 향상시키고자 하는 것이다.
도 29에 도시한 바와 같이, 이 발명에 관한 반도체 집적 회로 장치의 기본 구성에서는 기능 회로의 전원 계통 VCC, VSS 중, 전원 VSS가 기판의 바이어스 계통과 공통이다.
도 30은 도 29에 도시한 칩을 멀티 테스트하는 상태를 모식적으로 도시한 모식도이다. 또, 도 30은 전원 계통만을 도시한다.
도 30에 도시한 바와 같이, 한 장의 웨이퍼(11) 상에 형성된 칩(1A 내지 1D)이 있다. 테스트 장치(300)는 칩(1A 내지 1D) 각각에 대응한 VCC 발생기(301A 내지 301D)를 갖고 있다. VCC 발생기(301A 내지 301D)는 각각 테스트 장치 내 고전위 V와 테스트 장치 내 접지 전위 GND와의 전위차로부터, 칩(1A 내지 1D)의 전원, 즉 고전위 VCC, 저전위 VSS를 발생시킨다. 발생된 고전위 VCC, 저전위 VSS는 각각 칩(1A 내지 1D) 각각에 공급된다. 고전위 VCC는 집적 회로를 동작시키기 위한 고전위 전원, 저전위 VSS는 집적 회로를 동작시키기 위한 저전위 전원 및 P형 기판의 바이어스 전위에 사용된다.
도 31은 도 30에 도시한 상태의 등가 회로도이다. 도 31에는 칩(1A 내지 1D)에 형성되어 있는 집적 회로를 각각 부하(RA 내지 RD)로서 도시하고 있다.
도 31에 도시한 바와 같이, 칩(1A 내지 1D) 각각을, 동시에 테스트하는 상태는 부하(RA 내지 RD) 각각에, 동시에 전류가 흐르고 있는 상태이다. 부하(RA 내지 RD) 각각 흐르는 전류는 저전위 VSS에 유입된다. 저전위 VSS는 각각 웨이퍼(11)를 통해 상호 접속된다. 이 때문에, 칩(1A)에 공급되는 전원(VCCA, VSSA)의 리플, …, 칩1D에 공급되는 전원(VCCD, VSSD)의 리플은 각각, 각 전원의 리플의 고조파가 되고, 각 부하(RA 내지 RD)의 양 끝에 인가된다. 이것을, 도 32에 도시한다.
도 32는 도 30에 도시한 각 칩의 전원의 리플을, 모식적으로 도시한 모식도이다.
도 32 중, 참조 부호(400A)는 칩(1A)의 전원의 리플, 참조 부호(400B)는 칩(1B)의 전원의 리플, 참조 부호(400C)는 칩(1C)의 전원의 리플 참조 부호(400D)는 칩(1D)의 전원의 리플을 각각 도시하고 있다. 칩(1A 내지 1D)를 하나씩 테스트한 경우, 칩(1A 내지 1D) 각각의 전원의 리플은 참조 부호(400A 내지 400D)에 도시한 바와 같게 된다.
그러나, 칩(1A 내지 1D)을 동시에 테스트한 경우에는 참조 부호(400A 내지 400D)에 도시한 전원의 리플이 상호 중첩되어 참조 부호(401)에 도시한 바와 같은 고조파가 된다. 그리고, 칩(1A 내지 1D) 각각의 전원의 리플은 참조 부호(401A 내지 401D)에 도시한 바와 같이 고조파가 된다.
혹시, 칩(1A 내지 1D)을 동시에 테스트하고 있을 때, 칩(1C)에 불량이 있고, 칩(1C)의 고전위 VCCC에서 저전위 VSSC에 큰 전류가 흘렀다고 한다. 이 때, 참조 부호(400C)에 도시한 바와 같이, 칩(1C)의 전원의 리플은 커지고, 보다 큰 고조파(401)가 된다. 이 때문에, 참조 부호(401A 내지 401D)에 도시한 각 칩의 전원의 리플도 더욱 커진다.
현재, 트랜지스터의 미세화에 따라서, 전원 전압은 5V에서 3.3V, 3.3V에서 2.5V, …, 로 저하하고 있다. 전원 전압이 매우 작아졌을 때, 전원에 큰 리플이 발생하면, 참조 부호(402)에 도시한 바와 같이, 전원 전압이 트랜지스터의 동작 보증 전압 이하가 되거나, 혹은 참조 부호(403)에 도시한 바와 같이, 트랜지스터의 내압 보증 전압 이상으로 되거나 한다. 전원 전압이 트랜지스터의 동작 보증 전압 이하가 되면, 불량인 칩(1C) 외에 다른 칩(1A, 1B, 1D)에도 동작 불량이 발생하여, 테스트시에 불량으로 판단된다. 또한, 전원 전압이 트랜지스터의 내압 보증 전압 이상이 되면 칩(1A, 1B, 1D)의 트랜지스터가 파괴된다. 이러한 문제는 트랜지스터의 미세화 및 저전원 전압화가 진전하면 점점 커진다.
또한, 동시에 테스트되는 칩수는 현재, 4개, 8개, 16개 등 소수이지만, 이후 32개, 64개로 증가하고, 궁극적으로는 웨이퍼(11)에 형성되는 칩 전부가 동시에 테스트되도록 한다. 이러한 경우, 하나의 불량인 칩을 위해서 31개의 칩, 혹은 63개의 칩, 최악의 경우, 웨이퍼(11)에 형성되어 있는 칩의 모두를 불량으로 해버린다.
이러한 사정에 의해, 저전압화가 촉진된 칩을 멀티 테스트 할 때, 웨이퍼 단계에서의 제품 검사의 수율은 이후, 저하하는 것을 예상할 수 있다.
이러한 사정을 해소하기 위해서는 칩(1A 내지 1D)을 하나씩 테스트하면 좋다. 그러나, 칩(1A 내지 1D)을 하나씩 테스트하면, 웨이퍼 한 매당 테스트 시간이 증가하여 작업 처리량이 악화한다.
도 33은 이 발명의 제12 실시 형태에 관한 테스트 시스템의 구성을 도시한 시스템 구성도이다.
작업 처리량을 악화시키지 않고, 또한 제품 검사의 수율을 저하시키지 않기 위해서는 도 33에 도시한 바와 같은 파사이트 방식의 테스트 시스템을 사용하고, 한번에 복수매의 웨이퍼(11A 내지 11D)를 테스트하는 것이 좋다. 파사이트 방식의 테스트 시스템에서는 웨이퍼(11A 내지 11D)당, 하나의 칩이 테스트된다.
이와 같이, 이 발명의 제1 내지 제11 실시 형태에 관한 반도체 집적 회로 장치는 제12 실시 형태에 관한 파사이트 방식의 테스트 시스템에 의해 테스트함으로 써, 작업 처리량이 악화하지 않고, 또한 제품 검사의 수율도 저하하지 않도록 할 수 있다.
다음에, 이 발명의 제13, 제14 실시 형태를 계속해서 설명한다.
그런데, 도 33에 도시한 바와 같이, 파사이트 방식의 테스트 시스템은 복수의 테스트 스테이션(200A 내지 200D)를 갖고, 고액이다. 이 때문에, 파사이트 방식의 테스트 시스템은 많은 액수의 설비 투자가 필요하다.
그래서, 제13 실시 형태에서는 한 장의 웨이퍼에 형성되어 있는 복수의 칩을, 동시에 테스트하더라도, 전원의 리플이 고조파가 되는 사정을 해소할 수 있고, 웨이퍼 단계에서의 제품 검사의 수율의 저하를 억제할 수 있는 반도체 집적 회로 장치를 제공하고, 제14 실시 형태에서는 그 테스트 시스템을 제공하는 것을 목적으로 하고 있다.
도 34는 제13 실시 형태에 관한 반도체 집적 회로 장치칩의 기본 구성을 도시한 평면도이다.
도 34에 도시한 바와 같이, 제13 실시 형태에 관한 반도체 집적 회로 장치에서는 집적 회로의 전원 계통(VCC, VSS)과, 기판의 바이어스 계통(VSS-SUB)을, 칩1' 상에서 상호 분리하고 있다. 구체적으로는 칩1'의 내부에 있어서, 기판의 바이어스에 사용되는 저전위 VSS-SUB의 배선(501)이, 집적 회로의 동작 전원에 사용되는 저전위 VSS의 배선(502)에 접속되지 않는다. 그리고, 배선(501)에는 패드(503)를 통해 저전위 VSS-SUB가 공급되고, 배선(502)에는 패드(503)과는 다른 패드(504)를 통해 저전위 VSS가 공급된다. 또, 배선(505)은 고전위 VCC의 배선이다. 배선(505)에는 패드(506)를 통해 고전위 VCC가 공급된다.
도 35는 도 34에 도시한 칩을 멀티 테스트하는 상태를 모식적으로 도시한 모식도이다. 또, 도 35에는 전원 계통만을 도시한다.
도 35에 도시한 바와 같이, 테스트 장치 300'는 칩(1'A 내지 1'D) 각각에 대응한 VCC 발생기(301A 내지 301D)를 갖고 있다. VCC 발생기(301A 내지 301D)에 의해 발생된 고전위 VCC, 저전위 VSS는 각각 칩(1'A 내지 1'D) 각각 공급된다. 고전위 VCC는 집적 회로를 동작시키기 위한 고전위 전원, 저전위 VSS는 집적 회로를 동작시키기 위한 저전위 전원에 사용된다.
또한, 테스트 장치(300')는 칩(1'A 내지 1'D) 각각에 대응하고, 기판에 바이어스 전위를 부여하기 위한 바이어스 전원 단자(302A 내지 302D)를 갖고 있다. 테스트 장치(300')에서는 웨이퍼(11)가 P형의 실리콘이기 때문에, 바이어스 전원 단자(302A 내지 302D)는 테스트 장치 내 접지점 GND에 접속된다. 혹시, N형의 실리콘 웨이퍼에 형성된 집적 회로 장치를 테스트하는 경우에는 바이어스 전원 단자(302A 내지 302D)는 테스트 장치(300') 안에 설치되는 VCC 발생기(도시하지 않음)에 접속된다. 이 경우의 VCC 발생기는 바이어스 전위 전용으로서, 집적 회로용의 VCC 발생기(301A 내지 301D)의 밖에 설치되는 것이 바람직하다.
도 36, 도 35에 도시한 상태의 등가 회로도이다. 도 36에는 칩(1'A 내지 1'D)에 형성되어 있는 집적 회로를 각각 부하 (R'A 내지 R'D)로서 도시하고 있다.
도 36에 도시한 바와 같이, 칩(1'A 내지 1'D) 각각을 동시에 테스트하고 있는 상태는 부하(R'A 내지 R'D) 각각에 동시에 전류가 흐르고 있는 상태이다. 부하(R'A 내지 R'D) 각각 흐른 전류는 저전위 VSSA 내지 VSSD 각각에 유입된다. 이들의 저전위 VSSA-VSSD는 웨이퍼(11)의 바이어스 전위 VSS-SUB에서 PN 접합(PNJ)을 통해 분리되어 있다. 또한, 바이어스 전위 VSS-SUB는 테스트 장치(300')에 의해, 저전위 VSSA 내지 VSSD와는 다른 전원 시스템으로부터 공급된다. 이 때문에, 칩(1'A)에 공급되는 전원(VCCA, VSSA)의 리플, …, 칩1'D에 공급되는 전원(VCCD, VSSD)의 리플은 각각, 각 칩(1'A 내지 1'D)마다 독립한다. 이것을, 도37에 도시한다.
도 37은 도 35에 도시한 각 칩의 전원의 리플을 모식적으로 도시한 모식도이다.
도 37 중, 참조 부호(400'A)는 칩(1'A)의 전원의 리플 참조 부호(400'B)는 칩(1'B)의 전원의 리플, 참조 부호(400'C)는 칩(1')의 전원의 리플, 참조 부호(400'D)는 칩(1'D)의 전원의 리플을 각각 도시하고 있다. 칩(1'A 내지 1'D)을 하나씩 테스트한 경우에는 칩(1'A 내지 1'D) 각각의 전원의 리플은 참조 부호(400'A 내지 400'D)에 도시한 바와 같이 된다.
또한, 각 칩(1'A 내지 1'D)의 전원(VCCA 내지 VCCD, VSSA 내지 VSSD)이, 웨이퍼(11)의 바이어스 전위(VSS-SUB)로부터 PN 접합에 의해 분리되어 있기 때문에, 칩(1'A 내지 1'D)을 동시에 테스트하더라도, 칩(1'A 내지 1'D) 각각의 전원의 리플은 도 32에 도시한 바와 같이 고조파는 되기 어렵다. 따라서, 도 37에 도시한 바와 같이, 칩(1'A 내지 1'D) 각각의 전원의 리플은 거의 그대로가 된다.
이러한 이점에 의해, 전원 전압이 5V에서 3.3V, 3.3V에서 2.5V, …, 로 저하한 경우에서, 예를 들면 칩(1'C)에 불량이 있고, 칩(1'C)의 전원에 큰 리플이 발생하더라도, 다른 칩(1'A), 칩(1'B, 1'D)의 전원에는 영향이 거의 없다. 따라서, 불량인 칩(1'C) 외에 다른 칩(1A, 1B, 1D)에도 동작 불량이 발생하는 경우 및 칩(1A, 1B, 1D)의 트랜지스터가 파괴되거나 하는 경우를 각각 억제할수 있다.
도 38은 이 발명의 제13 실시 형태에 관한 반도체 집적 회로 장치칩이 웨이퍼(11)의 위에 형성되어 있는 상태를 도시한 평면도이다.
도 38에 도시한 칩(1')에서는 VSS 배선(502)이 메쉬 형상으로 형성되고, VSS-SUB 배선(501)이 VSS 배선(502)의 외주를 따라서 환상으로 형성되어 있다. 또, VCC 배선(505)는 생략하고 있다. 도면의 번잡화를 막기 위함이다.
도 38에 도시한 바와 같이, 복수의 칩(1')의 하나 하나에, 전위 VSS-SUB를 공급하기 위한 패드(503), 저전위 VSS를 공급하기 위한 패드(504) 및 고전위 VCC를 공급하기 위한 패드(506)가 형성되어 있다. 그리고, 칩(1')의 내부에 있어, VSS-SUB 배선(501)은 VSS 배선(502)으로부터 분리되어 있다.
도 39는 이 발명의 제13 실시 형태에 관한 반도체 집적 회로 장치칩을 패키징할 때의 평면도이다.
제13 실시 형태에 관한 칩(1')을 패키징할 때, 도 39에 도시한 바와 같이, 기판 바이어스용의 패드(503)와, 집적 회로의 동작 전원용의 패드(504)를 각각 리드 단자(507)에 접속하면 좋다. 리드 단자(507)는 VSS용 단자이다. 이에 따라, 기판 및 집적 회로의 저전위 전원의 전위는 각각 저전위 VSS가 되고, 기판은 저전위 VSS에 바이어스된다. 기판이 전위 VSS에 바이어스되고, 집적 회로는 정상적인 동작을 행한다.
또, 도 39는 일례에 있어서, 패드(503)와 패드(504)를 각각, 별도의 리드 단자에 접속하고, 별도의 리드 단자로부터 저전위 VSS를 공급하여도 된다.
도 40은 이 발명의 제14 실시 형태에 관한 테스트 시스템의 구성을 도시한 시스템 구성도이다.
도 40에 도시한 바와 같이, 제14 실시 형태에 관한 테스트 시스템에서는 테스트 장치(300')를 이용함과 동시에, 한 장의 웨이퍼(11)에 형성되어 있는 4개의 칩(1'A 내지 1'D)을 동시에 테스트한다. 이와 같이 하여, 전원의 리플이 고조파가 되는 사정을 해소할 수 있다. 따라서, 도 40에 도시한 테스트 시스템은 도 33에 도시한 4개의 테스트스테이션(200A 내지 200D)을 갖는 파사이트 방식의 테스트 시스템과 마찬가지로, 테스트 정밀도를 얻을 수 있다. 또한, 파사이트 방식의 테스트 시스템에 비하여 테스트 스테이션(200)의 수를 줄일 수 있고, 파사이트 방식의 테스트 시스템에 비하여 보다 소액의 설비 투자로 해결한다.
또한, 파사이트 방식의 테스트 시스템과 동등한 설비 투자를 행하고, 예를 들면 테스트 스테이션의 수를 파사이트 방식의 테스트 시스템과 동일하다고 한다면, 한번에 테스트할 수 있는 칩의 수는 더욱 증가된다. 즉, 제14 실시 형태에 관한 테스트 시스템은 제12 실시 형태에 관한 테스트 시스템보다도 설비 투자당 처리 능력이 커진다.
이와 같이, 제13, 제14 실시 형태에서는 한 장의 웨이퍼에 형성되어 있는 복수의 칩을, 동시에 테스트하더라도, 전원의 리플이 고조파가 되는 사정을 해소할 수 있고, 웨이퍼 단계에서의 제품 검사의 수율의 저하를 억제할 수 있는 반도체 집적회로 장치와 그 테스트 시스템을 제공할 수 있다.
다음에, 이 발명의 제15 실시 형태를 설명한다.
이 제15 실시 형태는 제13, 제14 실시 형태에 의해 설명한 테스트 장치(300')를, 멀티 테스트 시에 발생하는 전원의 리플의 발생을, 보다 강력히 억제할 수 있도록 개량한 것이다.
도 41은 제15 실시 형태에 관한 테스트 장치의 구성을 도시한 구성도이다. 또, 도 41에서는 전원 계통만을 도시한다.
도 41에 도시한 바와 같이, 테스트 장치(300'')는 복수의 칩 각각 대응한 VCC 발생기(301A 내지 301D)를 갖고 있다. VCC 발생기(301A)는 도시하지 않은 칩(1'A0에 대하여, 고전위 전원 단자(303A)를 통해 고전위 VCCA를, 저전위 전원 단자(304A)를 통해 저전위 VSSA를 각각 공급한다. 마찬가지로, VCC 발생기(301B)는 도시하지 않은 칩(1'B)에 대하여, 고전위 전원 단자(303B)를 통해 고전위 VCCB를, 저전위 전원 단자(304B)를 통해 저전위VSSB를 각각 공급하고, …, VCC 발생기(301D)는 도시하지 않은 칩(1'D)에 대하여, 고전위 전원 단자(303D)를 통해 고전위 VCCD를, 저전위 전원 단자(304D)를 통해 저전위 VSSD를 각각 공급한다.
테스트 장치(300'')는 각 VCC 발생기(301A 내지 301D)와 전원 단자(303A 내지 303D, 304A 내지 304D)와의 사이에 설치된 전원 전압 검지 회로(305A 내지 305D) 및 차단 스위치(306A 내지 306D)를 갖고 있다. 또한, 검지 회로(305A 내지 305D)에 의해 검지된 검지 전압이, 정상적인 범위 내인지 외인지를 판정하는 검지 전압 판정 장치(307), CPU(308) 및 차단 스위치(306A 내지 306D)를 드라이브하는 스위치 드라이버(309)를 갖고 있다.
다음에, 테스트 장치(300'')의 동작을 설명한다.
검지 회로(305A 내지 305D)는 각각 칩(1'A 내지 1'D)의 동작 시에 칩(1'A 내지 1'D)의 전원 전압의 변동을 검지한다. 검지 회로(305A 내지 305D)에 의해 검지된 검지 전압은 검지 전압 판정 장치(307)에 보내진다. 검지 전압 판정 장치(307)는 칩(1'A 내지 1'D)의 전원 전압의 전압 변동이 정상적인 범위 내인지 외인지를 판정한다. 정상적인 범위 외의 전압 변동이 있었다고 판정되었을 때, 판정 장치(307)는 CPU(308)에 대하여 정상적인 범위 외의 전압 변동이 있는 칩을 알리는 신호를 출력한다. 여기서, 칩(1'C)에 정상적인 범위 외의 전압 변동이 있었다고 하자. 이 때, 판정 장치(307)는 칩(1'C)에 정상적인 범위 외의 전압 변동이 있는 것을 알리는 신호를 CPU(308)에 대하여 출력한다. CPU(308)는 칩(1'C)의 전원을 차단시키는 명령(신호)을 스위치 드라이버(309)에 출력한다. 스위치 드라이버(309)는 칩(1'C)에 전원 전압을 공급하고 있는 전원 계통을 차단하기 위해서, 차단 스위치(306C)를 드라이브한다. 드라이브된 차단 스위치(306C)는 VCC 발생기(301C)와, 전원 단자 (303C, 304C)와의 접속을 끊는다. 이 결과, 정상 범위 외의 전압 변동을 초래한 칩(1'C)에는 전원 전압이 공급되지 않게 되고 그 동작은 정지된다.
이러한 테스트 장치(300')에 따르면, 예를 들면 토 37에 도시한 바와 같이, 동시 테스트되어 있는 칩(1'C)에, 큰 전원의 리플이 발생할 때 칩(1'C)의 동작을 정지할 수 있다. 이 때문에, 다른 칩(1'A, 1'B, 1'D)의 전원의 리플은 또한 작아진다.
이러한 전원의 리플을, 보다 작게 할 수 있는 테스트 장치(300')는 반도체 집적 회로 장치의 테스트 항목의 중에서도 섬세성이 요구되는 테스트, 예를 들면 IDDQ(기능 테스트시의 정적 소비 전류의 측정) 등에서, 상술한 동작을 행하므로써, 그 테스트의 정밀도를 더욱 높게 할 수 있다.
다음에, 이 발명의 제16, 제17, 제18, 제19실시 형태를 계속해서 설명한다.
상술한 제13 실시 형태에 관한 칩은 프로세서, SRAM, DRAM, 플래시-EEPROM 등의 결합에 의해 구축되는 원하는 반도체 장치 시스템을, 1개의 칩에 집적한 반도체 집적 회로 장치(시스템 온 실리콘 기술)에 사용되었다. 그러나, 제13실시 형태에 관한 칩, 즉 멀티 테스트시에 그 테스트 정밀도를 향상할 수 있는 칩은 시스템 온 실리콘 기술뿐만 아니라, 프로세서칩, SRAM칩, DRAM칩, 플래시-EEPROM 칩 등, 단독 기능의 제품에도 사용할 수 있다. 이들의 단 기능의 제품은 회로 기판 상에서 상호 결합됨으로써 원하는 반도체 장치 시스템을 구축한다.
이하, 제13 실시 형태에 관한 칩을, 단독 기능의 반도체 집적 회로 장치에 적용한 대표적인 예를, 프로세서(제16 실시 형태), DRAM (제17 실시 형태), NAND형플래시-EEPROM (제18 실시 형태), D/A 컨버터(제19 실시 형태)의 순으로 설명한다. 또, 이들 이 외의 단 기능의 반도체 집적 회로 장치, 예를 들면 SRAM, 애널로그 제품, 논리 제품 등에도 적용할 수 있는 것은 물론이다.
도 42는 이 발명의 제16 실시 형태에 관한 프로세서를 도시한 도면으로, 도42a는 평면도, 도 42b는 도 42a 중의 42B-42B선에 따른 단면도이다. 도 42a, 도 42b에는 프로세서를 구성하는 회로 블럭을, 내부 전압을 발생시키는 내부 전압 발생기(51-2), 연산 회로, 레지스터 회로 등을 구성하기 위한 논리 회로(52-2), 칩 내부로 처리된 신호를 외부에 출력하거나 및 칩 외부에서의 신호를 칩 내부에 입력하는 I/O회로(53-2)의 3개의 블럭으로 크게 구별한다.
도 42a, 도 42b에 도시한 바와 같이, P형 실리콘 기판(10)에는 큰 N형 웰(22-2)이 형성되어 있다. 프로세서를 구성하는 3개의 회로 블럭, 즉 내부 전압 발생기(51-2), 논리 회로(52-2), I/O 회로(53-2)는 각각에, 이 큰 웰(22-2)에 배치된다.
N형 웰(222)에는 고농도 P+형 웰(23A-2, 23B-2), N형 웰(22-2) 보다도 높은 농도를 갖는 고농도 N+형 웰(24A-2, 24B-2) 및 P형 웰(25-2)이 형성되어 있다. 이 P형 웰(25-2)에는 고농도 N+형 웰(26-2), P형 웰(25-2) 보다도 높은 농도를 갖는 고농도 P+형 웰(27-2)이, 또 형성되어 있다.
N형 웰(22-2)에는 바이어스 전위로서 외부 고전위 전원 VCC가 공급된다. 또한, P형 웰(25-2)에는 바이어스 전위로서 외부 저전위 전원 VSS가 공급된다.
내부 전압 발생기(51-2)는 P+형 웰(23A-2)에 형성되는 NMOS (도시하지 않음) 및 N+형 웰(24A-2)에 형성되는 PMOS (도시하지 않음)에 의해서 구성된다. N+형 웰(24A-2)에는 PMOS의 백 게이트 바이어스 및 PMOS의 소스 전위로서, 전원 VCC가 공급된다. 또한, P+형 웰(23A-2)에는 NMOS의 백게이트 바이어스 및 NMOS의 소스 전위로서, 외부저전위 전원 VSS가 공급된다. 내부 전압 발생기(51-2)는 전위차(VCC-VSS)에 의해 동작되고, 소정의 내부 전위 VDD'를 발생시킨다.
논리 회로(52-2)는 P+형 웰(27-2)에 형성되는 NMOS(도시하지 않음) 및 N+형 웰(26-2)에 형성되는 PMOS(도시하지 않음)에 의해 구성된다. N+형 웰(26-2)에는 PMOS의 백게이트 바이어스 및 PMOS의 소스 전위로서 내부 전위VDD'가 공급된다. 또한, P+형 웰(27-2)에는 NMOS의 백게이트 바이어스 및 NMOS의 소스 전위로서, 외부 저전위 전원 VSS가 공급된다. 논리 회로(52-2)는 전위차(VDD'-VSS)에 의해 동작되고, 소정의 연산 처리 등을 행한다.
I/O 회로(53-2)는 P+형 웰 23(B-2)에 형성되는 NMOS (도시하지 않음) 및 N+형 웰(24B-2)에 형성되는 PMOS (도시하지 않음)에 의해서 구성된다. N+형 웰(24B-2)에는 PMOS의 백게이트 바이어스 및 PMOS의 소스 전위로서, 전원 VCC이 공급된다. 또한, P+형 웰(23B-2)에는 NMOS의 백게이트 바이어스 및 NMOS의 소스 전위로서, 외부저전위 전원 VSS가 공급된다. I/O 회로(53-2)는 전위차(VCC-VSS)에 의해 동작되고, 소정의 신호 출력 및 신호 입력을 행한다.
또한, 특히 도 42a에 도시한 바와 같이, 전원 VCC은 패드(505)를 통해, 칩내부에 설치된 VCC 배선(505)에 공급되고, 전원 VSS는 패드(504)를 통해, 칩 내부에 설치된 VSS 배선(502)에 공급된다. P형 기판(10)에 기판 바이어스 전위를 부여하기 위한 VSS-SUB 배선(501)은 VSS 배선(502)와는 별도로, 칩 내부에 설치된다. VSS-SUB 배선(501)에는 패드(503)를 통해, 특히 도 42b에 도시한 바와 같이, 실제 사용 중에는 전원 VSS가 공급되고, 웨이퍼 상태에서의 테스트 중에는 전위적으로는 동일 레벨이지만, 전원 VSS와는 다른 기판용 전원 VSS-SUB가 공급된다.
이러한 프로세서는 제13, 제14 실시 형태로 설명한 칩과 같이, 기판 바이어스용 전원 계통과 집적 회로용 전원 계통을 별도로, 칩 내부에 갖고 있고, 웨이퍼에 형성된 복수의 칩을 동시에 테스트하더라도 (멀티 테스트), 각 칩의 전원의 리플을 저감할 수 있는 구조를 갖고 있다. 따라서, 멀티 테스트를 행해도, 정밀도가 높은 테스트를 행할 수 있고, 웨이퍼 단계에서의 제품 검사에서의 수율을 향상할 수 있다.
도 43은 이 발명의 제17 실시 형태에 관한 DRAM을 도시한 도면으로, 도 43a는 평면도, 도 43b는 도 43a 중 43B-43B선에 따른 단면도이다. 도 43a, 도 43b에는 DRAM을 구성하는 회로 블럭을 내부 전압을 발생시키는 내부 전압 발생기(51-4), 정보를 기억하는 메모리셀(54-4), 데이타를 메모리셀에 기록 및 메모리셀로부터 판독하는 메모리 주변 회로(55-4), I/O 회로(53-4)의 4개의 블럭으로 대별된다.
도 43a, 도 43b에 도시한 바와 같이, P형 실리콘 기판(10)에는 큰 N형 웰(22-4)이 형성되어 있다. DRAM을 구성하는 4개의 회로 블럭, 즉 내부 전압 발생기(51-4), 메모리셀(54-4), 주변 회로(55-4), I/O 회로(53-4)는 각각, 이 큰 웰(22-4)에 배치된다.
N형 웰(22-4)에는 고농도 P+형 웰(23A-4, 23B-4), 고농도 N+ 형 웰(24A-4, 24B-4), P형 웰(25A-4, 25B-4)이 형성되어 있다. 또한, P형 웰(25B-4)에는 고농도 N+ 형 웰(26B-4), 고농도 P+형 웰(27B-4)이 또 형성되어 있다.
N형 웰(22-4)에는 제16 실시 형태와 같이, 바이어스 전위로서 외부 고전위 전원 VCC이 공급된다. 또한, P형 웰(25B-2)에는 바이어스 전위로서 외부 저전위 전원 VSS가 공급된다.
내부 전압 발생기(51-4)는 P+형 웰(23A-4)에 형성되는 NMOS(도시하지 않음), 및 N+ 형 웰(24A-4)에 형성되는 PMOS (도시하지 않음)에 의해서 구성된다. N+ 형 웰(24A-4)에는 PMOS의 백게이트 바이어스 및 PMOS의 소스 전위로서, 전원 VCC가 공급된다. 또한, P+형 웰(23A-4)에는 NMOS의 백게이트 바이어스, 및 NMOS의 소스 전위로서, 외부 저전위 전원 VSS가 공급된다. 내부 전압 발생기(51-4)는 전위차(VCC-VSS)에 의해 동작되고, 플러스값을 갖는 내부 전위VDD'와, 마이너스값을 갖는 내부 전위 VBB를 발생시킨다.
또, 현재의 DRAM에서는 워드선(도시하지 않음)을 승압 구동하기 위한 전위 VPP, 캐패시터의 플레이트 전극에 부여되는 플레이트 전위 VPL, 데이타를 판독하기 전에 비트선(도시하지 않음)을 프리차지할 때에 사용되는 프리차지 전위 VBL 등의 내부 전위가 있지만, 이 제17 실시 형태로서는 생략되어 있다. 마찬가지로, 이것들의 내부 전위 VPP, VPL, VBL을 사용하는 주변 회로에 대해서도, 생략한다.
메모리셀(54-4)은 P형 웰(25A-4)에 형성된다. 메모리셀(54-4)은 다이내믹형이다. 다이내믹형의 메모리셀(54-4)은 정보를 전하로서 대비하는 캐패시터(도시하지 않음)과, 이 캐패시터에 소스를 접속하고, 비트선(도시하지 않음)에 드레인을 접속하고, 워드선(도시하지 않음)에 게이트를 접속한 NMOS (트랜스퍼 트랜지스터, 도시하지 않음)에 의해서 구성된다. P 웰(25A-4)에는 NMOS (트랜스퍼 트랜지스터)의 백게이트 바이어스로서 내부 마이너스 전위 VBB가 공급된다.
주변 회로(555)는 P+형 웰(27B-4)에 형성되는 NMOS (도시하지 않음), 및 N+ 형 웰(26B-4)에 형성되는 PMOS (도시하지 않음)에 의해서 구성된다. N+ 형 웰(26B-4)에는 PMOS의 백게이트 바이어스, 및 PMOS의 소스 전위로서 내부 전위 VDD'가 공급된다. 또한, P+형 웰(27B-4)에는 NMOS의 백게이트 바이어스 및 NMOS의 소스 전위로서 외부 저전위 전원 VSS가 공급된다. 주변 회로(55-4)는 전위차(VDD-VSS)에 의해 동작된다.
I/O 회로(53-4)는 P+형 웰(23B-4)에 형성되는 NMOS(도시하지 않음) 및 N+형 웰(24B-4)에 형성되는 PMOS (도시하지 않음)에 의해 구성된다. N+형 웰(24B-4)에는 PMOS의 백게이트 바이어스 및 PMOS의 소스 전위로서, 전원 VCC가 공급된다. 또한, P+형 웰(23B-4)에는 NMOS의 백게이트 바이어스 및 NMOS의 소스 전위로서, 외부 저전위 전원 VSS가 공급된다. I/O 회로(53-4)는 전위차(VCC-VSS)에 의해 동작된다.
또한, 제16 실시 형태와 같이, 특히 도 43a에 도시한 바와 같이, N형 웰(22-4)에 형성된 DRAM에 전원 전압을 공급하기 위한 VSS 배선(502)은 P형 기판(10)에, 바이어스 전위를 부여하기 위한 VSS-SUB 배선(501)으로부터 분리되어 있다.
이 때문에, 특히 도 43b에 도시한 바와 같이, 제17 실시 형태에 관한 DRAM에서도, 웨이퍼 상태에서의 테스트 중에, VSS 배선(502)에 전위 VSS를 공급하고, VSS-SUB 배선(501)에 전위 VSS-SUB를 공급할 수 있다.
이러한 제17 실시 형태에서는 제16 실시 형태와 같이, 웨이퍼 상태에서의 테스트 중에, N형 웰(22-4)에 형성되는 DRAM의 전원 VSS와, P형 기판(10)의 바이어스 전위 VSS-SUB를 별도로 부여할 수 있기 때문에, 웨이퍼에 형성된 복수의 칩을 동시에 테스트하더라도, 각 칩의 전원의 리플을 저감할 수 있는 구조이다. 따라서, 멀티 테스트를 행해도, 정밀도가 높은 테스트를 행할 수 있고, 웨이퍼 단계에서의 제품 검사에서의 수율을 향상할 수 있다.
도 44는 이 발명의 제18 실시 형태에 관한 플래시-EEPROM을 도시한 도면으로, 도 44a는 평면도, 도 44b는 도 44a 중의 44B-44B선에 따른 단면도이다. 도 44a, 도 44b에서는 플래시-EEPROM을 구성하는 회로 블럭을, 내부 전압을 발생시키는 내부 전압 발생기(51-5), 정보를 기억하는 레모리셀(54-5), 데이타를 메모리셀에 기록, 및 메모리셀로부터 판독하는 메모리 주변 회로(55-5), I/O 회로(53-5)의 4개의 블럭으로 대별한다.
도 44a, 도 44b에 도시한 바와 같이, P형 실리콘 기판(10)에는 큰 N형 웰(22-5)이 형성되어 있다. EEPROM을 구성하는 4개의 회로 블럭, 즉 내부 전압 발생기(515), 메모리셀(N-5), 주변 회로(55-5), I/O 회로(53-5)는 각각, 이 큰 웰(22-5)에 배치된다.
N형 웰(22-5)에는 P형 웰(25A-5, 25B-5, 25C-5, 25D-5)이 형성되어 있다. 이들 P형 웰 중, P형 웰(25B-5)에는 고농도 N+ 형 웰(26B-5), 고농도 P+형 웰(27B-5)이 형성되어 있다. 마찬가지로, P형 웰(25C-5)에는 고농도 N+형 웰(26C -5), 고농도 P+형 웰(27C-5)이 형성되고, P형 웰(25D-5)에는 고농도 N+형 웰(26D-5), 고농도 P+형 웰(27D-5)이 형성되어 있다.
N형 웰(22-5)의 바이어스 전위는 플래시-EEPROM의 기본적인 3개의 동작모드에 의해서 전환된다. 우선, 데이타 기록 모드(WRITE)일 때 N형 웰(22-5)에는 외부 고전위 전원 VCC, 혹은 도시한 바와 같이 내부 전원 VDD'에 바이어스된다. 또한, 데이타 판독 모드(READ)일 때, 데이타 기록 모드(WRITE)와 같이, N형 웰(22-5)에는 외부고전위 전원 VCC, 혹은 도시한 바와 같이 내부 전원 VDD'에 바이어스된다. 또한, 데이타 소거 모드(ERASE)일 때, N형 웰(22-5)에는 전원 VCC 보다도 높은 프라스 전위인 전위 VEE가 된다.
또한, P형 웰(25B-5, 25C-5, 25D-5)은 각각에 외부 저전위 전원 VSS로 바이어스된다.
내부 전압 발생기(515)는 P+형 웰(27B-5)에 형성되는 NMOS (도시하지 않음), 및 N+ 형 웰(26B-5)에 형성되는 PMOS (도시하지 않음)에 의해서 구성된다. N+ 형 웰(26B-5)에는 PMOS의 백게이트 바이어스 및 PMOS의 소스 전위로서, 전원 VCC가 공급된다. 또한, P+형 웰(27B-5)에는 NMOS의 백게이트 바이어스 및 NMOS의 소스 전위로서, 외부 저전위 전원 VSS가 공급된다. 내부 전압 발생기(515)는 전위차(VCC-VSS)에 의해 동작되고, 플러스값을 갖는 내부 전위 VDD', 전원 VCC 보다도 높은 플러스값을 갖는 내부 전위 VEE, 마이너스값을 갖는 내부 전위 VBB를 발생시킨다.
또, 현재의 플래시-EEPROM, 특히 NNdD형으로서는 데이타를 기록할 때에, 기록 선택된 워드선(도시하지 않음)에 부여하는 전위 VPP, 마찬가지로 기록 비선택의 다른 워드선에 부여하는 전위 VM 등의 내부 전위, 혹은 외부로부터 부여되는 전위가 있지만, 이 제18 실시 형태에서는 생략되어 있다. 마찬가지로 이들의 전위 VPP, VM을 사용하는 주변 회로에 대해서도 생략한다.
메모리셀(54-5)은 P형 웰(25A-5)에 형성된다. 메모리셀(54-5)은 불휘발성형이다. 불휘발성형의 메모리셀(545)은 정보를 트랜지스터 임계치 전압으로 치환하고 기억하는 임계치 가변형의 트랜지스터에 의해 구성된다. 임계치 가변형의 트랜지스터는 게이트 절연막 중에, 부유 게이트를 갖고, 여기에 축적된 전자의 량에 따라서 임계치 전압을 변화시킨다. 또한, 메모리셀(545)은 임계치 가변형의 트랜지스터가 8개, 혹은 16개 직렬로 접속된, 소위 유닛셀로 되어 있고, NAND형이다. 유닛셀의 소스는 소스선(도시하지 않음)에, 드레인은 비트선(도시하지 않음)에 접속된다.
P형 웰(25A-5)의 바이어스 전위는 플래시-EEPROM의 기본적인 3개의 동작 모드로 전환된다. 우선, 데이타 기록 모드(WRITE)일 때, P형 웰(25A-5)의 바이어스 전위는 마이너스 내부 전위 VBB가 된다. 또한, 데이타 판독 모드(READ)일 때에는 전원 VSS에 된다. 또한, 데이타 소거 모드(ERASE)일 때에는 전위 VEE가 된다.
주변 회로(55-5)는 P+형 웰(27C-5)에 형성되는 NMOS (도시하지 않음), 및 N+ 형 웰(26C-5)에 형성되는 PMOS (도시하지 않음)에 의해 구성된다. N+형 웰(26C-5)에는 PMOS의 백게이트 바이어스 및 PMOS의 소스 전위로서 내부 전위 VDD'가 공급된다. 또한, P+형 웰(27C-5)에는 NMOS의 백게이트 바이어스, 및 NMOS의 소스 전위로서 외부 저전위 전원 VSS가 공급된다. 주변 회로(55-5)는 전위차(VDD'-VSS)에 의해 동작된다.
I/O 회로(53-5)는 P+형 웰(27D-5)에 형성되는 NMOS (도시하지 않음), 및 N+ 형 웰(26D-5)에 형성되는 PMOS(도시하지 않음)에 의해서 구성된다. N+ 형웰(26D-5)에는 PMOS의 백게이트 바이어스, 및 PMOS의 소스 전위로서, 전원 VCC가 공급된다. 또한, P+형 웰(27B-5)에는 NMOS의 백게이트 바이어스 및 NMOS의 소스 전위로서, 외부저전위 전원 VSS가 공급된다. I/O 회로(53-5)는 전위차(VCC-VSS)에 의해 동작된다.
또한, 제16, 제17 실시 형태와 같이, 특히 도 44a에 도시한 바와 같이, N형 웰(22-5)에 형성된 플래시-EEPROM에 전원 전압을 공급하기 위한 VSS 배선(502)은 P형 기판(10)에 바이어스 전위를 부여하기 위한 VSS-SUB 배선(501)으로부터 분리되어 있다.
이러한 제18 실시 형태에 관한 플래시-EEPROM에서는 제16, 제17 실시 형태와 같이, 특히 도 44b에 도시한 바와 같이, 웨이퍼 상태에서의 테스트 중에, VSS 배선(502)에 전위 VSS를 공급하고, VSS-SUB 배선(501)에 전위 VSS-SUB를 공급할 수 있다.
따라서, 웨이퍼 상태에서의 테스트 중에, 플래시-EEPROM의 전원 VSS와, P형 기판(10)의 바이어스 전위 VSS-SUB를 별도로 부여할 수 있으므로, 멀티 테스트를 행해도, 정밀도가 높은 테스트를 행할 수 있고, 웨이퍼 단계에서의 제품 검사에서의 수율을 향상할 수 있다.
도 45는 이 발명의 제19 실시 형태에 관한 D/A 컨버터를 도시한 도면으로, 도 45a는 평면도, 도 45a는 도 45a 중의 45B-45B선에 따른 단면도이다. 도 45a, 도 45b에는 D/A 컨버터를 구성하는 회로 블럭을, 내부 전압을 발생시키는 내부 전압 발생기(512), 애널로그 회로(53-6), 디지털 회로(57-6), 및 I/O 회로(53-6)의 3개의 블럭으로 크게 구별한다.
도 45a, 도 45b에 도시한 바와 같이, P형 실리콘 기판(10)에는 큰 N형 웰(22-6)이 형성되어 있다. D/A 컨버터를 구성하는 3개의 회로 블럭, 즉, 내부 전압 발생기(51-6), 애널로그 회로(56-6), 디지털 회로(57-5), I/O 회로(53-6)는 각각, 이 큰 웰(22-6)에 배치된다.
N형 웰(22-6)에는 고농도 P+형 웰(23A-6, 23B-6), 고농도 N+ 형 웰(24A-6, 24B-6), P형 웰(25A-5, 25B-6)이 형성되어 있다. P형 웰(25A-6)에는 고농도 N+ 형 웰(26A-6), 고농도 P+형 웰(27A-6)이, 더욱 형성되어 있다. 또한, P형 웰(25B-6)에는 고농도 N+ 형 웰(26B-6), 고농도 P+형 웰(27B-6)이, 형성되어 있다.
N형 웰(22-6)에는 바이어스 전위로서 외부 고전위 전원 VCC가 공급된다. 또한, P형 웰(25A-6, 25B-6) 각각은 바이어스 전위로서 외부저전위 전원 VSS가 공급된다.
내부 전압 발생기(51-6)는 P+형 웰(23A-6)에 형성되는 NMOS (도시하지 않음), 및 N+ 형 웰(24A-6)에 형성되는 PMOS (도시하지 않음)에 의해서 구성된다. N+ 형 웰(24A-6)에는 PMOS의 백게이트 바이어스, 및 PMOS의 소스 전위로서, 전원 VCC가 공급된다. 또한, P+형 웰(23A-6)에는 NMOS의 백게이트 바이어스, 및 NMOS의 소스 전위로서, 외부 저전위 전원 VSS가 공급된다. 내부 전압 발생기(51-6)는 전위차(VCC-VSS)에 의해 동작되고, 애널로그 회로용의 내부 전위 VDD'와, 디지털 회로용 내부 전위 VDD''를 발생시킨다.
애널로그 회로(56-6)는 P+형 웰(27A-6)에 형성되는 NMOS (도시하지 않음), 및 N+ 형 웰(26A-6)에 형성되는 PMOS (도시하지 않음)에 의해서 구성된다. N+ 형 웰(26A-6)에는 PMOS의 백게이트 바이어스, 및 PMOS의 소스 전위로서 내부 전위 VDD'가 공급된다. 또한, P+형 웰(27A-6)에는 NMOS의 백게이트 바이어스, 및 NMOS의 소스 전위로서, 외부 저전위 전원 VSS가 공급된다. 애널로그 회로(56-6)는 전위차(VDD'-VSS)에 의해 동작된다.
디지털 회로(57-5)는 P+형 웰(27B-6)에 형성된 NMOS (도시하지 않음), 및 N+형 웰(26B-6)에 형성되는 PMOS (도시하지 않음)에 의해서 구성된다. N+형 웰(26B-6)에는 PMOS의 백게이트 바이어스, 및 PMOS의 소스 전위로서 내부 전위 VDD''가 공급된다. 또한, P+형 웰(27B-6)에는 NMOS의 백게이트 바이어스, 및 NMOS의 소스 전위로서, 외부 저전위 전원 VSS가 공급된다. 디지털 회로(57-6)는 전위차(VDD''-VSS)에 의해 동작된다.
I/O 회로(53-6)는 P+형 웰(23B-6)에 형성된 NMOS (도시하지 않음), 및 N+ 형 웰(24B-6)에 형성되는 PMOS (도시하지 않음)에 의해서 구성된다. N+형 웰(24B-6)에는 PMOS의 백게이트 바이어스, 및 PMOS의 소스 전위로서, 전원 VCC가 공급된다. 또한, P+형 웰(23B-6)에는 NMOS의 백게이트 바이어스, 및 NMOS의 소스 전위로서, 외부 저전위 전원 VSS가 공급된다. I/O 회로(53-6)는 전위차(VCC-VSS)에 의해 동작되고, 소정의 신호 출력 및 신호 입력을 행한다.
또한, 특히 도 45a에 도시한 바와 같이, 제16 내지 제18 실시 형태와 같이, N형 웰(22-6)에 형성된 D/A 컨버터에 전원 전압을 공급하기 위한 VSS 배선(502)은 P형 기판(10)에 바이어스 전위를 부여하기 위한 VSS-SUB 배선(501)으로부터 분리되어 있다.
이러한 제19 실시 형태에 관한 D/A 컨버터로는 특히 도 45(b)에 도시한 바와 같이, 제16 내지 제18 실시 형태와 같이, 웨이퍼 상태에서의 테스트중에, VSS배선(502)에 전위 VSS를 공급하고, VSS-SUB 배선(501)에 전위 VSS-SUB를 공급할 수 있다.
따라서, 웨이퍼 상태에서의 테스트중에, D/A 컨버터의 전원 VSS와, P형 기판(10)의 바이어스 전위 VSS-SUB를 각각 부여할 수 있기 때문에 멀티테스트를 행해도, 정밀도가 높은 테스트를 행할 수 있고, 웨이퍼 단계에서의 제품 검사에서의 수율을 향상시킬 수 있다.
다음에, 이 발명의 제20 실시 형태를 설명한다.
이 제20 실시 형태는 한 장의 웨이퍼에 형성되어 있는 복수의 칩을, 동시에 테스트해도, 상술한 전원의 리플을 작게 할 수 있고, 또한 고정밀도의 테스트를 행할 수 있는 반도체 집적 회로 장치를 제공하고자 하는 것이다.
집적 회로를 구성하는 회로 블럭안에서, 가장 전원에 리플을 발생시키는 회로 블럭은 I/O 회로이다. I/O 회로 중, 특히 출력 회로는 반도체 집적 회로 장치의 외부 단자(예를 들면 도 39에 도시한 리드 단자)를, 거의 직접 드라이브한다. 즉, 출력 회로는 칩내에 배선된 VCC 배선(예를 들면 도 42a에 도시한 VCC 배선(505))으로부터 전류를 외부 단자로 흘리고, 이 외부 단자를 충전한다. 혹은 외부 단자로부터 칩내에 배선된 VSS 배선[예를 들면 도 42a에 도시한 VSS 배선(502)]에 전류를 흘리고, 이 외부 단자를 방전한다. 특히 외부 단자의 용량은 집적 회로의 내부 배선의 용량에 비교해서 크다. 이 때문에, 출력 회로가 외부 단자를 드라이브할 때에 발생하는 VCC 배선의 전위 저하, 혹은 VSS 배선의 전위 상승은 내부 회로를 드라이브하는 경우에 비교해서, 꽤 큰 것이 된다. 이 결과, 예를 들면 도 42A에 도시한 VCC 패드(506), VSS 패드(504)에 나타나는 전원의 리플은 커진다.
제20 실시 형태에서는 이 사정에 주목하여, VCC 패드(506) VSS 패드(504)에 나타나는 전원의 리플을, 보다 작게 하는 것을 목적으로 한다.
이하, 제20 실시 형태를 DRAM을 예로 들어 설명한다.
도 46은 이 발명의 제20 실시 형태에 관한 DRAM을 도시한 도면으로, 도 46a는 평면도, 도 46b는 도 46a중의 46B-46B선에 따르는 단면도이다. 또, 도 46a, 도 46b에서, 도 42a, 도 42b와 동일한 부분에는 동일한 참조 부호를 붙이고, 다른 부분에 관해서만 설명한다.
도 46a, 도 46b에 도시한 바와 같이, 제20 실시 형태에 관한 DRAM이, 제17실시 형태에 관한 DRAM과 특히 다른 부분은 I/O 회로(53'-4)이다. I/O 회로(53' -4)는 N형 웰(22-4)에 형성된 P형 웰(25C-4)에 형성된다. P형 웰(25C-4)의 바이어스 전위는 VSS 배선(502)으로부터가 아니고, 별도의 전원 배선으로부터 부여된다. 도 46A, 도 46B에 도시한 DRAM에서는 별도의 전원 배선으로서, 마이너스의 내부 전위 VBB의 배선(551)으로부터 부여되는 예를 도시하고 있다. 마이너스의 내부 전위 VBB는 내부 전위 발생 회로(51-4)에 의해 발생되고, 배선(551)을 통해, P형 웰(25C-4)에 부여된다. 이것은 VSS라도 좋지만, 그 때에는 VSS 배선(502), VSS-SUB 배선(501) 외에, 별도의 VSS-WELL 배선을 칩내부에 설치하고, 테스트중에는 VSS 배선(502), VSS-SUB 배선(501), VSS-WELL 배선 각각, 별도의 VSS 레벨의 전위를 부여하도록 하는 것이 바람직하다.
또한, P형 웰(25C-4)에는 고농도 N+형 웰(26C-4) 고농도 P+형 웰(27C-4)이 형성되어 있다.
I/O 회로(53 -4)는 P+형 웰(27C-4)에 형성되는 NMOS (도시하지 않음), 및 N+ 형 웰(26C-4)에 형성되는 PMOS (도시하지 않음)에 의해 구성된다. N+ 형 웰(26C-4)에는 PMOS의 백게이트 바이어스 및 PMOS의 소스 전위로서, 플러스의 내부 전위 VCC가 공급된다. 플러스의 내부 전위 VDD''는 내부 전위 발생 회로(51-4)에 의해 발생되고, VCC 배선(505)과는 다른 배선(552)을 통해, N+형 웰(26C-4)에 부여된다. 또한, P+형 웰(27C-4)에는 NMOS의 백게이트 바이어스 및 NMOS의 소스 전위로서, 마이너스의 내부 전위 VBB가 공급된다. I/O 회로(53-4)는 전위차(VDD''-VBB)에 의해 동작된다.
이러한 DRAM에서는 I/O 회로(53'-4)의, 특히 출력 회로가, 도시하지 않은 외부 단자를 충전할 때, VCC 배선(505)과는 다른 배선(552)으로부터 전류를 외부 단자를 향해서 홀린다. 또한, 외부 단자를 방전할 때, VSS 배선(502)과는 다른 배선(551)에 전류를 흘린다. 이에 따라, 충전 전류/방전 전류는 VCC 배선(505)으로부터 직접 흐르고, 혹은 VSS 배선(502)에 직접 유입되는 일은 없어진다. 따라서, I/O 회로(53'-4)의 출력 회로가, 외부 단자를 드라이브할 때에 발생하는 VCC 배선의 전위 저하하는 사정, 혹은 VSS 배선의 전위 상승하는 사정은 각각 개선되고, VCC 패드 506, VSS 패드(504)에 나타나는 전원의 리플을, 보다 작게 할 수 있다.
이와 같이, 칩이 동작함으로써 발생하는 미소한 전원의 리플이, 더욱 작아짐에 따라서, 한 장의 웨이퍼에 형성되는 복수의 칩을, 동시에 테스트할 때, 더욱 고정 밀도의 테스트를 행할 수 있다.
또, 제20 실시 형태에 관한 반도체 집적 회로 장치가 갖는 I/O 회로는 DRAM 제품뿐만 아니라, 프로세서, 플래시-EEPROM, D/A컨버터, SRAM등, 현재, 알려져 있는 여러가지 반도체 집적 회로 장치 제품에 사용할 수 있는 것은 물론이다.
다음에, 제21 실시 형태를 설명한다.
제21 실시 형태는 제20 실시 형태에 관한 반도체 집적 회로 장치를, 시스템은 실리콘 기술을 이용한 반도체 집적 회로 장치에 적용한 예이다.
도 47은 이 발명의 제21 실시 형태에 관한 반도체 집적 회로 장치의 평면도이다. 또, 도 47에서, 도 42a, 도 42b 내지 도 46a, 도 46b와 동일한 부분에는 동일한 참조 부호를 붙이고, 다른 부분에 관해서만 설명한다.
도 47에 도시한 바와 같이, 제21 실시 형태에 관한 반도체 집적 회로 장치는 제16 내지 제19 실시 형태에 의해 설명한, 프로세서, DRAM, 플래시-EEPROM, D/A 컨버터의 결합에 의해 구축되는 반도체 장치 시스템을, 하나의 기판(10) 위에 집적한 것이다. (이하, 1칩 혼재형의 반도체 집적 회로 장치라고 함.)
또한, 1칩 혼재형의 반도체 집적 회로 장치의 I/O 회로에는 제20 실시 형태에 의해 설명한 I/O 회로를 사용하고 있다.
I/O 회로(53'-2)는 4개 있는 기능 블럭 중, 프로제서 블럭에 배치되어 있다. 프로세서가 형성되는 N형 웰(22-2)에는 P형 웰(25A-2)이 형성되고, I/O 회로(53'-2)는 P형 웰(25A-2)에 형성되어 있다. P형 웰(25A-2)의 바이어스 전위는 VSS 배선(502)으로부터가 아니고, 별도의 전원 배선으로부터 부여된다. 도 47에 도시한 반도체 집적 회로 장치에서는 별도의 전원 배선으로서, 마이너스의 내부 전위 VBB의 배선(551)으로부터 부여되는 예를 도시하고 있다. 마이너스의 내부 전위 VBB는 내부 전위 발생 회로(512)에 의해 발생되고, 배선(551)을 통해, P형 웰(25A-2)에 부여된다.
I/O 회로(53-2)는 도 46a, 도 46b에 의해 설명한 I/O 회로(53-4)와 같은 것이고, 상세한 구성은 도 46a, 도 46b를 참조하여 설명한 대로이다.
이러한 1칩 혼재형의 반도체 집적 회로 장치에서는 제20 실시 형태와 같이, I/O 회로(53' -2)의, 특히 출력 회로가, 도시하지 않은 외부 단자를 충전할 때, VCC배선(505)과는 다른 배선(552)으로부터 전류를 외부 단자를 향해서 흘린다. 또한, 외부 단자를 방전할 때, VSS 배선(502)과는 다른 배선(51)에 전류를 흘린다. 따라서, 칩이 동작함으로써 발생하는 미소한 전원의 리플을, 더욱 작게 할 수 있고, 한 장의 웨이퍼에 형성되는 복수의 칩을, 동시에 테스트했을 때, 더욱 고정밀도의 테스트를 행할 수 있다.
그런데, 1칩 혼재형의 반도체 집적 회로 장치의 테스트로는 칩 전체에서의 테스트 외, 각 기능 블럭마다의 테스트가 있는 것은 상술한 바와 같다. 테스트의 정밀도의 향상은 칩 전체에서의 테스트뿐만 아니라, 각 기능 블럭 개개의 테스트에서도, 도모될 수 있어야 한다.
1칩 혼재형의 반도체 집적 회로 장치에서는 각 기능 블럭끼리, 칩 내부에 형성된 인터페이스 회로(I/F 회로)를 통해 상호 결합되는 경우가 있다. 이 경우의 I/F 회로는 도 42A, 도 42B 내지 도 45A, 도 45B에 도시한 I/O 회로(53-2, 53-4, 53-5, 53-6)와 같은 구성이면 된다., 그러나, 각 기능 블럭이 발생시키는 전원의 리플의 영향이, 적지 않을 것이 예상된다.
이 사정에 감안하여, 도 47에 도시한 1칩 혼재형의 반도체 집적 회로 장치가 갖는 I/O 회로(58' -2, 58' -4, 58'-5, 58'-6)에서는 그 전원을, I/O 회로(53'-2, 53'-4)의 구성과 같이, VCC 배선(505), VSS 배선(502)으로부터 분리되어 있다. 이와 같이 함으로써, 각 기능 블럭이 각각 발생시키는 전원의 리플을 작게 할 수 있다.
따라서, 각 기능 블럭이 동작함으로써 발생하는 미소한 전원의 리플을, 더욱 작게 할 수 있고, 한 장의 웨이퍼에 형성되는 복수 칩의 각 기능 블럭을 동시에 테스트했을 때, 더욱 각 기능 블럭마다 고정밀도의 테스트를 행할 수 있다.
다음에, 이 발명의 제22 실시 형태를 설명한다.
제22 실시 형태는 몇개의 다른 레벨의 전원 전압 VCC에 대응할 수 있는 I/O 회로를 구비한 반도체 집적 회로 장치에 관한 것이다.
현재의 반도체 제품의 전원 전압 VCC은 5V의 제품 외에, 예를 들면 64MDRAM등 고집적도 메모리를 중심으로, 3.3V의 제품이 있다.
이들 반도체 제품을 결합하여 구축되는 반도체 장치 시스템에서는 당연하지만, 전원 전압 레벨이 다른 제품이, 하나의 회로 기판상에 혼재된다. 전원 전압 레벨이 다른 제품을 혼재시켜서 구축되는 시스템에서는 이들 제품끼리 결합시키기 위해서, 인터페이스 회로가 탑재되어 있다. 다른 전원 전압 레벨의 제품끼리는 회로 기판상에서, 인터페이스 회로를 통해, 상호 결합된다.
그러나, 이러한 시스템에서는 인터페이스 회로가 탑재되기 때문에, (1) 회로 기판의 사이즈 축소가 어렵고, (2) 인터페이스 회로를 통해 신호(데이타)의 교환이 행해지기 때문에, 신호의 지연이 생기고, (3) 인터페이스 회로를 구입하기 때문에, 시스템 자체의 가격이 비싸지는 등의 사정이 생긴다.
이러한 사정을 해소하기 위해서, 현재에서는 칩에, 인터페이스 기능을 내장한 기술이 주류가 되고 있다. 간단하게는 I/O 회로의 동작 전압을 5V(VCCA[5V]-VSS [0V])에서부터, I/O 회로의 동작 전압을 (VCCB [3.3V]-VSS[0V])로 전환해 버린다. 이러한 I/O 회로에서는 I/O 회로의 동작 전압이 5V일 때, 그 출력 진폭은 약 5V, 또는 동작 전압이 3.3V일 때, 그 출력 진폭은 약 3.3V가 된다.
이러한 I/O 회로를 구비한 반도체 제품으로는 그 I/O 회로의 출력 진폭이 5V, 및 3.3V중 어디 것이나 되기 때문에, 전원 전압이 5V의 제품, 3.3V의 제품중 어디것이나, 인터페이스 회로를 통하지 않고 결합시킬 수 있다.
그러나, 이러한 제품에는 I/O 회로의 동작 전압이 5V일 때와, I/O 회로의 동작 전압이 3.3V일 때, 입출력 특성이 미묘하게 변화한다고 하는 사정이 있다. 입출력 특성이 미묘한 변화는 5V와 3.3V를 인터페이스하는 현상에서는 무시할 수 있는 범위에 있지만, 3.3V와 2.5V를 인터페이스하는 장래에는 무시할 수 없게 된다고 예상된다. 왜냐하면 전원 전압이 현상보다도 내려가면 상술한 바와 같이 반도체 집적 회로 장치의 동작 전압 마진은 심해지는 경우가 있기 때문이다.
또한 시스템내에서의 데이타 전송 속도는 현상보다도 훨씬 향상해 가는 것을 기대할 수 있다. 데이타 전송 속도가 향상하면, 입출력 특성의 스펙은 보다 엄격해지는 경우도 있다.
그래서, 제22 실시 형태에서는 몇개의 다른 레벨의 전원 전압 VCC에 대응할 수 있는 I/O 회로를 구비한 반도체 집적 회로 장치에서 I/O 회로의 출력 특성을 악화시키는 일없이 전원 전압 VCC의 각 레벨마다 거의 일정하게 할 수 있는 반도체 집적 회로 장치를 제공한다.
도 48은 이 발명의 제22 실시 형태에 관한 반도체 집적 회로 장치를 이용하여 구성되는 시스템을 개략적으로 도시한 도면으로, 도 48a는 전원 전압의 레벨이 동일한 제품끼리 결합한 시스템을 도시한 도면, 도 48b는 전원 전압의 레벨이 다른 제품끼리 결합한 시스템을 도시한 도면이다.
도 48a에 도시한 바와 같이, 프로세서(508A)와 이 프로세서(508A)가 메모리로서 취급하는 DRAM(508B)이 있다. 프로세서(508A) 및 DRAM(508B)의 전원 전압은 각각, 3.3V(VCC=3.3V, VSS=0V)이다.
DRAM(508B)의 칩에는 I/O 회로(53-4)와, 내부 회로(59B)가 형성되어 있다. 그 내부 회로(59B)에는 예를 들면 도 43a, 도 43b에 도시한, 내부 전위 발생 회로(51-4), 메모리셀(54-4), 주변 회로(55-5)등이 포함된다. I/O 회로(53-4) 및 내부 회로(59B)에는 각각, 고전위 VCC가, VCC 배선(505)을 통해 부여된다.
프로세서(508A)의 칩에는 제22 실시 형태에 관한 I/O 회로(53'')와, 내부 회로(59A)가 형성되어 있다. 그 내부 회로(59A)에는 예를 들면 도 42a, 도 42b에 도시한, 내부 전위 발생 회로(512), 논리 회로(52-2) 등이 포함된다. 내부 회로(59A)에는 고전위 VCC가, VCC 배선(505A)을 통해 부여된다. I/O 회로(53'')에는 고전위 VCC가, VCC 배선(505A)과 다른 VCC 배선(505B)을 통해 부여된다. VCC 배선(505A)은 외부 전원 단자(570)에 접속되고 VCC 배선(505B)은 외부 전원 단자(570)와는 다른 외부 전원 단자(571)에 접속되어 있다.
또한, 도 48b에 도시한 바와 같이 DRAM(508B)의 전원 전압이 2.5V(VCCB=2.5V, VSS=0V)일 때, 프로세서(508A)의 I/O 회로(53''에는 고전위 VCCB (2.5V)가, VCC 배선(505A)과 다른 VCC 배선(505B)을 통해 부여된다. 또, 내부 회로(59A)에는 고전위 VCC(3.3V)가 VCC 배선(505A)을 통해 부여된다.
다음에, I/O 회로(53'')의 구체적인 구조 및 회로를 설명한다.
도 49는 이 발명의 제 22 실시 형태에 관한 반도체 집적 회로 장치를 도시한 도면으로, 도 49a는 평면도, 도 49b는 도 49a중의 49B-49B선에 따른 단면도이다. 또한, 도 49a, 도 49b에는 I/O 회로(53'')의 근방만을 도시한다.
도 49A, 도 49B에 도시한 바와 같이, P형 실리콘 기판(10)에는 큰 N형 웰(22)이 형성되어 있다. I/O 회로(53'') 및 내부 회로(도시하지 않음)는 각각, 이 큰 웰(22)에 배치된다.
N형 웰(22)에는 P형 웰(25)이 형성되어 있다. P형 웰(25)에는 고농도 N+형 웰(26), 고농도 P+형 웰(27)이 각각 형성되어 있다.
N형 웰(22)에는 바이어스 전위로서 외부 고전위 전원 VCCA가 공급된다. 또한, P형 웰(25)에는 바이어스 전위로서 외부 저전위 전원 VSS가 공급된다.
I/O 회로(53'')는 P+형 웰(27)에 형성되는 NMOS(도시하지 않음) 및 N+형 웰(26)에 형성되는 PMOS(도시하지 않음)에 의해 구성된다. N+형 웰(26)에는 PMOS의 백게이트 바이어스로서 전위 Vbp가 공급되고, P+형 웰(27)에는 NMOS의 백게이트 바이어스로서 전위 Vbn이 공급된다. I/O 회로(53'')는 전위차 (VCCB-VSS)에 의해 동작된다.
전위 Vbp, Vbn은 각각, I/O 회로(53'')의 동작 전압(VCCB-VSS, 이하 인터페이스 전압이라고 함)이 3.3V일 때와, 2.5V일 때, 그 값이 변화된다. 전위 Vbp, Vbn을 각각, I/O 회로(53'')의 인터페이스 전압의 레벨에 따라서 변화시키는 것으로, I/O 회로(53'')의 회로 임계치 전압을, 인터페이스 전압이 3.3V일 때와, 2.5V일 때로 서로 바꿀 수 있다. 이와 같이 I/O 회로(53'')의 회로 임계치 전압을 그 인터페이스 전압의 레벨에 따라 바꿈으로써, 입출력 특성의 미묘한 변화를 더욱 작게 할 수 있다.
예를 들면 인터페이스 전압 3.3V일 때의 회로 임계치 전압을 "Vth=1.0V"로 가정했을 때, 인터페이스 전압 2.5V일 때의 회로 임계치 전압은 "Vth=1.0V"보다도 낮아진다. 예를 들면 "Vth=0.7V" 로 한다. 이와 같이 함으로써, 입력 회로에서는 약 2.5V의 전압 진폭을 갖는 입력 신호인 "1", "0"의 레벨의 검지를, 약3.3V의 전압 진폭일 때와 동등한 타이밍으로 행할 수 있다. 또한, 출력 회로에서는 약 3.3V의 전압 진폭을 갖는 내부 신호의 "1", "0"의, 약 2.5V의 전압 진폭을 갖는 출력 신호의 "0", "1"로의 변환을, 약3.3V의 전압 진폭일 때와 동등한 타이밍으로 행할 수 있다.
이와 같이 제22 실시 형태에 관한 반도체 집적 회로 장치가 갖는 I/O 회로 (53'')에 따르면, 인터페이스 전압 3.3V일 때의 입출력 특성과, 2.5V일 때의 입출력 특성과의 차를 축소할 수 있고, I/O 회로(53'')의 입출력 특성의 변화를, 더욱 작게 할 수 있다.
또한, 인터페이스 전압에 따른 I/O 회로(53'')의 입출력 특성의 변화가 작아지면, 인터페이스 전압이 3.3V일 때에 I/O 회로(53'')가 발생시키는 전원의 리플과, 인터페이스 전압이 2.5V일 때에 I/O 회로(53'')가 발생시키는 전원의 리플이, 상호 균일화되게 된다. 이 때문에, 한 장의 웨이퍼에 형성되는 복수의 칩을, 동시에 테스트했을 때, 예를 들면 예측할 수 없는 고조파의 발생을 억제할 수 있고, 고정밀도의 테스트를 행할 수 있다.
이러한I/O 회로(53'')를 제1 내지 제15 실시 형태 및 제21 실시 형태에 의해 설명한, 1칩 혼재형의 반도체 집적 회로 장치에 내장함으로써, 인터페이스 회로를 내장하는 일없이, 전원 전압이 다른 다른 반도체 장치 제품이나 전기 기기에 접속할 수 있고, 시스템의 확장을 용이하게 실시할 수 있다고 하는 이점을 얻을 수 있다. 물론, I/O 회로(53'')를, 제16 내지 제20 실시 형태에 의해 설명한, 단기능의 반도체 집적 회로 장치에 내장해도, 같은 이점을 얻을 수 있어, 시스템의 구축이 용이해진다. 그리고, 구축된 시스템에서는 그 시스템의 확장을 용이하게 실시할 수 있게 된다.
다음에, 전위 Vbp, Vbn을 발생시키기 위한, 백게이트 바이어스 전위 설정 회로의 일례를 설명한다.
도 50은 이 발명의 제22 실시 형태에 관한 반도체 집적 회로 장치가 갖는 백게이트 바이어스 전위 설정 회로를 도시한 도면으로 도 50a는 구성도, 도 50b는 전원 전압과 웰바이어스 전위와의 관계를 도시한 도면이다.
도 50a에 도시한 바와 같이, 백게이트 바이어스 전위 설정 회로(60)는 전원 VCC가 3.3V나, 2.5V를 검지하는 VCC 레벨 검지 회로(61)와 검지 회로(61)로부터의 검지 신호에 따라서 전위 Vbp의 전위를 전환하는 N형 웰(26) 전위 전환 회로(62) 및 전위 Vbn의 전위를 전환하는 P형 웰(27) 전위 전환 회로(63)로 구성되어 있다.
도 50b에 전원 VCC의 값과, 전압 설정 회로(60)가 출력하는 전위 Vbp, Vbn과의 관계를 도시한다.
도 50B에 도시한 바와 같이, 내부 회로의 동작 전압 VCCA가 3.3V, 인터페이스 전압 VCCB가 2.5V일 때, 설정 신호 CONT. V를 "1" 레벨로 한다. 설정 신호 CONT. V가 "1" 레벨일 때, 검지 회로(61)는 전환 회로(62, 63)를 활성화 하는 신호를 출력한다. 전환 회로(62)가 활성화하는 동안, 전환 회로(62)는 약 4.5V의 전위Vbp를 출력한다. 마찬가지로 전환 회로(63)가 활성화하는 동안 전환 회로(63)는 약 -1.5V의 전위 Vbn을 출력한다.
또한, 내부 회로의 동작 전압 VCCA 및 인터페이스 전압 VCCB가 모두 3.3V일 때, 설정 신호 CONT.V를 "0" 레벨로 한다. 설정 신호 CONT.V가 "0" 레벨일 때, 검지 회로(61)는 전환 회로(62, 63)를 비활성으로 한다. 전환 회로(62)가 비활성화하는 동안, 전환 회로(62)는 약 3.3V(=VCCB)의 전위 Vbp를 출력한다. 마찬가지로 전환 회로(63)가 비활성하는 동안, 전환 회로(63)는 약 0V(=VSS)의 전위 Vbn을 출력한다.
또, 검지 회로(61), 전환 회로(62, 63)는 각각, 도 50B의 입력과 출력과의 관계에 도시한 바와 같이, 기본적으로 설정 신호 CONT.V의 레벨이 "1"이나 "0"으로, 전위 Vbp의 값 및 전위 Vbn의 값을 각각 전환하는 회로이다. 따라서, 전위 Vbp=4.5V, 전위 Vbn=-1.5V를 각각, 내부 전위 발생 회로에서 발생시켜 놓으면, 검지 회로(61), 전환 회로(62, 63)는 각각 논리 회로의 조합으로 형성할 수 있다.
또한, 전환 회로(62)에 인터페이스 전위 VCCB (2.5V나, 3.3V), 혹은 전원 VCC (3.3V)를 승압하는 승압 회로를 조합하고, 전환 회로(62)가 활성화하는 동안, 인터페이스 전위 VCCB, 혹은 전원 VCC를 승압하여 전위 Vbp를 4.5V로 해도 좋다. 이 경우, 전환 회로(62)가 비활성화하는 동안은 인터페이스 전위 VCCB, 혹은 전원 VCC를 이용하여, 전위 Vbp를 3.3V로 한다.
마찬가지로, 전환 회로(63)에 저전위 전원 VSS(0V)를 강압하는 강압 회로를 내장하고, 전환 회로(63)가 활성화하는 동안, 저전위 전원 VSS(0V)를 강압하고 전위 Vbp를 -1.5V로도 좋다. 이 경우, 전환 회로(63)가 비활성화하는 동안은 저전위 전원 VSS를 이용하여, 전위 Vbp를 0V로 한다.
다음에, I/O 회로(53'')의 회로의 일례를 설명한다.
도 51은 이 발명의 제22 실시 형태에 관한 반도체 집적 회로 장치가 갖는 입력 회로 및 출력 회로의 회로도이다.
도 51에 도시한 바와 같이, 출력 회로(70), 및 입력 회로(71)는 각각, CMOS형의 인버터이다.
출력 회로(70)는 소스를, 인터페이스 전압 VCCB에 접속한 PMOS(72)와, 드레인을, PMOS(72)의 드레인에 접속하고, 소스를, 저전위 전원 VSS에 접속한 NMOS(73)를 포함한다. PMOS(72)의 게이트 및 NMOS(73)의 게이트에는 각각, 내부 신호 dout가 공급된다. 또한, PMOS(72)의 드레인과 NMOS(73)의 드레인과의 접속 노드는 도시하지 않은 출력 패드에 접속된다. 내부 신호 dout가 "0" 레벨일 때, PMOS(72)는 도시하지 않은 외부 단자를, 출력 패드를 통해 인터페이스 전압 VCCB의 레벨로 충전한다. 또한, 내부 신호 dout가 "1" 레벨일 때, NMOS(73)는 외부 단자를, 출력 패드를 통해 전원 VSS 레벨로 방전한다. 이와 같이 하여, "1" "0"의 논리 레벨을 갖는 내부 신호 dout는 각각 "0", "1"의 논리 레벨을 갖는 출력 신호 Dout로 변환된다.
입력 회로(71)는 소스를, 고전위 전원 VCCA에 접속한 PMOS(74)와, 드레인을, PMOS(74)의 드레인에 접속하고, 소스를, 저전위 전원 VSS에 접속한 NMOS(75)를 포함한다. PMOS(74)의 게이트 및 NMOS(75)의 게이트에는 각각 도시하지 않은 입력 패드를 통해 입력 신호 Din이 공급된다. 또한, PMOS(74)의 드레인과 NMOS(75)의 드레인과의 접속 노드는 내부 신호 din의 출력 노드이다. 입력 신호 Din이 "0" 레벨일 때, PMOS(74)는 내부 신호 din의 레벨을, 전원 VCCA의 레벨로 한다. 또한, 입력 신호 Din이 "1" 레벨일 때, NMOS(75)는 내부 신호 din의 레벨을 전원 VSS의 레벨로 한다. 이와 같이, 입력 신호 Din의, "1", "0"의 논리 레벨이 검지되고, 각각 "0", "1"의 논리 레벨을 갖는 내부 신호 din으로서, 칩의 내부 회로에 입력된다.
PMOS(72, 74), PMOS(73, 75)의 단면 구조를, 도 52a, 도 52b에 도시한다.
도 52는 도 51에 도시한 회로의 단면 구조를 도시한 도면이고, 도 52a는 출력 회로의 단면도, 도 52b는 입력 회로의 단면도이다.
도 52a에 도시한 바와 같이, PMOS(72)는 N+형 웰(26)에 형성되고, PMOS(72)의 백게이트에는 전위 Vbp가 공급된다. 또한, NMOS(73)는 P+형 웰(27)에 형성되고, NMOS(73)의 백게이트에는 전위 Vbn이 공급된다.
또한, 도 52b에 도시한 바와 같이, PMOS(74)는 N+형 웰(26'')에 형성되고, PMOS(74)의 백게이트에는 전위 Vbp가 공급된다. 또한 NMOS(75)는 P+형 웰(27'')에 형성되고, NMOS(75)의 백게이트에는 전위 Vbn이 공급된다.
그런데, P+형 웰(27', 27'')은 P형 웰(25)에 직접 형성되어 있다. 그리고, P형 웰(25)에는 전원 VSS가 공급되고, P+형 웰(27', 27'')에는 각각, 전위 Vbn이 공급되고 있다. 전위 Vbn은 도 50b를 참조하여 설명한 바와 같이, -1.5V의 전위로 되는 경우가 있다. 이때, P형 웰(25)과 P+형 웰(27', 27'') 사이에는, 1.5V의 전위차가 생긴다. 이 때, P형 웰(25)로부터 P+형 웰(27', 27'')을 향해서 전류가 흐르면, P+형 웰(27', 27'')의 전위 -1.5V가, 전원 VSS의 전위를 향해서 상승한다. 이러한 경우는 P형 웰(25)을 고저항으로 하고, P+형 웰(27', 27'')을 저저항으로 함으로써 해소된다. 바람직하게는 P형 웰(25)과, P+형 웰(27', 27'') 사이에, 강하 전압 1.5V 정도의 저항 R이 기생되도록 한다. P형 웰(25), P+형 웰(27', 27'')의 저항치의 조절은 P형 불순물의 농도를 조절할 수 있다. 예를 들면 P형 웰의 저항치는 그 P형 불순물의 농도를 높게 하면 낮게 할 수 있고, 반대로 농도를 낮게 하면 높게 할 수 있다.
또, 제22 실시 형태에 관한 반도체 집적 회로 장치가 갖는 I/O 회로는 프로세서뿐만 아니라, DRAM, 플래시-EEPROM, D/A 컨버터, SRAM 등, 현재 알려져 있는 여러가지 반도체 집적 회로 장치 제품, 또한 시스템 온 실리콘 기술을 이용한 반도체 집적 회로 장치 제품에도 적용할 수 있는 것은 물론이다.
다음에, 이 발명의 제23 실시 형태를 설명한다.
도 53은 이 발명의 제23 실시 형태에 관한 DRAM을 도시한 도면이고, 도 53a는 평면도, 도 53b는 도 53a중의 53B-53B선에 따르는 단면도이다. 또, 도 53a, 도 53b에서, 도 46a, 도 46b와 동일한 부분에는 동일한 참조 부호를 붙이고, 다른 부분에 관해서만 설명한다.
도 53a, 도 53b에 도시한 바와 같이, 제23 실시 형태에 관한 DRAM이, 제20 실시 형태에 관한 DRAM과 특히 다른 부분은 큰 N형 웰(22)을, 메모리셀(54-4)을 배치하기 위한 N형 웰(22A-4), 내부 전위 발생 회로(51-4)를 배치하기 위한 N형 웰(22B-4), 주변 회로(55-4) 및 I/O 회로(53-4)를 배치하기 위한 N형 웰(22C-4)마다 분리한 것이다.
이와 같이, N형 웰(22)을 회로의 기능별로 분리해도 좋다. 회로의 기능별로 N형 웰을 분리함으로써, 테스트시 다른 회로의 전기적 노이즈의 영향을 받기어렵게 되어, 더욱 정밀도가 높은 테스트가 가능하게 된다.
다음에, 이 발명의 제24 실시 형태를 설명한다.
도 54는, 이 발명의 제24 실시 형태에 관한 DRAM을 도시한 도면이고, 도 54a는 평면도, 도 54b는 도 54a중의 54B-MB선에 따르는 단면도이다. 또, 도 54a, 도 54b에서, 도 53a, 도 53b와 동일한 부분에는 동일한 참조 부호를 붙이고, 다른 부분에 관해서만 설명한다.
도 54a, 도 54b에 도시한 바와 같이, 제24 실시 형태에 관한 DRAM이, 제23실시 형태에 관한 DRAM과 특히 다른 부분은 N형 웰(22A-4 및 22B-4)에 부여되는 바이어스 전위와, N형 웰(22C-4)마다 부여되는 바이어스 전위를, 따로따로 한 것이다.
이와 같이, N형 웰(22)을, 회로의 기능마다 분리하고, 그리고, 분리된 웰마다, 알맞은 바이어스 전위를 부여하도록 해도 좋다. 분리된 웰마다, 알맞은 바이어스 전위를 부여하도록 함으로써, 테스트시, 다른 회로의 전기적 노이즈의 영향을 받기어렵게 됨과 동시에, 전원의 리플도 더욱 저하시킬 수 있어, 더욱 정밀도가 높은 테스트가 가능하게 된다.
이러한 제23, 제24 실시 형태에 관한 웰 구조는, DRAM뿐만 아니라, 프로세서, 플래시-EEPROM, D/A컨버터, SRAM 등, 여러가지 반도체 제품에 사용할 수 있다.
다음에, 제23, 제24 실시 형태에 관한 웰 구조를 사용한 플래시-EEPROM을 제25 실시 형태로서 설명한다.
도 55는 이 발명의 제25 실시 형태에 관한 플래시-EEPROM을 도시한 도면이고, 도 55a는 평면도, 도 55b는 도 55a중의 55B-5B선에 따르는 단면도이다.
또, 도 55a, 도 55b에서, 도 44a, 도 44b와 동일한 부분에는 동일한 참조 부호를 붙이고, 다른 부분에 관해서만 설명한다.
제25 실시 형태에 관한 플래시-EEPROM이, 제18 실시 형태에 관한 플래시-EEPROM과 특히 다른 부분은 큰 N형 웰(22)을, 메모리셀(54-5)을 배치하기 위한 N형 웰(22A-5), 내부 전위 발생 회로(51-5)를 배치하기 위한 N형 웰(22B-5), 주변 회로(55-5) 및 I/O 회로(53-5)를 배치하기 위한 N형 웰(22C-5)마다 분리한 것이다.
이러한 플래시-EEPROM에서는, N형 웰(22)이 회로의 기능별로 분리되기 때문에, 제23, 제24 실시 형태와 같이, 테스트시, 다른 회로의 전기적 노이즈의 영향을 받기어렵게 된다. 따라서, 정밀도가 높은 테스트가 가능하게 된다.
또한, 특히 웰(25A-5)에 도시된 바와 같이, 분리된 웰에서는, 다른 웰에 관계없이 바이어스 전위의 전환이 가능해진다. 이 때문에, 예를 들면 주변 회로(55-5)를 사용하여 메모리셀(54-5)을 동작시켜서 행하는 테스트 시, 웰(25A-5)의 전위의 변동이 웰(22C-5)로 전해지기 어렵게 된다. 따라서, 상기 테스트 시, 정밀도가 높은 테스트를 행하는 것이 가능해진다.
다음에, 이 발명의 제26 실시 형태를 설명한다.
도 56은 이 발명의 제26 실시 형태에 관한 DRAM을 도시한 도면이고, 도 56a는 평면도, 도 56b는 도 56a중의 56B-MB선에 따르는 단면도이다. 또, 도56a, 도 56b에서, 도 54a, 도 54b와 동일한 부분에는 동일한 참조 부호를 붙이고, 다른 부분에 관해서만 설명한다.
도 56A, 도 56B에 도시한 바와 같이, 제26 실시 형태에 관한 DRAM이 제23실시 형태에 관한 DRAM과 특히 다른 부분은 I/O 회로(53'-4)를 배치하기 위한 N형 웰을 주변 회로(55-4)를 배치하기 위한 N형 웰로부터 분리한 것이다. 도면중에서는, 주변 회로(55-4)가 N형 웰(22C-4)에 배치되고, I/O 회로(53' -4)가 N형 웰(22D-4)에 배치되어 있다. 또한 메모리셀(53'-4)이 형성되는 N형 웰(22A-4)은 내부 전압 발생 회로(51-4)에 의해 발생된 내부 전위 VDD에 바이어스되어 있다.
I/O 회로(53'-4)는, 전원 노이즈가 커지는 것은 상술한 바와 같다 이러한 I/O 회로(53' -4)를 배치하는 웰을, 다른 회로로부터 분리함으로써, 다른 회로는, I/O 회로(53' -4)로부터 발생하는 전기적 노이즈의 영향을, 받기어렵게 된다. 이에 따라, 더욱 정밀도가 높은 테스트가 가능하게 된다.
또한, 메모리셀(54-4)이 형성되는 N형 웰(22A-4)을, 외부 전원 VCC이 아니라, 내부 전압 발생 회로(51-4)에 의해 발생된 내부 전위 VDD''로 바이어스한다. 이에 따라, 메모리셀(54-4)은 외부 전원 VCC의 리플의 영향을, 더욱 받기어렵게 할 수 있고, 메모리셀(54-4)의 테스트를 정밀도 좋게 행할 수 있다.
또, 도 56a, 도 56b에서는, I/O 회로(53' -4)의 고전위측 전원이, 외부 전원 VCC로 되어 있지만, 제20 실시 형태와 같이, 내부 전위 VDD''로서도 좋다. I/O 회로(53' -4)의 고전위측 전원을, 내부 전위 VDD''로 할 때에는, N형 웰(22A-4)의 바이어스 전위를, 내부 전위 VDD'' 와는 다른 다른 내부 전위로 바이어스하는 것이 바람직하다. 이에 따라, 메모리셀(54-4)은 I/O 회로(53'-4)가 발생하는 전기적 노이즈의 영향을, 더욱 받기어렵게 되어, 그 테스트의 정밀도도 더욱 향상한다.
또, 제26 실시 형태에 관한 I/O 회로를, 다른 회로로부터 분리하는 웰 구조는 DRAM뿐만 아니라, 프로세서, 플래시-EEPROM, D/A 컨버터, SRAM 등, 여러 가지 반도체 제품에 사용할 수 있다.
다음에, 이 발명의 제27 실시 형태를 설명한다.
제27 실시 형태는, 플래시-EEPROM의 테스트, 특히 기판에 전자를 방출시켜서 데이타를 소거하는 플래시-EEPROM의 테스트에 관한 것이다.
기판에 전자를 방출시켜서 데이타를 소거하는 플래시-EEPROM에는, 예를 들면 NAND 형의 플래시-EEPROM이 있다.
NAND형의 플래시-EEPROM은 부유 게이트, 이 부유 게이트를 통해 채널에 용량 결합하는 제어 게이트를 갖는 메모리셀을 집적하고 있다. 부유 게이트에는 데이타의 레벨에 따른 량의 전자가 축적된다. 데이타의 레벨에 따른 량의 전자는 메모리셀 임계치 전압을, 데이타의 레벨을 따라서 변화시킨다. 메모리셀은 이 임계치 전압에 의해, 소정의 데이타를 기억한다.
NAND형의 플래시-EEPROM에서는, 데이타를 소거할 때, 제어 게이트에 전압 VSS를 부여하고, N형의 기판과, 이 기판에 형성되고, 메모리셀의 채널이 형성되는 P형 웰의 양자에 각각 플러스의 높은 전압 VEE를 부여한다. 이에 따라, 부유 게이트에 축적된 전자는 웰로 방출된다.
또한, 데이타를 기록할 때에는, 기판에 전압 VCC를 부여하고, 웰에 마이너스의 전압 VBB를 부여한 상태에서, 소스 내지 드레인간에 전압을 공급하고, 제어 게이트에 플러스의 전압 VM을 부여하여 메모리셀을 도통시킨다. 이 상태에서, 기록 선택된 메모리셀의 제어 게이트에, 전압 VM보다도 더욱 높은 플러스의 전압 VPP를 부여한다. 이에 따라, 전자는, 부유 게이트에 주입된다.
이와 같이 데이타를 소거/기록하는 메모리셀은 제어 게이트와 부유 게이트사이의 용량 Ccf, 및 부유 게이트와 채널사이의 용량 Cfc 등 구조적으로 기생하는 용량에 따라서, 그 소거/기록에 관한 특성이 변화한다. 최근의 메모리셀에서는 특히 제조상의 불균일에 의한, 구조적으로 기생하는 용량의 미묘한 변동이 상기한 특성에 큰 영향을 끼칠 때까지 미세화가 진행하고 있다. 상기한 미묘한 변동의 불균일은 칩이라는 국부적인 부분에서는 작지만, 이 칩을 집적한 웨이퍼에서는 상당히 커진다. 예를 들면 웨이퍼 전체에, 균일하게 도전막이나 절연막을 퇴적/성장시켰다고 해도, 실제로는 그 막압 및 막질은 균일하지 않다. 예를 들면 웨이퍼의 중앙 부분의 막압/막질과 웨이퍼의 모서리의 막압/막질에는 큰 차가 있다.
그래서, 최근 데이타의 기록시나, 데이타의 소거시에는 메모리셀, 이 메모리 셀이 형성되는 웰 및 이 웰이 형성되는 기판에 부여되는 전압 VPP, VEE, VBB 등의 전압이, 칩마다 알맞은 값으로 설정되도록 되어 있다.
그러나, 전압 VPP, VEE, VBB 등의 전압을, 칩마다 알맞은 값으로 설정하는 플래시-EEPROM에서는, 특히 한장의 웨이퍼에 형성된 복수개의 칩에서, 소거에 관한 테스트(이하, 소거 테스트라고 함)를 동시에 행할 수 없다고 하는 경우가 있다. 즉, N형의 실리콘 기판은 N형 실리콘 웨이퍼 그 자체이기 때문에, 소거 테스트를 한 장의 웨이퍼에 형성된 복수개의 칩에서 동시에 행하려 해도, 전압 VEE는 하나밖에 설정할 수 없다. 따라서, 칩마다 전압 VEE를 알맞은 값으로 설정하는 플래시-EEPROM에서는, 그 소거 테스트는 한장의 웨이퍼에 형성된 칩에 대해서 하나 하나 행한다. 이 때문에, 한장의 웨이퍼당 테스트 시간이 길어져서, 작업 처리량이 악화한다.
그러나, 제1 내지 제15 실시 형태 및 제21 실시 형태에 따라 설명한, 1칩 혼재형의 반도체 집적 회로 장치 및 제18 실시 형태, 제25 실시 형태에 의해 설명한 플래시-EEPROM에서는, 플래시-EEPROM이 기판(10)에 형성된 웰(225)에 형성되어 있고, 소거 테스트를 한 장의 웨이퍼에 형성된 복수의 칩에서 동시에 행해도, 각 칩마다 알맞은 전압 VEE를 설정할 수 있다.
도 57은 이 발명의 제25 실시 형태에 관한 플래시-EEPROM의 멀티 테스트 방법을 도시한 도면으로, 도 57a는 복수의 플래시-EEPROM 칩이 형성된 웨이퍼의 평면도, 도 57b는 도 57a중 57B-57B선에 따르는 단면도이다.
도 57a, 도 57b에 도시한 바와 같이, 각 웰(22-5)에는 각각 다른 값의 전압 VEE가 부여된다. 이들 다른 값의 전압 VEE는 각각 칩마다 설정된 알맞은 값이다.
설정된 플래시-EEPROM의 소거 테스트를, 한 장의 웨이퍼에 형성된 복수의 칩에서 동시에 행할 수 있고, 한 장의 웨이퍼당 테스트 시간을 짧게 할 수 있다.
또한, 도 57a, 도 57b에 도시한 구조를 갖는 플래시-EEPROM에서는, 전압 값뿐만 아니라, 각 칩마다 전압 VEE를 인가하는 인가 시간을, 알맞은 시간으로 설정할 수 있다. 그리고, 각 칩마다 전압 VEE의 인가 시간을, 알맞은 시간으로 설정한 플래시-EEPROM의 소거 테스트를, 한 장의 웨이퍼에 형성된 복수의 칩에서 동시에 행할 수 있다.
또한, 알맞은 전압 VEE와, 알맞은 전압 VEE의 인가 시간과의 양자를 각각 각 칩마다 설정할 수 있다. 그리고, 각 칩마다, 전압 VEE의 값 및 전압 VEE의 인가 시간을 각각, 알맞은 시간으로 설정한 플래시-EEPROM의 소거 테스트를, 한 장의 웨이퍼에 형성된 복수의 칩에서 동시에 행할 수 있다.
이러한 멀티테스트 방법은 플래시-EEPROM 제품뿐만 아니라, 플래시-EEPROM이 삽입된 1칩 혼재형의 제품에도 사용할 수 있다.
이상, 설명한 바와 같이 본 발명에 따르면, 1개의 반도체 칩에 혼재된, 서로 기능이 다른 복수의 기능 회로 각각의 특성을, 테스트할 때에 정확히 측정할 수 있는 1칩 혼재형 반도체 집적 화로 장치와, 서로 기능이 다른 복수의 기능 회로 각각의 특성을 최대한으로 인출하여 1개의 반도체 칩에 혼재할 수 있는 칩 혼재형 반도체 집적 회로 장치와, 1개의 반도체 칩에 혼재되었다, 서로 기능이 다른 복수의 기능 회로 각각의 특성이 정확한 측정을 가능하게 하는 1칩 혼재형 반도체 집적 회로 장치의 검사 방법을 제공할 수 있다.
또한, 반도체 집적 회로 장치의 테스트를, 한 장의 웨이퍼상에서, 복수의 반도체 집적 회로 장치와 함께 행해도, 상기 반도체 집적 회로 장치 사이의 전기적 간섭, 특히 전원 전압간 간섭을 억제하고, 반도체 집적 회로 장치 개개의 특성을 높은 정밀도로 측정할 수 있는 구조를 갖는 반도체 집적 회로 장치를 제공할 수 있다.
또한, 반도체 집적 회로 장치의 정적 소비 전류 테스트를, 한 장의 웨이퍼상에서, 복수의 반도체 집적 회로 장치와 함께 행해도, 반도체 집적 회로 장치 개개의 정적 소비 전류 특성을 높은 정밀도로 측정할 수 있는 반도체 집적 회로 장치의 검사 장치를 제공할 수 있다.

Claims (16)

  1. 서로 상이한 복수의 기능 회로가 1개의 반도체 칩에 혼재된 1칩 혼재형 반도체 집적 회로 장치에 있어서, 제1 도전형 기판과, 상기 반도체 기판 내에 형성된 제2 도전형의 제1 영역과, 상기 반도체 기판 내에 형성되며 상기 제1 영역과 전기적으로 절연된 제2 도 전형의 제2 영역과, 상기 제1 영역 내에 형성되며 소정 신호의 송수신에 의하여 기능을 수행하는 제1 기능 회로와, 상기 제2 영역 내에 형성되어 소정 신호의 송수신에 의하여 기능을 수행하는 제2 기능 회로를 포함하는 것을 특징으로 하는 1칩 혼재형 반도체 집적 회로 장치.
  2. 제1항에 있어서, 상기 제1 또는 제2 영역에, 불휘발성 메모리 회로, 애널로그 회로, 디지털 회로, 디지털/애널로그 변환 회로, 스태틱형 메모리 회로 및 다이내믹형 메모리 회로 중 적어도 하나를 포함하는 것을 특징으로 하는 1칩 혼재형 반도체 집적 회로 장치.
  3. 제1항에 있어서, 마이너스 전위가 인가되는 제1 도전형의 반도체 영역이 상기 제1 및 제2 영역에 형성되어, 이 반도체 영역에 입출력 회로, 인터페이스 회로 중 어느 하나가 형성되는 것을 특징으로 하는 1칩 혼재형 반도체 집적 회로 장치.
  4. 제1항에 있어서, 상기 제1 및 제2 기능 회로는 상이한 전용 전원을 각각 구비하는 것을 특징으로 하는 1칩 혼재형 반도체 집적 회로 장치.
  5. 서로 상이한 복수의 기능 회로가 1개의 반도체 칩에 혼재된 1칩 혼재형 반도체 집적 회로 장치에 있어서, 제1 도전형 반도체 기판과, 상기 반도체 기판 내에 형성된 제2 도전형의 영역과, 상기 제2 도전형의 영역에 형성되어 상기 반도체 기판과 전기적으로 절연되어 형성되며 소정 신호의 송수신에 의하여 기능을 수행하는 기능 회로를 포함하는 것을 특징으로 하는 1칩 혼재형 반도체 집적 회로 장치.
  6. 서로 기능이 다른 복수의 기능 회로가 1개의 반도체 칩에 혼재된 1칩 혼재형 반도체 집적 회로 장치의 검사 방법에 있어서, 상기 복수의 각 기능 회로 상호간을 상기 반도체 칩 내에 설치한 분리 영역에 의해서 서로 분리함과 동시에, 상기 분리 영역을 상기 반도체 칩의 측면에, 상기 반도체 칩의 전체 둘레에 걸쳐 접촉시키고 상기 복수의 각 기능 회로마다 각각에 전용 전원을 갖게 하고, 검사 공정에 따라서 상기 전용 전원을 온 ·오프시키는 것을 특징으로 하는 1칩 혼재형 반도체 집적 회로 장치의 검사 방법.
  7. 제6항에 있어서, 상기 복수의 기능 회로는 불휘발성 메모리 회로, 애널로그 회로, 디지털 회로, 디지털/애널로그 변환 회로, 스태틱형 메모리 회로, 다이내믹형 메모리 회로 중 적어도 2개를 포함하고, 상기 불휘발성 메모리 회로 및 상기 다이내믹형 메모리 회로 중 어느 하나로 부터 불량 행(行), 불량 열(列)을 특정하는 검사 공정에서, 다른 기능 회로의 전원을 오프시켜 두는 것을 특징으로 하는 1칩 혼재형 반도체 집적 회로 장치의 검사 방법.
  8. 제1 도전형의 반도체 기체, 상기 반도체 기체 내에 형성된 적어도 1개 이상의 제2 도전형의 제1 반도체 영역, 상기 제2 도전형의 제1 반도체 영역 내에 형성되고, 상기 제1 반도체 영역에 의해 상기 반도체 기체와 절연된 제1 도전형의 제2 반도체 영역, 상기 제1, 제2 반도체 영역 각각에 형성되는 반도체 소자에 의해 구성된 반도체 집적 회로부, 전위의 인가점이 되는 제1 패드 전극에 접속되어 있는 상기 반도체 기체에 바이어스 전위를 부여하기 위한 기체 바이어스 계통, 각각 전위의 인가점이 되고 상기 제1 패드 전극과 다른 제2 제3 패드 전극에 각각 접속되어 있는, 상기 반도체 집적 회로부에 동작 전압을 공급하기 위한 고전위 전원 및 저전위 전원을 포함하는 전원 계통을 구비하고, 상기 기체 바이어스 계통이, 상기 전원 계통과 서로 독립되고, 칩 내부에 설치되는 것을 특징으로 하는 반도체 집적 회로 장치.
  9. 제8항에 있어서, 상기 반도체 집적 회로부를 테스트할 때 상기 기체 바이어스 전위와 상기 동작 전압이 상기 제1, 제2, 제3 패드 전극을 통해 서로 독립하여 부여되는 것을 특징으로 하는 것을 특징으로 하는 반도체 집적 회로 장치.
  10. 제9항에 있어서, 1개의 칩을 구성하는 상기 반도체 집적 회로부가 상기 반도체 기체 중에 복수 형성된 상태로 상기 기체 바이어스 전위와 상기 동작 전압을, 상기 반도체 집적 회로부에 각각 설치되어 있는 상기 제1 제2 제3 패드 전극을 통해 서로 독립하여 부여하고, 상기 반도체 집적 회로부의 테스트를 복수의 칩에서 동시에 행하는 것을 특징으로 하는 것을 특징으로 하는 반도체 집적 회로 장치.
  11. 제8항 내지 제10항 중 어느 한 항에 있어서, 상기 제1 패드 전극과 상기 제2 제3 패드 전극 중 어느 한쪽에 각각 전기적으로 접속되고 상기 기체 바이어스 계통과 상기 고전위 전원 및 상기 저전위 전원중 어느 한쪽과의 사이에서 공통이 되는 외부 리드를 갖고, 실제 사용시, 상기 기체 바이어스 전위를 상기 고전위 전원 및 상기 저전위 전원의 어느 한쪽과 공통으로 하여 부여하는 것을 특징으로 하는 반도체 집적 회로 장치.
  12. 제11항에 있어서, 상기 기체 바이어스 전위와 공통이 되는 전원은 상기 제2 반도체 영역에 상기 제2 반도체 영역에 형성되는 상기 반도체 소자의 백 게이트 바이어스 전위를 부여하는 전원인 것을 특징으로 하는 반도체 집적 회로 장치.
  13. 제8항 내지 제10 중 어느 한 항에 있어서, 상기 반도체 기체는 웨이퍼를 구성하고 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  14. 제8항 내지 제10항 중 어느 한 항에 있어서, 상기 제1 반도체 영역은 2개 이상이고, 상기 2개 이상의 제1 반도체 영역 각각에 서로 기능이 다른 집적 회로를 형성하고, 상기 서로 기능이 다른 집적 회로의 결합에 의해 구축되는 반도체 장치 시스템을 상기 반도체 기체에 집적한 것을 특징으로 하는 반도체 집적 회로 장치.
  15. 제14항에 있어서, 상기 서로 기능이 다른 집적 회로는 프로세서, 다이내믹형 RAM, 스태틱형 RAM, EEPROM, D/A 컨버터, 애널로그 회로 및 논리 회로 중 어느 하나로부터 선택되는 것을 특징으로 하는 반도체 집적 회로 장치.
  16. 동시에 검사되는 복수의 반도체 집적 회로 장치 칩에 대응하여 설치된 각 반도체 집적 회로 장치 칩마다, 집적 회로를 동작시키기 위한 전원 전압을 발생시키는 전원 전압 발생기, 상기 복수의 반도체 집적 회로 칩을 동시에 검사할 때, 각 반도체 집적 회로 칩마다의 전원 전압의 변동을 검지하는 검지기, 상기 각 칩마다 검지된 전원 전압의 변동을, 허용 범위 내인지 밖인지를 판정하는 판정기, 및 상기 판정기에 의해 판정된 상기 각칩마다의 전원 전압의 변동이 허용 범위 밖을 나타낸 것이었을 때, 상기 허용 범위 밖의 전원 전압의 변동을 발생시킨 칩에 대한 상기 전원 전압의 공급을 차단하는 차단기를 구비하는 것을 특징으로 하는 반도체 집적 회로 장치의 검사 장치.
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