JPS58154257A - 半導体メモリ集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は冗長技術を適用した半導体メモリ集積回路装置
において、冗長技術適用の有無を電気的に検知する構造
に関する。

半導体メモリ集積回路装置は近年チップが大形化したた
めウェーハ当シの歩留りが低下し、一方構成素子が縮小
化されるため微小な異物や結晶欠陥等の影響でセルの不
良が生じ、製品の歩留りがさらに低下する傾向がある。

そのため半導体メモリ集積回路装置と同一のチップ内に
予備のメモリセルや予備の線を配置しておき、不良のメ
モリセルあるいは不良の線をこれらに置換え、該チップ
を良品として使用する冗長技術が半導体メモリ集積回路
装置に採用されている。

従来の半導体メモリ集積回路装置におけろ冗長技術では
、予備のメモリセルやワード線もしくはビット線あるい
はこれらの両者などを半導体メモリ集積回路装置と同一
のチップ上に設けておき、このチップ上に不良のセルあ
るいは不良の線があノた場合には、その不良部分を予備
のセルや線に置換えて同一のアドレス対応を保持するよ
うにしている。従来の冗長技術においては半導体メモリ
集積回路装置のチップに冗長技術が適用されたか否かを
電気的に判別する手段がなく、製造工程において製品選
−別を行うことができない。またこのチップをパッケー
ジに封止後は、不良が発生しても冗長技術適用の有無が
判らないため不良の解析ができないなどの欠点があった
。

本発明ではこれらの欠点を除き冗長技術適用の有無を知
るために、半導体メモリ集積回路装置と同一チップ上に
、冗長技術の適用を記憶するためプログラム用記憶素子
もしくはこのプログラム用記憶素子を含む回路よりなる
検線部を設けたことを特徴とする。

本発明の構成概念を第１図によって説明する。

冗長技術の適用を記憶するだめのプログラム用記憶素子
もしくはこのプログラム用記憶素子を含む回路からなる
検知部６と、この検知部６と電気的に接続された測定用
の端子１および２とを、半導体メモリ集積回路装置と同
一のチップ上に設けろ。

このチップに冗長技術を適用すると同時に上記検知部６
のプログラム用記憶素子に記憶させる。例えば半導体メ
モリ集積回路装置において、冗長技術を適用しこの適用
が記憶された場合は端子１と端子２の間に所定の電流が
流れ、冗長技術を適用せずプログラム用記憶素子に記憶
されない場合には端子１と端子２の間に電流が流れない
構成とする。あるいはこの逆の方法でもよい。これによ
り端子１および２の間の電流をプログラム用記憶素子の
記憶について比較することによって、冗長技術適用の有
無が区別されろ。

冗長技術適用の有、、−を記憶させるプログラム用、：
、１ 記憶素子としては、電気的にポリシリコン配線を溶断す
る素子、あるいはレーザ光の照射によりアルミニウムま
たはポリシリコン配線を切断する素子、さらに最近では
ｎ　層−１層−ｎ　層形の高抵抗ポリ７リコンをレーザ
光照射により低抵抗化する素子等がある。

次に本発明の実施例を図面とともに説明する。

第２図は本発明の第１の実施例を示す図で、測定用端子
１および２と電気的に接続された検知部１０１に用いる
プログラム用記憶素子にはポリシリコン等の電気的に切
断可能な導電性物質を用いている。これらの端子１およ
び２と検知部１０１を半導体メモリ集積回路装置と同一
のチップ上に設ける。半導体メモリ集積回路装置の試験
結果によって冗長技術を適用する場合には、端子１およ
び端子２の間に電圧を印加して電流を流すことにより検
知部１０１のポリシリコン配線を切断して冗長技術適用
を記憶させる。冗長技術適用の有無を知るためには上記
端子１および端子２に針を立てて電圧を印加する。その
結果端子１と端子２の間に電流が流れない場合は、検知
部１０１のプログラム用記憶素子が切断されていること
を示すので、冗長技術を適用した半導体メモリ集積回路
装置であると判断することができる。

第６図は本発明の第２の実施例を示す図である１゜検知
部１０２のプログラム用記憶素子はポリシリコンまたは
アルミニウム等の導電性物質からなり、測定用の端子１
および端子２と電気的に接続されている。これらの端子
１および端子２と検知部１０２を半導体メモリ集積回路
装置と同一のチップ上に設けている。半導体メモリ集積
回路装置に冗長技術を適用した場合には、検知部１０２
のプログラム用記憶素子の上部からレーザ光１０３を照
射してプログラム用記憶素子のポリシリコン捷たはアル
ミニウム等を切断［冗長技術の適用を記憶させる。この
半導体メモリ集積回路装置に冗長技術が適用されている
か否かを検知するには、本実施例の端子１および端子２
に電圧を印加する。

その結果数端子間に電流が流れなければ、プログラム用
記憶素子が切断されている場合であるから冗長技術を適
用した半導体メモリ集積回路装置であると判断すること
ができろ。

第４図は本発明の第６の実施例を示す図である。。

第４図における検知部１１０は不純物を含まない純粋な
ポリシリコン１０５の両側に不純物を含むポリシリコン
１０４を配置した１層−１層−〇＋階層形高抵抗ポリシ
リコンをプログラム用配憶素ｆとし、端子１および端子
２に接続されている。

この高抵抗ポリシリコンは通常１０　Ω以上の高い抵抗
値を示すが、上記の純粋なポリシリコン１０５と不純物
を含むポリシリコン１０４の一部を被うようにレーザ光
１０３を照射すると、該高抵抗ポリシリコンの抵抗値は
１０〜１ｏ　Ω程度の低抵抗値に変化するという特徴を
持っている。

したがってこの高抵抗ポリシリコンをプログラム用記憶
素子とする検知部１１０とそれに接続された端子１およ
び端子２を、半導体メモリ集積回路装置と同一のチップ
上に設けて冗長技術適用の有無を知ることができる。該
半導体メモリ集積回路装置に冗長技術を適用した場合に
限って検知部１１０の高抵抗シリコンにレーザーｉ　１
０３　ヲ瀧射し低抵抗値に変化させる。冗長技術適用の
有無を知るためには上記端子１および端子２の間に電圧
を印加する。その結果冗長技術を適用している場合には
高抵抗ポリシリコンが低抵抗化さねているため、端子１
と端子２との間の電流が、冗長技術を適用しない場合に
較べて数桁多く流れるから、端子間に流れる電流値を比
較することによって該半導体メモリ集積回路装置に冗長
技術が適用されたか否かを判断することができる。

なおプログラム用記憶素子の製造上のばらつきや記憶さ
せる時のレーザエネルギの変動力とにより、冗長技術適
用を記憶した後におけるプログラム用記憶素子の抵抗値
を制御することが難しく、該抵抗値か１０　Ω以上にな
ることも考えらねる。

この場合プログラム用記憶素子に流れる電流は１μＡ以
下となり測定が難しい。

本発明の第４の実施例は上記したように冗長技術適用を
記憶させた後の抵抗値が１０Ω以上になるような場合に
適用す、る例で、第５図はその実施；１、 側口である。測定用の端子１および端子２を有する検知
部３はｎチャネル形Ｍ　ＯＳ　’）ランジスタ２０１、
プログラム用記憶素子２０６、抵抗２０７を図示のよう
に接続して構成する。グログラム用記憶素子２０６は例
えばｎ　層−１層−〇＋層形高抵抗ポリシリコンを用い
、プログラム用記憶素子２０６と抵抗２０７の抵抗値は
それぞれ１０９Ωと１０８Ω程度とほぼ１０：１程度の
比に保つようにする。このように構成した検知部６を端
子１および２とともに半導体メモリ集積回路装置と同一
のチップ上に設ける１、該チップにおける端子２を高電
位とし端子１を低電位にすれば、冗長技術適用を記憶す
る前においてはプログラム用記憶素子２０６と抵抗２０
７の抵抗比によってｎチャネル形へｌ０８）ランジスタ
２０１は遮断状態となり、端子１と端子２の間に電流は
流れない。冗長技術を適用する場合に限ってプログラム
用記憶素子２０６にレーザ光を照射し、プログラム用記
憶素子２０６の抵抗値を抵抗２０７の抵抗値より１桁程
度低くなるように変化させろ。すなわち冗長技術の適用
を記憶させたプログラム用配憶素子の抵抗値は、記憶さ
せる前におけろ抵抗値より２桁程度低い１０　Ω以下で
よいことになる。

この半導体メモリ集積回路装置において冗長技術適用の
有無を検知する場合は、端子２を高電位端子１を低電位
とし両端子間の電流を測定する。

上記のように冗長技術の適用が記憶された状態てはｎチ
ャネル形ＭＯ８）ランジスタ２０１のゲート電位は端子
２の高電位にバイアスされるため、端子１および２０間
にはこのＭＯＳトラ／ンスタの大きさに伴う電流が流れ
る。したがってプログラム用配憶素子の製造上のばらつ
きやレーザエネルギの変動の影響かあっても、本実施例
の検知部６には大きな電流が流れるので測定しやすく、
半導体メモリ集積回路装置における冗長技術適用の有無
を容易に区別することができる。

以上に述べた第１から第４の実施例に示す検知装置は半
導体メモリ集積回路装置がウェーハ状態にあるか、ある
いはパッケージ封止前のチップに用いる実施例である。

バノケーン封止後の半導体メモリ集積回路装置では外部
リードピンが電気的接続部になるが、上記実施例の各端
子をこれらの外部リードピンに接続すると、通常の使用
状態ではピン間に大きな電流が流れ該集積回路装置にお
けろり−ドピンの機能が損われるため、パッケージに封
止後の半導体メモリ集積回路装置に対し上記実施例の検
知装置により冗長技術適用の有無を判別することは実用
上適当でない。

次にパッケージ封止後の半導体メモリ集積回路装置にお
いて冗長技術適用の有無を検知する第５の実施例を第６
図に示す。冗長技術適用の有無を検知する検知部６は、
プログラム用記憶素子２０６と抵抗２０７およびｎチャ
ネル形ＭＯＳトラ／ジスタ２０１〜２０５により図示の
ように構成し、端子１．２および端子４を設けている。

すなわち本実施例の検知部６においては、スイッチング
用１１チャネル形ＭＯＳトランジスタのソースにそれぞ
れソースとゲートを短絡した４個のｎチャネル形〜１０
Ｓトランジスタを負荷として直列に接続し、この回路の
両端にかｉ、；、％電圧をプロゲラ・用記憶素子と抵抗
との抵抗値一応じて分圧し前記スイッチング用ｎチャネ
ル形ＭＯ８）ランジスタのゲートに加えている。なお各
トランジスタの基板はいずれも端子４に接続しである。

上記の検知部６におけるプログラム用記憶素子２０６に
は例えばｎ　層−Ｉ層＝ｎ　層形高抵抗ポリシリコンを
用い、該プログラム用記憶素子２０６の抵抗値を１０Ω
、抵抗２０７の抵抗値を１０８Ω程度とほぼ１０：１程
度の比に保っておく。このような構成の検知部６と端子
１．２および端子４を半導体メモリ集積回路装置と同、
−のチップ上に設け、本実施例では端子１を半導体メ′
モリ集積回路装置の電源ピンに、端子４を接地ピンに接
続し、端子２は例工ば他のクロックピンまたは空ピンに
接続する。

半導体メモリ集積回路装置は、通常の動作においては上
記端子１に電源電圧を印加し端子２を電源電圧より低電
位にするため、端子１と端子２０間に電流は流れない。

また誤って電圧を加えた場合もｎチャネル形Ｍ、、・、
、ＯＳ　）ラノジスタ２０２、ｒ ２０６．２０４．２０５が直列に接続されているため、
端子２の電位がこれらのトランジスタのしきい電圧の和
以上にならなければ、端子１と端子２の間に電流が流わ
ない。従って通常の使用状態ては該半導体メモリ集積回
路装置に対して上記検知部６は全く影響を与えないこと
になる。

この半導体メモリ集積回路装置に冗長技術を適用した場
合は上記検知部６におけるプログラム用記憶素子２０６
にレーザ光を照射してｎ　層−１層−〇＋層形高抵抗ポ
リシリコンの抵抗値を１０７Ω以下ＶＣ低抵抗化してお
く。

このようにしてパンケージに封止された半導体メモリ集
積回路装置について冗長技術適用の有無を検知する場合
には、通常の使用状態と異り、電源バイアスピ／である
端子１を接地し端子２を高電位にする。冗長技術を適用
しない場合はプロゲラｌ、用記憶素子２０６にレーザ光
が照射されていないだめ、プログラム用記憶素子２０６
の抵抗値は抵抗２０７の抵抗値より高く、ｎチャネル形
Ｍ　ＯＳ　）ランジスタ２０１のゲートに高電圧が印加
されないため端子１と端子２の間に電流は流れない１．
一方この半導体メモリ集積回路装置のチップに冗長技術
が適用されている場合は、プログラム用記憶素子２０６
の抵抗値が抵抗２０７の抵抗値より低く、ＭＯＳ）ラン
ジスタ２０１のゲートに端子２の高電位が印加されるた
め、端子１と端子２の間に電流が流れる。従って半導体
メモリ集積回路装置における冗長技術適用の有無を容易
に判別することができる。上配例では端子１を接地した
例を示したが、端子１を電源電圧の電位に保っておいて
も端子２を該電源電圧の電位以上の高電位にすれば、上
記した冗長技術適用の有無の判別ができることはいうま
でもない。

本実施例では第６の実施例で用いたｎ　層−１層−〇　
層形高抵抗ポリシリコンをプログラム用記憶素子として
使用しているが、これを第１および第２の実施例で用い
たプログラム用記憶素ｒ−に置換えても、本発明である
冗長技術適用の有無を検知する構成は容易に実現できる
。

なお本実施例で示す直列に接続したロチャネル形ＭＯ８
）ランジスタ２０２〜２０５は４段に限定するものでは
なく段数の増減は可能である。また実施例の電位関係を
全て反対にすることによってｐチャネル形ＭＯ８）ラン
ジスタを適用することもできる。

さらに本実施例では半導体メモリ集積回路装置の外部リ
ードピンに検知部の端子を接続した状態を示したが、本
実施例に示す検知部と各端子を半導体メモリ集積回路装
置と同一のチップ上に設けた状態で、測定用の針を立て
ることにより冗長技術適用の有無が検知できることはい
うまでもない。

寸だ端子１と端子２の間の適当な場所に抵抗を挿入する
ことにより検知部の消費電力を低下させろことも可能で
ある。

本発明は上記のように構成されたものであるから、半導
体メモリ集積回路装置のチップにおいて、冗長技術適用
の有無を電気的に容易に検知することができ、製造工程
で製品の選別が可能である。

またプログラム用記憶素子に冗長技術適用を示す記憶が
、正確になされているかいないかを知る記憶確認の手段
としても用いられる。、“・、。

さらにソースとゲートを短絡したＭＯＳ）ランジスタを
負荷としてスイッチング用ＭＯＳトランジスタのソース
に接続し、この回路の両端にかかる電圧をプログラム用
記憶素子と抵抗との抵抗値に応じて分圧し該トランジス
タのゲートに加えた構成の検知部を有し、該検知部の各
端子をそれぞれ外部リードピンに接続した半導体メモリ
集積回路装置では、パッケージ耐重後においても外部か
ら冗長技術適用の有無を電気的に検知することができる
から、製品の不良が発生した場合にも不良解析を行うこ
とが可能である゛。

【図面の簡単な説明】

第１図は本発明の構成概念を示す図、第２図、第６図、
第４図、第５図、第６図はそれぞれ本発明の実施例を示
す図である。 １．２・・・端子 ６．１０１．１０２．１１０・・・検知部１０３・・・
レーザ光照射状態 ２０１〜２０５・・・ｎチャネル形ＭＯ８）ランジスタ
・ｉ、・ ２０６・・・プログラム用記憶素子 ２０７・・・抵抗 代理人弁理士　中村純之助 １−１図 才２図 ０１ １６図 第１頁の続き 社日立製作所武蔵工場内

Claims (1)

【特許請求の範囲】
1. （１）　　チップ上にあらかじめ配置された予備のメモ
   リセルや予備の線に、不良のメモリセルあるいは不良の
   線を置換えて該チップを良品とする冗長技術が適用でき
   るようにした半導体メモリ集積回路装置において、冗長
   技術適用の有無を記憶させるプログラム用記憶素子もし
   くはこのプログラム用記憶素子を含む回路よりなる検知
   部と、該検知部に接続された測定用の端子とを、前記半
   導体メモリ集積回路装置と同一のチップ上に設けたこと
   を特徴とする半導体メモリ集積回路装置。 （２、特許請求の範囲第１項において、検知部はゲート
   とノースを短絡したＭＯＳ）ランジスタを少くとも１個
   以上負荷としてスイッチング用ＭＯＳトランジスタのソ
   ースに接続し、この回路の両端にかかる電圧をプログラ
   ム用記憶素子と抵抗とのそれぞれの抵抗値に応じて分圧
   して前記スイッチング用ＭＯ８）ランジスタのゲートに
   加えて構成し、該検知部の各端子を半導体メモリ集積回
   路装置の外部リードピンに接続したことを特徴とする半
   導体メモリ集積回路装置。