JPS58115828A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS58115828A JPS58115828A JP56211399A JP21139981A JPS58115828A JP S58115828 A JPS58115828 A JP S58115828A JP 56211399 A JP56211399 A JP 56211399A JP 21139981 A JP21139981 A JP 21139981A JP S58115828 A JPS58115828 A JP S58115828A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- node
- input
- external input
- redundant
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/835—Masking faults in memories by using spares or by reconfiguring using programmable devices with roll call arrangements for redundant substitutions
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１） 発明の技術分野
本発明は半導体集積回路、％に内部回路のノードの状態
を外部入出力ピンによって検査できるように−した半導
体集積回路に関する。
を外部入出力ピンによって検査できるように−した半導
体集積回路に関する。
（２）技術の背景
近年の半導体集積回路（以下ＩＣとも称す）の高集積度
化に伴い、いわゆるＬｌｌｌからＶＬＳＩへと進展して
いる。このよう＆Ｌ８Ｉ 、 ＶＬＳＩにおける回路素
子数は膨大なものであシ、数個以内の欠陥回路素子がウ
ェーハプロセス中に発生する確率は非常に高くなる。然
し、例えば数１０万個の回路素子中、高々数個の欠陥回
路素子の発生により当骸チッゾ全体を廃棄してしまうこ
とは、ウエーハグロセスの歩留シ向上にとって好ましく
ない、このため、冗長回路を予めチップ内に搭載してお
き、欠陥回路素子が発生したときはブロービングテスト
彼、蟲該機能を冗長回路素子へ代行させることが行われ
ているーこれＫよシ、歩留シは大幅に改善されることに
なる。この種の手法は、牛導体メモリにおいても実施さ
れている。
化に伴い、いわゆるＬｌｌｌからＶＬＳＩへと進展して
いる。このよう＆Ｌ８Ｉ 、 ＶＬＳＩにおける回路素
子数は膨大なものであシ、数個以内の欠陥回路素子がウ
ェーハプロセス中に発生する確率は非常に高くなる。然
し、例えば数１０万個の回路素子中、高々数個の欠陥回
路素子の発生により当骸チッゾ全体を廃棄してしまうこ
とは、ウエーハグロセスの歩留シ向上にとって好ましく
ない、このため、冗長回路を予めチップ内に搭載してお
き、欠陥回路素子が発生したときはブロービングテスト
彼、蟲該機能を冗長回路素子へ代行させることが行われ
ているーこれＫよシ、歩留シは大幅に改善されることに
なる。この種の手法は、牛導体メモリにおいても実施さ
れている。
（３）従来技術と問題点
上記の冗長回路の導入により、本来不良となるべきＩＣ
が相轟数救済されている。ところがこのようなＩＣＫよ
って不都合なことが生じている。これは、ＩＣチ、グを
完全にΔツケージ化したｖｋＫ、各ｌ （ｔ４ ｙケー
ジ内において冗長回路素子が使われているか（使用）使
われていないか（未使用）の識別をすることができない
ことである。勿論、ＩＣ／４．ケージを解体すれば即座
に分ることであるが、これでは良品のＩＯ２，ケージを
無くしてしまうので全く意味がない。
が相轟数救済されている。ところがこのようなＩＣＫよ
って不都合なことが生じている。これは、ＩＣチ、グを
完全にΔツケージ化したｖｋＫ、各ｌ （ｔ４ ｙケー
ジ内において冗長回路素子が使われているか（使用）使
われていないか（未使用）の識別をすることができない
ことである。勿論、ＩＣ／４．ケージを解体すれば即座
に分ることであるが、これでは良品のＩＯ２，ケージを
無くしてしまうので全く意味がない。
一旦ＩＣパ、ケージ化されたものについて、後から、冗
長回路素子の使用又は未使用を識別することは、メーカ
ー１１１１にとっては、ニーデーからのクレーム処理等
において、重大関心事である・例えばメモリのランダム
書込み・読、出しテストにおいて、あるアドレスによっ
て指定される回路素子（例えばメモリセル）が本来の位
置にあるか、冗長回路素子へ飛ばされているかに応じて
当骸テスト結果に差が出１てくることもあるからである
。
長回路素子の使用又は未使用を識別することは、メーカ
ー１１１１にとっては、ニーデーからのクレーム処理等
において、重大関心事である・例えばメモリのランダム
書込み・読、出しテストにおいて、あるアドレスによっ
て指定される回路素子（例えばメモリセル）が本来の位
置にあるか、冗長回路素子へ飛ばされているかに応じて
当骸テスト結果に差が出１てくることもあるからである
。
このため、ＩＣパ、ケージから央出する徳数の外部入出
力ビン（前記回路素子群と電気的に接続される）Ｄ５ち
余剰の１本をその識別用に供するということが考えられ
良、ところが、実際には、これら外部入出力ビンに余剰
が出ることは、％ＫＬ８Ｉｋ至りては、殆んど無く、現
実的でないという問題がありた。
力ビン（前記回路素子群と電気的に接続される）Ｄ５ち
余剰の１本をその識別用に供するということが考えられ
良、ところが、実際には、これら外部入出力ビンに余剰
が出ることは、％ＫＬ８Ｉｋ至りては、殆んど無く、現
実的でないという問題がありた。
（４）発明の目的
本発明は上記問題点に鑑み、例えば冗長回路素子を搭載
するＩＣＫおける冗長回路素子の使用又は未使用等の内
部状態の検査をＩＣ，量、辷ゾの外部から電気的に行な
うことができるようにしたＩＣを提供することを目的と
するものである。
するＩＣＫおける冗長回路素子の使用又は未使用等の内
部状態の検査をＩＣ，量、辷ゾの外部から電気的に行な
うことができるようにしたＩＣを提供することを目的と
するものである。
（５）発明の構成
上記目的を達成するために本発明は、ＩＣチ。
プ内に検査回路を導入し、咳検査回路は入力部と制御入
力部とを有し、該制御入力部に内部回路の被判定ノード
を接続し、その被判定ノードの状態に応じて蚊検査回路
の入力部Ｋ１１ｌわれる電気的変動を、前記外部入出力
ビンの１つを共用して測定するようＫしたことを特徴と
するものである。
力部とを有し、該制御入力部に内部回路の被判定ノード
を接続し、その被判定ノードの状態に応じて蚊検査回路
の入力部Ｋ１１ｌわれる電気的変動を、前記外部入出力
ビンの１つを共用して測定するようＫしたことを特徴と
するものである。
（６） 発明の実施例
以下図面に従って本発明の詳細な説明する。
第１図は本発明を適用し九一応用例を半導体メモリにつ
いて示す回路図である。結論から言うと、図中の検査回
路１１が本発明に係〕１その入力部１１ｉｎはラインＬ
ｋ＊’ｆｔ介して外部入出力ビン１２の中の１つを共用
する。−万、そのオン・オフ制御入力部１１．はライン
Ｌ、を介してＲＯＭ （ｒ＠ａｄ −・ｍｌｙ ｍ＠ｍ
ｏｒｙ ）回路１３の出力に接続する。これら構成要素
１１ ｅ ｊｉｌＩｌ、 １１゜ｓＬｉｍｅＬｅが新た
な部分である。
いて示す回路図である。結論から言うと、図中の検査回
路１１が本発明に係〕１その入力部１１ｉｎはラインＬ
ｋ＊’ｆｔ介して外部入出力ビン１２の中の１つを共用
する。−万、そのオン・オフ制御入力部１１．はライン
Ｌ、を介してＲＯＭ （ｒ＠ａｄ −・ｍｌｙ ｍ＠ｍ
ｏｒｙ ）回路１３の出力に接続する。これら構成要素
１１ ｅ ｊｉｌＩｌ、 １１゜ｓＬｉｍｅＬｅが新た
な部分である。
今、半導体メモリを例にとりておシ、外部入出力ビン１
２はアドレス人力Ａ・、ム！ 、ムト・・ム１その他を
轟＃ＩＣ”ｙケージに入力又は出力せしめる。アドレス
人カム・〜Ａ、はアドレスバッファ回路１６を介してチ
ップ内に導入される。なお簡略化のため、真ビットの中
の任意の１ピツ）１つのみＫついて示す、アドレス入カ
ムｉ（又はム１）はＡＮＤｆ−）Ｇｌを通して半導体メ
モリ１７におけるワードデコーダ（ＷＤ）１８に印加さ
れ、所望の１つのメモリセルＭＣを捕える０図中のＷＬ
Ｆｉワード線である。なお、ＡＮＤグー）０１４１つし
か描いていないがビット対応Ｋｍ個ある。又、図中点線
内のブ４ツク１３．１４．１５も１ピット分を示もこの
ＡＮＤｒ−トＧｌは通常時は開であるが、アドレス入力
が欠陥回路素子（欠陥メモリセル）をアクセスし九とき
だけ閉となる。欠陥メモリセルがアクセスされたときは
、冗長回路素子（冗長ワーフライン）１９へ飛ばなくて
はならないからである。
２はアドレス人力Ａ・、ム！ 、ムト・・ム１その他を
轟＃ＩＣ”ｙケージに入力又は出力せしめる。アドレス
人カム・〜Ａ、はアドレスバッファ回路１６を介してチ
ップ内に導入される。なお簡略化のため、真ビットの中
の任意の１ピツ）１つのみＫついて示す、アドレス入カ
ムｉ（又はム１）はＡＮＤｆ−）Ｇｌを通して半導体メ
モリ１７におけるワードデコーダ（ＷＤ）１８に印加さ
れ、所望の１つのメモリセルＭＣを捕える０図中のＷＬ
Ｆｉワード線である。なお、ＡＮＤグー）０１４１つし
か描いていないがビット対応Ｋｍ個ある。又、図中点線
内のブ４ツク１３．１４．１５も１ピット分を示もこの
ＡＮＤｒ−トＧｌは通常時は開であるが、アドレス入力
が欠陥回路素子（欠陥メモリセル）をアクセスし九とき
だけ閉となる。欠陥メモリセルがアクセスされたときは
、冗長回路素子（冗長ワーフライン）１９へ飛ばなくて
はならないからである。
今アクセスした回路素子が欠陥を有するか否か（すなわ
ち、冗長回路素子を使用か未使用か）については、ウェ
ーハプロセスが終ってウェハー上の試験いわゆるプ■−
ビングテス）Ｋよって発見し、回路１４によシブログラ
ム制御する。！ログラム制御回路１４は、欠陥アドレス
について、対応するＲＯＭ回路１３内のトランジスタを
オンし、と、−ズを溶断してしまう（後述）、このよう
なヒユーズ溶断を伴うＲＯＭ回路のＲＯＭアドレスＡ本
は、比較回路１５へ印加され、アドレスノ童ツファ回路
１６からの指定アドレス人力ＡＨ（η）Ｋ対し所定の比
較論理をとる。つまシ、指定のアドレス入力をＡ、比較
結果をＹ（Ｙは１ビット分、すなわちＹｌｌ ＃ Ｙｌ
１ ｙ、・・・Ｙｎあるが１つのみ示す）とすると、
Ｙは、ＡとＡ率よシ次の比較論理の結果を示す。
ち、冗長回路素子を使用か未使用か）については、ウェ
ーハプロセスが終ってウェハー上の試験いわゆるプ■−
ビングテス）Ｋよって発見し、回路１４によシブログラ
ム制御する。！ログラム制御回路１４は、欠陥アドレス
について、対応するＲＯＭ回路１３内のトランジスタを
オンし、と、−ズを溶断してしまう（後述）、このよう
なヒユーズ溶断を伴うＲＯＭ回路のＲＯＭアドレスＡ本
は、比較回路１５へ印加され、アドレスノ童ツファ回路
１６からの指定アドレス人力ＡＨ（η）Ｋ対し所定の比
較論理をとる。つまシ、指定のアドレス入力をＡ、比較
結果をＹ（Ｙは１ビット分、すなわちＹｌｌ ＃ Ｙｌ
１ ｙ、・・・Ｙｎあるが１つのみ示す）とすると、
Ｙは、ＡとＡ率よシ次の比較論理の結果を示す。
これらＹ出力（Ｙ＠ ａ Ｙｌ ＃ Ｙｓ ＋＋ｅ ｙ
ｎ）はＮＯＲグ１グ −）Ｇｅｔ通して２出
力とな□る一２出力の論理はである。従りてｚ 、−＠
ｏ”ならに通常のアドレス選択であＪ）、ｚｍ＠ｌ”な
ら冗長回路素子の使用を示すｅ Ｚ ” ＠１”なら前
記グー）Ｇｌは閉じる。そして冗長回路素子１９を捕捉
する。九だし、上述の部分は、公知である。
ｎ）はＮＯＲグ１グ −）Ｇｅｔ通して２出
力とな□る一２出力の論理はである。従りてｚ 、−＠
ｏ”ならに通常のアドレス選択であＪ）、ｚｍ＠ｌ”な
ら冗長回路素子の使用を示すｅ Ｚ ” ＠１”なら前
記グー）Ｇｌは閉じる。そして冗長回路素子１９を捕捉
する。九だし、上述の部分は、公知である。
本発明は、主として検査回路１１について提宵する亀の
である。
である。
第２図は本発明の検査回路１１と既設のＲＯＭ回路１３
およびゾログラム制御回路１４の一例を示す回路図であ
る。これら回路群はチップ内の電源ＶＣＣおよびｖＩＩ
間につながれており、１つの外部入出力ビン１２、ライ
ンＬｉｍｐＬｅｓ入力部１１１ｍ、オン・オフ制御入力
部１１．の位置づ市図示するとおシである。既述のヒ、
−，ｅは図中ｒとして示され、冗長回路素子の使用で断
となる（図では断となっていない）。本図の回路で、主
として検査回路１１の役目は、と、−ズＦの有無（冗長
回路素子の未使用又は使用）をｈ ｉ Ｃ−脅ｙケージ
の外部より、１つの外部入出力ビン１２を通じて簡単に
識別することＫある。
およびゾログラム制御回路１４の一例を示す回路図であ
る。これら回路群はチップ内の電源ＶＣＣおよびｖＩＩ
間につながれており、１つの外部入出力ビン１２、ライ
ンＬｉｍｐＬｅｓ入力部１１１ｍ、オン・オフ制御入力
部１１．の位置づ市図示するとおシである。既述のヒ、
−，ｅは図中ｒとして示され、冗長回路素子の使用で断
となる（図では断となっていない）。本図の回路で、主
として検査回路１１の役目は、と、−ズＦの有無（冗長
回路素子の未使用又は使用）をｈ ｉ Ｃ−脅ｙケージ
の外部より、１つの外部入出力ビン１２を通じて簡単に
識別することＫある。
■ 冗長回路素子が未使用の場合
ヒユーズｒは存在する。従うてノードＮｌは′″Ｈ”レ
ベルであｐｌ トランジスタＱａ１−オンにする。
ベルであｐｌ トランジスタＱａ１−オンにする。
このためノードＮ２は１Ｌ”レベルである。この°Ｌ”
レベルは、う゛インＬ１を介しオン・オフ制御入力部１
１゜を通してノードＮ３に現われる。そこで、検査のた
めに、外部入出力ビン１２を通して高電圧、ｆｉｌ、ｔ
ばＶ、ｃ＋２Ｖ（＝＝７Ｖ）を検査回路１１の入力＠１
１ｉｎに印加してみる。そうすると、その高電圧により
、コンデンサＱａを介しノードＮ３の電位を押し上げよ
うとする。ところが、ノードＮ３の電位は、オンとなっ
ているトランジスタＱｉ＊Ｑ４を通じてあくまでも＠Ｌ
ルベルに維持され、トランジスタＱｓをターンオンでき
ない。
レベルは、う゛インＬ１を介しオン・オフ制御入力部１
１゜を通してノードＮ３に現われる。そこで、検査のた
めに、外部入出力ビン１２を通して高電圧、ｆｉｌ、ｔ
ばＶ、ｃ＋２Ｖ（＝＝７Ｖ）を検査回路１１の入力＠１
１ｉｎに印加してみる。そうすると、その高電圧により
、コンデンサＱａを介しノードＮ３の電位を押し上げよ
うとする。ところが、ノードＮ３の電位は、オンとなっ
ているトランジスタＱｉ＊Ｑ４を通じてあくまでも＠Ｌ
ルベルに維持され、トランジスタＱｓをターンオンでき
ない。
かくして、ダイオードＱｖ を通しての電流１は生じな
い・結局、高電圧印加状態で、外部入出力ビン１２に電
ｆｉｔを検出しなければ、ヒ、−ＩＦＦは存在しており
、冗長回路素子が未使用であると識別できる。
い・結局、高電圧印加状態で、外部入出力ビン１２に電
ｆｉｔを検出しなければ、ヒ、−ＩＦＦは存在しており
、冗長回路素子が未使用であると識別できる。
■ 冗長回路素子が使用の場合
と、−ズＶは存在しない、つｔ）ゾログラム制御回路１
４によりてトランジスタＱ１をオンにした上で、ノ譬ツ
ドＰを通してｖａｓへ大電流を流し、既忙溶断されてい
る。従ってノードＮｌは＠Ｌｍレベルであり、デグレッ
シ冒ン形トランジスタＱｓを介してノードＮ２のレベル
を１Ｈ”レベルとする。
４によりてトランジスタＱ１をオンにした上で、ノ譬ツ
ドＰを通してｖａｓへ大電流を流し、既忙溶断されてい
る。従ってノードＮｌは＠Ｌｍレベルであり、デグレッ
シ冒ン形トランジスタＱｓを介してノードＮ２のレベル
を１Ｈ”レベルとする。
この＠Ｈルベルは、ラインＬいオン・オフ制御入力部１
１゜を通して、さらにトランジスタＱｉを通して、ノー
ドＮ３に伝えられる。そこで、検査のために１既述と同
様の高電圧を与えると、コンデンｔＱ・を介してノード
Ｎ３の電位を押し上げ、トランジスタＱ６をターンオン
する。ここにダイオードＱ１を通して電流凰が流れる。
１゜を通して、さらにトランジスタＱｉを通して、ノー
ドＮ３に伝えられる。そこで、検査のために１既述と同
様の高電圧を与えると、コンデンｔＱ・を介してノード
Ｎ３の電位を押し上げ、トランジスタＱ６をターンオン
する。ここにダイオードＱ１を通して電流凰が流れる。
結局、高電圧印加状態で電流五を検出すれば、と、−ズ
Ｆは存在せず、冗長回路素子が使用されていると識別さ
れる。
Ｆは存在せず、冗長回路素子が使用されていると識別さ
れる。
第１図の回路図では、１つのＲＯＭ回路に係合する１つ
の検査回路がある状態を示し九が、その保合のパターン
は、Ｉｃｅ）＠別に応じて種々考えられる。
の検査回路がある状態を示し九が、その保合のパターン
は、Ｉｃｅ）＠別に応じて種々考えられる。
第３ム図、第３Ｂ図および第３Ｃ図は、ＲＯＭ回路と検
査回路の保合状態を３種の７１ターンについて例示する
ブロック図である。第３ム図の第１ ／ｆり−ンでは、
アドレス人カム０．ムト・・Ａｍ毎に、ＲＯＭ回路１３
−０．１３−１＝４３−＊があシ、各々に検査回路１１
−０．１１−１・・・１ト１が係合する／４ターンであ
る。このΔターンであれば、冗長回路素子の使用、未使
用は勿論、どのアドレスについて使用、未使用かという
ことまで識別できる。第３Ｂ図の第２／ｆターンでは菖
飄回路１３−０．１３−１ ・・・１３−ｎのノーＷＮ
２（第１図参照）の電位を害せ集めて論理ｏｘ ｔとシ
、その上で検査回路１１に与える。このｄターンであゐ
と、どのアドレスかは分らないが全体として、どとで冗
長回路素子を使用していること（又は未使用であること
）が識別でき、検査回路４１は１）で済む、第３ＣＩ！
ｌＩｏ第３／４ターンでは、４１１３１図の論［１０凰
管不要とする。
査回路の保合状態を３種の７１ターンについて例示する
ブロック図である。第３ム図の第１ ／ｆり−ンでは、
アドレス人カム０．ムト・・Ａｍ毎に、ＲＯＭ回路１３
−０．１３−１＝４３−＊があシ、各々に検査回路１１
−０．１１−１・・・１ト１が係合する／４ターンであ
る。このΔターンであれば、冗長回路素子の使用、未使
用は勿論、どのアドレスについて使用、未使用かという
ことまで識別できる。第３Ｂ図の第２／ｆターンでは菖
飄回路１３−０．１３−１ ・・・１３−ｎのノーＷＮ
２（第１図参照）の電位を害せ集めて論理ｏｘ ｔとシ
、その上で検査回路１１に与える。このｄターンであゐ
と、どのアドレスかは分らないが全体として、どとで冗
長回路素子を使用していること（又は未使用であること
）が識別でき、検査回路４１は１）で済む、第３ＣＩ！
ｌＩｏ第３／４ターンでは、４１１３１図の論［１０凰
管不要とする。
良だし判定ぶ薦回路３３が必畳である。こＣ）Ｑ定ＲＯ
Ｍ回路３３は、いずれかｏｍａ路１ｍ−０〜１３−ｍで
ヒ＆−ＪＰＦＩＤ断が今ると、これと同時に自白３３の
と、−、ｆＦも断となるようにプログラム制御回路が働
く。
Ｍ回路３３は、いずれかｏｍａ路１ｍ−０〜１３−ｍで
ヒ＆−ＪＰＦＩＤ断が今ると、これと同時に自白３３の
と、−、ｆＦも断となるようにプログラム制御回路が働
く。
以上、本発明を冗長回路を搭載し九ＩＣについての実施
例で説明したが、本発明は冗長回路の使用の有無に限ら
ず、通常のＩＣ回路内のノードの状態を検査する場合に
も有効である０例えば論理回路において、ある中間ノー
ドの状態がわかればそのノード以前の回路が正常である
か否かをテストすることができる。
例で説明したが、本発明は冗長回路の使用の有無に限ら
ず、通常のＩＣ回路内のノードの状態を検査する場合に
も有効である０例えば論理回路において、ある中間ノー
ドの状態がわかればそのノード以前の回路が正常である
か否かをテストすることができる。
（７）発明の詳細
な説明したように本発明によれば、内部回路のノードの
状態がｌ （ｐ４ ｙケージの外部よ〕簡単に識別でき
る。
状態がｌ （ｐ４ ｙケージの外部よ〕簡単に識別でき
る。
第１図は本発明を適用した一応用例を半導体メモリ！Ｉ
Ｃついて示す回路図、第２図は本発明の検査回路１１と
既設のＲＯＭ回路１３およびプログラム制御回路１４の
一例を示す回路図、第３五図、第３Ｂ図および第３Ｃ図
は、ＲＯＭ回路と検査回路の保合状１１ｔ３棟の／ｆタ
ーンについて例示するプロ、り図である・ １１・・・検査回路、ｌｌｉ、−・・入力部、１１．−
・・制御入力部、１２・・・外部入出力ピン、１３・・
・ＲＯＭ回路、１９・・・冗長回路素子。 特許出願人 富士通株式会社 特許出顧代理人 弁理士 青 木 朗 弁理士西舘和之 弁理士内田幸男 弁理士 山 口 昭 之 第２図 第３Ａ図 第３Ｂ図 第３０図
Ｃついて示す回路図、第２図は本発明の検査回路１１と
既設のＲＯＭ回路１３およびプログラム制御回路１４の
一例を示す回路図、第３五図、第３Ｂ図および第３Ｃ図
は、ＲＯＭ回路と検査回路の保合状１１ｔ３棟の／ｆタ
ーンについて例示するプロ、り図である・ １１・・・検査回路、ｌｌｉ、−・・入力部、１１．−
・・制御入力部、１２・・・外部入出力ピン、１３・・
・ＲＯＭ回路、１９・・・冗長回路素子。 特許出願人 富士通株式会社 特許出顧代理人 弁理士 青 木 朗 弁理士西舘和之 弁理士内田幸男 弁理士 山 口 昭 之 第２図 第３Ａ図 第３Ｂ図 第３０図
Claims (1)
- １．１ｌＩｌ数の外部入出力ピンを備え、該外部入出力
ピンと接続される多数の回路素子群を搭載してなる半導
体集積回路において、前記複数の外部入出力ピンのいず
れか１つに接続する入力部ならびに内部回路の被判定ノ
ーＰＫ！続する制御入力部とを備えた検査回路を設け、
皺被判定ノーどの状態によって異なる前記入力部での電
気的変化を、該入力部によって共用される１つの前記外
部入出力ピンから棚定し前記被判定ノードの状態を検査
できるようにしたことを特徴とする半導体集積回路・ ２、前記検査回路は、前記入出力ピンと電源との関′に
ドレイン、ソースが接続され、前記被判定／−）’Ｋｒ
−）が接続されたトッシジスタヲ有スることを特徴とす
る特許請求の範ＷＡ篇１項記載の半導体集積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56211399A JPS58115828A (ja) | 1981-12-29 | 1981-12-29 | 半導体集積回路 |
| US06/454,254 US4583179A (en) | 1981-12-29 | 1982-12-29 | Semiconductor integrated circuit |
| IE3102/82A IE53833B1 (en) | 1981-12-29 | 1982-12-30 | Semiconductor integrated circuit device with test circuit |
| EP82306996A EP0086310B1 (en) | 1981-12-29 | 1982-12-30 | Semiconductor integrated circuit device with test circuit |
| DE8282306996T DE3270694D1 (en) | 1981-12-29 | 1982-12-30 | Semiconductor integrated circuit device with test circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56211399A JPS58115828A (ja) | 1981-12-29 | 1981-12-29 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58115828A true JPS58115828A (ja) | 1983-07-09 |
| JPH03719B2 JPH03719B2 (ja) | 1991-01-08 |
Family
ID=16605317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56211399A Granted JPS58115828A (ja) | 1981-12-29 | 1981-12-29 | 半導体集積回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4583179A (ja) |
| EP (1) | EP0086310B1 (ja) |
| JP (1) | JPS58115828A (ja) |
| DE (1) | DE3270694D1 (ja) |
| IE (1) | IE53833B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58154257A (ja) * | 1982-03-10 | 1983-09-13 | Hitachi Ltd | 半導体メモリ集積回路装置 |
| JPS6214399A (ja) * | 1985-07-12 | 1987-01-22 | Fujitsu Ltd | 半導体記憶装置 |
| JPS62217497A (ja) * | 1986-02-27 | 1987-09-24 | Fujitsu Ltd | 半導体記憶装置 |
| JPS63148499A (ja) * | 1986-12-11 | 1988-06-21 | Mitsubishi Electric Corp | 半導体装置 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3650034T2 (de) * | 1985-03-18 | 1995-03-30 | Nec Corp | Integrierte Schaltung mit eingebauter Anzeige interner Reparatur. |
| US4674089A (en) * | 1985-04-16 | 1987-06-16 | Intel Corporation | In-circuit emulator |
| JPS61292296A (ja) * | 1985-05-20 | 1986-12-23 | Fujitsu Ltd | 半導体記憶装置 |
| DE3526485A1 (de) * | 1985-07-24 | 1987-02-05 | Heinz Krug | Schaltungsanordnung zum pruefen integrierter schaltungseinheiten |
| US4641247A (en) * | 1985-08-30 | 1987-02-03 | Advanced Micro Devices, Inc. | Bit-sliced, dual-bus design of integrated circuits |
| US4857774A (en) * | 1986-09-19 | 1989-08-15 | Actel Corporation | Testing apparatus and diagnostic method for use with programmable interconnect architecture |
| US5014226A (en) * | 1988-09-29 | 1991-05-07 | Lsi Logic Corporation | Method and apparatus for predicting the metastable behavior of logic circuits |
| US5019772A (en) * | 1989-05-23 | 1991-05-28 | International Business Machines Corporation | Test selection techniques |
| ATE110865T1 (de) * | 1989-06-30 | 1994-09-15 | Siemens Ag | Integrierte schaltungsanordnung. |
| JPH03211481A (ja) * | 1990-01-17 | 1991-09-17 | Nec Corp | Ｌｓｉテスト回路 |
| US5528600A (en) * | 1991-01-28 | 1996-06-18 | Actel Corporation | Testability circuits for logic arrays |
| FR2710445B1 (fr) * | 1993-09-20 | 1995-11-03 | Sgs Thomson Microelectronics | Circuit de redondance dynamique pour mémoire en circuit intégré. |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5585957A (en) * | 1978-11-25 | 1980-06-28 | Fujitsu Ltd | Logic circuit for test bit selection |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5721799B2 (ja) * | 1975-02-01 | 1982-05-10 | ||
| US4047163A (en) * | 1975-07-03 | 1977-09-06 | Texas Instruments Incorporated | Fault-tolerant cell addressable array |
| US4281398A (en) * | 1980-02-12 | 1981-07-28 | Mostek Corporation | Block redundancy for memory array |
| US4346459A (en) * | 1980-06-30 | 1982-08-24 | Inmos Corporation | Redundancy scheme for an MOS memory |
| US4441170A (en) * | 1980-09-30 | 1984-04-03 | Intel Corporation | Memory redundancy apparatus for single chip memories |
| US4380066A (en) * | 1980-12-04 | 1983-04-12 | Burroughs Corporation | Defect tolerant memory |
| US4446534A (en) * | 1980-12-08 | 1984-05-01 | National Semiconductor Corporation | Programmable fuse circuit |
| US4376300A (en) * | 1981-01-02 | 1983-03-08 | Intel Corporation | Memory system employing mostly good memories |
| US4422161A (en) * | 1981-10-08 | 1983-12-20 | Rca Corporation | Memory array with redundant elements |
| US4480199A (en) * | 1982-03-19 | 1984-10-30 | Fairchild Camera & Instrument Corp. | Identification of repaired integrated circuits |
-
1981
- 1981-12-29 JP JP56211399A patent/JPS58115828A/ja active Granted
-
1982
- 1982-12-29 US US06/454,254 patent/US4583179A/en not_active Expired - Lifetime
- 1982-12-30 EP EP82306996A patent/EP0086310B1/en not_active Expired
- 1982-12-30 IE IE3102/82A patent/IE53833B1/en not_active IP Right Cessation
- 1982-12-30 DE DE8282306996T patent/DE3270694D1/de not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5585957A (en) * | 1978-11-25 | 1980-06-28 | Fujitsu Ltd | Logic circuit for test bit selection |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58154257A (ja) * | 1982-03-10 | 1983-09-13 | Hitachi Ltd | 半導体メモリ集積回路装置 |
| JPH0440799B2 (ja) * | 1982-03-10 | 1992-07-06 | Hitachi Ltd | |
| JPS6214399A (ja) * | 1985-07-12 | 1987-01-22 | Fujitsu Ltd | 半導体記憶装置 |
| JPH0439160B2 (ja) * | 1985-07-12 | 1992-06-26 | ||
| JPS62217497A (ja) * | 1986-02-27 | 1987-09-24 | Fujitsu Ltd | 半導体記憶装置 |
| JPS63148499A (ja) * | 1986-12-11 | 1988-06-21 | Mitsubishi Electric Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0086310B1 (en) | 1986-04-16 |
| JPH03719B2 (ja) | 1991-01-08 |
| EP0086310A1 (en) | 1983-08-24 |
| IE823102L (en) | 1983-06-29 |
| IE53833B1 (en) | 1989-03-15 |
| US4583179A (en) | 1986-04-15 |
| DE3270694D1 (en) | 1986-05-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS58115828A (ja) | 半導体集積回路 | |
| TW559823B (en) | System and method for identification of faulty or weak memory cells under simulated extreme operating conditions | |
| CN108694985B (zh) | 用于检测存储器故障的测试方法及测试电路 | |
| JPH0645451A (ja) | 半導体記憶装置 | |
| KR19980081834A (ko) | 반도체 메모리 | |
| Cockburn | Tutorial on semiconductor memory testing | |
| US6934205B1 (en) | Bist for parallel testing of on chip memory | |
| US6185705B1 (en) | Method and apparatus for checking the resistance of programmable elements | |
| Wu et al. | Simulation-based test algorithm generation for random access memories | |
| CN1934655B (zh) | 探测半导体存储器中延迟故障的方法及测试电路 | |
| US20100039876A1 (en) | Functional Float Mode Screen to Test for Leakage Defects on SRAM Bitlines | |
| US8588018B2 (en) | Integrated solution for identifying malfunctioning components within memory devices | |
| Wang et al. | Reducing test time of embedded SRAMs | |
| JP2004530243A (ja) | メモリセルの構造試験 | |
| Al-Ars et al. | Impact of memory cell array bridges on the faulty behavior in embedded DRAMs | |
| JPH0263280B2 (ja) | ||
| US20030093504A1 (en) | Method for processing data containing information about an electronic circuit having a plurality of hierarchically organized networks, computer readable storage medium and data processing system containing computer-executable instructions for performing the method | |
| US20060156090A1 (en) | Memory array manufacturing defect detection system and method | |
| US20020010884A1 (en) | Test method for switching to redundant circuit in SRAM pellet | |
| Aitken | Applying defect-based test to embedded memories in a COT model | |
| Li et al. | Testing and diagnosing embedded content addressable memories | |
| JP2831683B2 (ja) | 半導体記憶装置 | |
| Nagaraj et al. | Defect analysis and a new fault model for multi-port SRAMs | |
| Huang et al. | SRAM delay fault modeling and test algorithm development | |
| JPS6129080B2 (ja) |