JPS61292296A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS61292296A JPS61292296A JP60105902A JP10590285A JPS61292296A JP S61292296 A JPS61292296 A JP S61292296A JP 60105902 A JP60105902 A JP 60105902A JP 10590285 A JP10590285 A JP 10590285A JP S61292296 A JPS61292296 A JP S61292296A
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- G11—INFORMATION STORAGE
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- Computer Hardware Design (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明にかかる半導体記憶装置は、アドレス入力の数に
対応して設けられ、基準信号と所定のアドレス信号とが
それぞれ入力される一対のトランジスタを有する第１の
ゲート回路、および該第１のゲート回路の出力状態に応
じて導通状態が制御され、所定の組合せによって所謂ダ
イオードマトリックス型デコーダを構成する第１のダイ
オード群のほかに、基準信号と冗長信号とがそれぞれ入
力される一対のトランジスタを有する第２のゲート回路
、および該第２のゲート回路の出力状態に応じて導通状
態が制御される第２のダイオードをそなえている。
対応して設けられ、基準信号と所定のアドレス信号とが
それぞれ入力される一対のトランジスタを有する第１の
ゲート回路、および該第１のゲート回路の出力状態に応
じて導通状態が制御され、所定の組合せによって所謂ダ
イオードマトリックス型デコーダを構成する第１のダイ
オード群のほかに、基準信号と冗長信号とがそれぞれ入
力される一対のトランジスタを有する第２のゲート回路
、および該第２のゲート回路の出力状態に応じて導通状
態が制御される第２のダイオードをそなえている。
これにより冗長信号非入力時には、入力されたアドレス
信号に対応して選択されるデコーダを介して所定のセル
アレイのみが選択され、一方冗長信号人力時には、該第
２のダイオードの導通によって上記各デコーダに対応す
るセルアレイを非選択とし、冗長セルアレイのみが選択
される。したがって不良のメモリセルに対応するアドレ
ス信号が入力されても、該不良のメモリセルが選択され
ることはなく、しかも比較的簡単な構成を付加するのみ
でこの種のダイオードマトリックス型デコーダに冗長回
路を具備させることができる。
信号に対応して選択されるデコーダを介して所定のセル
アレイのみが選択され、一方冗長信号人力時には、該第
２のダイオードの導通によって上記各デコーダに対応す
るセルアレイを非選択とし、冗長セルアレイのみが選択
される。したがって不良のメモリセルに対応するアドレ
ス信号が入力されても、該不良のメモリセルが選択され
ることはなく、しかも比較的簡単な構成を付加するのみ
でこの種のダイオードマトリックス型デコーダに冗長回
路を具備させることができる。
本発明は半導体記憶装置に関し、特にダイオードマトリ
ックス型デコーダを用いた半導体記憶装置に関する。
ックス型デコーダを用いた半導体記憶装置に関する。
第３図はこの種のダイオードマトリックス型デコーダを
用いた半導体記憶装置における該デコーダ部分を例示す
る回路図である。
用いた半導体記憶装置における該デコーダ部分を例示す
る回路図である。
すなわち第３図において１１．１２はアドレスバッファ
用のゲート回路であってそれぞれＥＣＬ回路として構成
され、そのうち該ゲート回路１１は、アドレス信号Ａ１
と基準電圧Ｖｒｅｆとがそれぞれ入力される一対のトラ
ンジスタ１１１．１１２をそなえ、他のゲート回路１２
はアドレス信号Ａ２と基準電圧Ｖｒｅｆとがそれぞれ入
力される一対のトランジスタ１２１．１２２をそなえて
いる。更に該ゲート回路１１には所定電位側例えばアー
ス側と該各トランジスタ１１１．１１２のコレクタとの
間にそれぞれ抵抗１１３．１１４が接続され、一方がト
ランジスタ１１１．１１２の各エミッタの共通接続部と
所定電位側例えば負電位側との間には定電流源１１５が
接続される。同様にして他のゲート回路１２には抵抗１
２３．１２４および定電流源１２５が設けられる。なお
、第３図においては、２人力のアドレス信号ＡＩ。
用のゲート回路であってそれぞれＥＣＬ回路として構成
され、そのうち該ゲート回路１１は、アドレス信号Ａ１
と基準電圧Ｖｒｅｆとがそれぞれ入力される一対のトラ
ンジスタ１１１．１１２をそなえ、他のゲート回路１２
はアドレス信号Ａ２と基準電圧Ｖｒｅｆとがそれぞれ入
力される一対のトランジスタ１２１．１２２をそなえて
いる。更に該ゲート回路１１には所定電位側例えばアー
ス側と該各トランジスタ１１１．１１２のコレクタとの
間にそれぞれ抵抗１１３．１１４が接続され、一方がト
ランジスタ１１１．１１２の各エミッタの共通接続部と
所定電位側例えば負電位側との間には定電流源１１５が
接続される。同様にして他のゲート回路１２には抵抗１
２３．１２４および定電流源１２５が設けられる。なお
、第３図においては、２人力のアドレス信号ＡＩ。
Ａ２にそれぞれ対応して２個のゲート回路１１゜１２が
設けられているが、該ゲート回路の個数は該アドレス信
号の入力数と対応して設けられる。
設けられているが、該ゲート回路の個数は該アドレス信
号の入力数と対応して設けられる。
２はデコーダラインであって、第３図に示されるものに
おいては、アドレスバッファ用のゲート回路１１に設け
られたトランジスタ１１１，１１２の各コレクタ側とそ
れぞれ接続されるデコーダライン２１．２２と、同じく
アドレスバッファ用のゲート回路１２に設けられたトラ
ンジスタ１２１．１２２の各コレクタ側とそれぞれ接続
されるデコーダライン２３．２４との計４本のデコーダ
ラインによって構成される。
おいては、アドレスバッファ用のゲート回路１１に設け
られたトランジスタ１１１，１１２の各コレクタ側とそ
れぞれ接続されるデコーダライン２１．２２と、同じく
アドレスバッファ用のゲート回路１２に設けられたトラ
ンジスタ１２１．１２２の各コレクタ側とそれぞれ接続
されるデコーダライン２３．２４との計４本のデコーダ
ラインによって構成される。
４１２．４２２はそれぞれ特定のデコーダラインに接続
されるダイオードの組合せによって構成される各ダイオ
ードマトリックス型デコーダの出力状態に応じて各ワー
ドｖＡｗ、、ｗ、を駆動するトランジスタであって、ト
ランジスタ４１２のベース側に接続された２個のダイオ
ード３１１，３１２の他端は例えばデコーダライン２２
．２４に接続され、一方トランジスタ４２２のベース側
に接続された２個のダイオード３２１，３２２の他端は
例えばデコーダライン２１．２３に接続される。更に該
トランジスタ４１２のベースは抵抗４１１を介して所定
電位側例えばアース側と接続され、そのコレクタは直接
該アース側と接続され、そのエミッタ側にはワード線Ｗ
Ｉが接続される。同様にしてトランジスタ４２２のベー
スは抵抗４２１を介して、またそのコレクタは直接該ア
ース側と接続され、そのエミッタ側にはワード線Ｗ２が
接続される。なお第３図においてはワード線Ｗ、、ＷＺ
に対応する２個の駆動トランジスタ４１２．４２２のみ
が示されており、他は図示を省略されている。
されるダイオードの組合せによって構成される各ダイオ
ードマトリックス型デコーダの出力状態に応じて各ワー
ドｖＡｗ、、ｗ、を駆動するトランジスタであって、ト
ランジスタ４１２のベース側に接続された２個のダイオ
ード３１１，３１２の他端は例えばデコーダライン２２
．２４に接続され、一方トランジスタ４２２のベース側
に接続された２個のダイオード３２１，３２２の他端は
例えばデコーダライン２１．２３に接続される。更に該
トランジスタ４１２のベースは抵抗４１１を介して所定
電位側例えばアース側と接続され、そのコレクタは直接
該アース側と接続され、そのエミッタ側にはワード線Ｗ
Ｉが接続される。同様にしてトランジスタ４２２のベー
スは抵抗４２１を介して、またそのコレクタは直接該ア
ース側と接続され、そのエミッタ側にはワード線Ｗ２が
接続される。なお第３図においてはワード線Ｗ、、ＷＺ
に対応する２個の駆動トランジスタ４１２．４２２のみ
が示されており、他は図示を省略されている。
かかる構成において、いま仮にアドレス入力信号Ａ ｔ
、 Ａ ｚがともにハイレベルであるとすると、各ア
ドレスバッファ用のゲート回路１１．１２において該ア
ドレス信号が入力されるトランジスタ１１１．１２１が
ともに導通し、一方基準電圧Ｖｅｒｆが入力されるトラ
ンジスタ１１２．１２２がともに非導通となる。このた
め該トランジスタ１１１，１２１のコレクタ側に接続さ
れるデコーダライン２１．２３はともにローレベルとな
り、−労咳トランジスタ１１２、１２２のコレクタ側に
接続されるデコーダライン２２．２４はともにハイレベ
ルとなる。
、 Ａ ｚがともにハイレベルであるとすると、各ア
ドレスバッファ用のゲート回路１１．１２において該ア
ドレス信号が入力されるトランジスタ１１１．１２１が
ともに導通し、一方基準電圧Ｖｅｒｆが入力されるトラ
ンジスタ１１２．１２２がともに非導通となる。このた
め該トランジスタ１１１，１２１のコレクタ側に接続さ
れるデコーダライン２１．２３はともにローレベルとな
り、−労咳トランジスタ１１２、１２２のコレクタ側に
接続されるデコーダライン２２．２４はともにハイレベ
ルとなる。
したがって該ハイレベルのデコーダライン２２゜２４に
接続されたダイオード３１１，３１２はともに非導通と
なり、それによって駆動トランジスタ４１２のベース側
がハイレベルとなり、そのエミッタ側も該ベース側とほ
ぼ同電位（すなわちハイレベル）となってワードｗＡＷ
１が選択された状態となる。
接続されたダイオード３１１，３１２はともに非導通と
なり、それによって駆動トランジスタ４１２のベース側
がハイレベルとなり、そのエミッタ側も該ベース側とほ
ぼ同電位（すなわちハイレベル）となってワードｗＡＷ
１が選択された状態となる。
なおこのとき８亥ローレベルのデコーダライン２１．２
３に接続されたダイオード３２１３２２はともに導通し
、それによって駆動トランジスタ４２２のベース側はロ
ーレベルとなり、そのエミッタ側も該ベース側とほぼ同
電位（すなわちローレベル）となってワード線Ｗ２は非
選択とされる。なお図示されていない他の駆動トランジ
スタ（例えばそのベース側に接続された２個のダイオー
ドがそれぞれデコーダライン２１と２４とに接続される
もの）においても、少なくともそのベースに接続された
ダイオードの１つ（例えばデコーダライン２１に接続さ
れたダイオード）が導通ずることによってそのベース側
更にはそのエミッタ側がローレベルとなり、このように
して残りのワード線もすべて非選択とされる。
３に接続されたダイオード３２１３２２はともに導通し
、それによって駆動トランジスタ４２２のベース側はロ
ーレベルとなり、そのエミッタ側も該ベース側とほぼ同
電位（すなわちローレベル）となってワード線Ｗ２は非
選択とされる。なお図示されていない他の駆動トランジ
スタ（例えばそのベース側に接続された２個のダイオー
ドがそれぞれデコーダライン２１と２４とに接続される
もの）においても、少なくともそのベースに接続された
ダイオードの１つ（例えばデコーダライン２１に接続さ
れたダイオード）が導通ずることによってそのベース側
更にはそのエミッタ側がローレベルとなり、このように
して残りのワード線もすべて非選択とされる。
ところでかかるダイオードマトリックス型デコーダをそ
なえた半導体記憶装置においては、従来より、該半導体
記憶装置を構成するセルアレイ中に冗長セルアレイを設
ける構成、すなわち製造後の試験で特定のメモリセルに
不良が発見された場合に、該不良のメモリセルを含むセ
ルアレイに対応するアドレスをＦＲＯＭに記憶しておき
、入力されるアドレス信号を該ＦＲＯＭに記憶されてい
るアドレスと比較してそれらが一致したとき冗長信号を
発生させ、該冗長信号によって該不良のメモリセルを含
むセルアレイ （通常は行又は列）を非選択とし、別に
設けた冗長セルアレイを選択するという構成は特に存在
せず、したがってチップの歩留りが低下するという問題
点があった。
なえた半導体記憶装置においては、従来より、該半導体
記憶装置を構成するセルアレイ中に冗長セルアレイを設
ける構成、すなわち製造後の試験で特定のメモリセルに
不良が発見された場合に、該不良のメモリセルを含むセ
ルアレイに対応するアドレスをＦＲＯＭに記憶しておき
、入力されるアドレス信号を該ＦＲＯＭに記憶されてい
るアドレスと比較してそれらが一致したとき冗長信号を
発生させ、該冗長信号によって該不良のメモリセルを含
むセルアレイ （通常は行又は列）を非選択とし、別に
設けた冗長セルアレイを選択するという構成は特に存在
せず、したがってチップの歩留りが低下するという問題
点があった。
本発明はかかる問題点を解決するためになされたもので
、かかるダイオードマトリックス型デコーダをそなえた
半導体記憶装置に対し、従来の回路構成を大きく変える
ことなしに冗長回路構成を具備させることにより、この
種の半導体記憶装置におけるチップの歩留りを向上させ
たものである。
、かかるダイオードマトリックス型デコーダをそなえた
半導体記憶装置に対し、従来の回路構成を大きく変える
ことなしに冗長回路構成を具備させることにより、この
種の半導体記憶装置におけるチップの歩留りを向上させ
たものである。
上記問題点を解決するために本発明によれば、アドレス
入力の数に対応して設けられ、基準信号と所定のアドレ
ス信号とがそれぞれ入力される一対のトランジスタを有
する第１のゲート回路、該第１のゲート回路の出力状態
に応じて導通状態が制御され、所定の組合せによって各
デコーダを構成する第１のダイオード群、基準信号と冗
長信号とがそれぞれ入力される一対のトランジスタを有
する第２のゲート回路、および該第２のゲート回路の出
力状態に応じて導通状態が制御される第２のダイオード
をそなえ、冗長信号非人力時には、入力されたアドレス
信号に対応して選択されるデコーダを介して所定のセル
アレイのみが選択され、また冗長信号入力時には、該第
２のダイオードの導通にもとづいて上記各デコーダに対
応するセルアレイを非選択とし、冗長セルアレイのみが
選択される半導体記憶装置が提供される。
入力の数に対応して設けられ、基準信号と所定のアドレ
ス信号とがそれぞれ入力される一対のトランジスタを有
する第１のゲート回路、該第１のゲート回路の出力状態
に応じて導通状態が制御され、所定の組合せによって各
デコーダを構成する第１のダイオード群、基準信号と冗
長信号とがそれぞれ入力される一対のトランジスタを有
する第２のゲート回路、および該第２のゲート回路の出
力状態に応じて導通状態が制御される第２のダイオード
をそなえ、冗長信号非人力時には、入力されたアドレス
信号に対応して選択されるデコーダを介して所定のセル
アレイのみが選択され、また冗長信号入力時には、該第
２のダイオードの導通にもとづいて上記各デコーダに対
応するセルアレイを非選択とし、冗長セルアレイのみが
選択される半導体記憶装置が提供される。
上記構成によれば、冗長信号非入力時には所定のアドレ
ス信号入力にもとづいて、該第１のダイオード群が例え
ばすべて非導通となるデコーダに対応するセルアレイの
みが選択され、一方冗長信号入力時には、該第２のダイ
オードの導通によって上記各デコーダに対応するセルア
レイを非選択とし、冗長セルアレイのみが選択される。
ス信号入力にもとづいて、該第１のダイオード群が例え
ばすべて非導通となるデコーダに対応するセルアレイの
みが選択され、一方冗長信号入力時には、該第２のダイ
オードの導通によって上記各デコーダに対応するセルア
レイを非選択とし、冗長セルアレイのみが選択される。
第１図は本発明の１実施例としての半導体記憶装置のデ
コーダ部分を示すもので、上記第３図に示される従来形
に対応する部分は第３図と同一の符号で示されている。
コーダ部分を示すもので、上記第３図に示される従来形
に対応する部分は第３図と同一の符号で示されている。
これにより上述したように、常時は、入力されるアドレ
ス信号Ａ、、Ａ、、・・・・・・・に応じて所定のワー
ド線例えばＷｌが選択される。
ス信号Ａ、、Ａ、、・・・・・・・に応じて所定のワー
ド線例えばＷｌが選択される。
なお第１図においてもワード線Ｗ、、Ｗ、に対応する２
個の駆動トランジスタ４１２，４２２のみが示され、他
は図示を省略されている。
個の駆動トランジスタ４１２，４２２のみが示され、他
は図示を省略されている。
次に１９は、冗長信号Ｓ、と基準電圧Ｖｒｅｆとがそれ
ぞれ入力される一対のトランジスタ１９１゜１９２をそ
なえた冗長信号判別用のＥＣＬゲート回路であって、該
ゲート回路１９には所定電位側例えばアース側と該トラ
ンジスタ１９１のコレクタとの間に抵抗１９３が接続さ
れ、−労咳トランジスタ１９１．１９２の各エミッタの
共通接続部と所定電位側例えば負電位側との間には定電
流源１９４が接続される。そしてトランジスタ１９２の
コレクタ側には抵抗４９１が接続されるとともに駆動ト
ランジスタ４９２のベース側が接続され、該トランジス
タ４９２のエミッタ側には、冗長セルアレイに対応する
ワード線Ｗ、が接続される。また該トランジスタ１９１
のコレクタ側にはデコーダライン２９が接続され、各ダ
イオードマトリックス型デコーダを構成するダイオード
３１９，３２９−・−・・が該デコーダライン２９に接
続される。
ぞれ入力される一対のトランジスタ１９１゜１９２をそ
なえた冗長信号判別用のＥＣＬゲート回路であって、該
ゲート回路１９には所定電位側例えばアース側と該トラ
ンジスタ１９１のコレクタとの間に抵抗１９３が接続さ
れ、−労咳トランジスタ１９１．１９２の各エミッタの
共通接続部と所定電位側例えば負電位側との間には定電
流源１９４が接続される。そしてトランジスタ１９２の
コレクタ側には抵抗４９１が接続されるとともに駆動ト
ランジスタ４９２のベース側が接続され、該トランジス
タ４９２のエミッタ側には、冗長セルアレイに対応する
ワード線Ｗ、が接続される。また該トランジスタ１９１
のコレクタ側にはデコーダライン２９が接続され、各ダ
イオードマトリックス型デコーダを構成するダイオード
３１９，３２９−・−・・が該デコーダライン２９に接
続される。
かかる構成において、いま仮に冗長信号判別用のゲート
回路１９にハイレベルの冗長信号Ｓ１（上述したように
、入力されたアドレス信号と例えばＦＲＯＭに記憶され
ている不良のメモリセルに対応するアドレスとが一敗し
たとき生ずる）が、入力されたとすると該冗長信号Ｓ１
が入力されるトランジスタ１９１が導通し、一方基準電
圧Ｖｒｅｆが入力されるトランジスタ１９２は非導通と
なる。このため該トランジスタ１９１のコレクタ側に接
続されるデコーダライン２９はローレベルとなり、該ロ
ーレベルのデコーダライン２９に接続されたダイオード
３１９．３２９−−−−−−−はすべて導通しそれによ
って各ダイオードマトリックス型デコーダに接続される
各駆動トランジスタ４１２．４２２−・−−−−−のベ
ース側したがってそのエミッタ側が強制的にローレベル
とされる。したがって該不良のメモリセルに対応するア
ドレス信号が入力されても、該不良のメモリセルに対応
するワード線が選択されることはない。
回路１９にハイレベルの冗長信号Ｓ１（上述したように
、入力されたアドレス信号と例えばＦＲＯＭに記憶され
ている不良のメモリセルに対応するアドレスとが一敗し
たとき生ずる）が、入力されたとすると該冗長信号Ｓ１
が入力されるトランジスタ１９１が導通し、一方基準電
圧Ｖｒｅｆが入力されるトランジスタ１９２は非導通と
なる。このため該トランジスタ１９１のコレクタ側に接
続されるデコーダライン２９はローレベルとなり、該ロ
ーレベルのデコーダライン２９に接続されたダイオード
３１９．３２９−−−−−−−はすべて導通しそれによ
って各ダイオードマトリックス型デコーダに接続される
各駆動トランジスタ４１２．４２２−・−−−−−のベ
ース側したがってそのエミッタ側が強制的にローレベル
とされる。したがって該不良のメモリセルに対応するア
ドレス信号が入力されても、該不良のメモリセルに対応
するワード線が選択されることはない。
一方、かかる冗長信号ＳＩの入力時には上述したように
トランジスタ１９２が非導通となるため、該トランジス
タ１９２のコレクタ側に接続された冗長セルアレイ用の
駆動トランジスタ４９２のベース側したがってそのエミ
ッタ側がハイレベルとなって冗長用のセルアレイが接続
されているワード線Ｗ、が選択されることになる。
トランジスタ１９２が非導通となるため、該トランジス
タ１９２のコレクタ側に接続された冗長セルアレイ用の
駆動トランジスタ４９２のベース側したがってそのエミ
ッタ側がハイレベルとなって冗長用のセルアレイが接続
されているワード線Ｗ、が選択されることになる。
なお冗長信号Ｓ、がローレベルの場合は該ゲート回路１
９においてトランジスタ１９２が導通し、トランジスタ
１９１が非導通となるため、該トランジスタ１９１のコ
レクタ側に接続されたデコーダライン２９がハイレベル
となり、該デコーダライン２９に接続されたダイオード
３１９，３２９−−−−−−−はすべて非導通となる。
９においてトランジスタ１９２が導通し、トランジスタ
１９１が非導通となるため、該トランジスタ１９１のコ
レクタ側に接続されたデコーダライン２９がハイレベル
となり、該デコーダライン２９に接続されたダイオード
３１９，３２９−−−−−−−はすべて非導通となる。
したがって入力されるアドレス信号Ａ Ｉ＋ Ａ ２−
−−−−〜−に応じて各々のダイオードマトリックス型
デコーダは従来と同じ動作を行い所定のワード線、例え
ばＷＩが選択される。一方上記したようにトランジスタ
１９２が導通ずることによって冗長セルアレイ用の駆動
トランジスタ４９２のベース側したがってそのエミッタ
側はローレベルとなり、該冗長セルアレイ用のワード線
Ｗ９は非選択となる。
−−−−〜−に応じて各々のダイオードマトリックス型
デコーダは従来と同じ動作を行い所定のワード線、例え
ばＷＩが選択される。一方上記したようにトランジスタ
１９２が導通ずることによって冗長セルアレイ用の駆動
トランジスタ４９２のベース側したがってそのエミッタ
側はローレベルとなり、該冗長セルアレイ用のワード線
Ｗ９は非選択となる。
なお上述した実施例では、冗長セルアレイ選択時すなわ
ち、入力されたアドレス信号とＦＲＯＭに記憶されてい
る不良のメモリセルに対応するアドレスとが一致したと
きハイレベルの冗長信号Ｓ１が生ずる場合について説明
したが、該冗長信号Ｓ１をローレベルとすることもでき
る。この場合には、該デコーダライン２９を該トランジ
スタ１９２のコレクタ側に接続し、該トランジスタ１９
１のコレクタ側と該トランジスタ４９２のベース側に接
続するようにすればよい。
ち、入力されたアドレス信号とＦＲＯＭに記憶されてい
る不良のメモリセルに対応するアドレスとが一致したと
きハイレベルの冗長信号Ｓ１が生ずる場合について説明
したが、該冗長信号Ｓ１をローレベルとすることもでき
る。この場合には、該デコーダライン２９を該トランジ
スタ１９２のコレクタ側に接続し、該トランジスタ１９
１のコレクタ側と該トランジスタ４９２のベース側に接
続するようにすればよい。
第２図は本発明にかかる半導体記憶装置の他の実施例を
示すもので、該記憶装置に２組の冗長セルアレイを用意
し、該２組の冗長セルアレイのそれぞれを選択するため
に用意された２種の冗長信号Ｓ、およびＳ２によって該
冗長セルアレイ用のワード線Ｗ９１又はｗｑｚがそれぞ
れ選択されるようにしたものである。なお第１図と対応
する部分は第１図と同一の符号で示されている。
示すもので、該記憶装置に２組の冗長セルアレイを用意
し、該２組の冗長セルアレイのそれぞれを選択するため
に用意された２種の冗長信号Ｓ、およびＳ２によって該
冗長セルアレイ用のワード線Ｗ９１又はｗｑｚがそれぞ
れ選択されるようにしたものである。なお第１図と対応
する部分は第１図と同一の符号で示されている。
すなわちいま仮に入力されたアドレス信号がＦＲＯＭに
記憶されている２組の不良メモリセルに対応するアドレ
スのうちの一方と一致することによって、該一方の冗長
信号Ｓ、がハイレベルとなった（この場合冗長信号Ｓ２
はローレベルとなっている）とすると、冗長信号判別用
のゲート回路１９において、トランジスタ１９１が導通
し、８亥トランジスタ１９１のコレクタ側に接続された
デコーダライン２９がローレベルとなり、該デコーダラ
イン２９に接続されたダイオード（例えば３１９）が導
通することによって、各ダイオードマトリックス型デコ
ーダに接続される各駆動トランジスタ（例えば４１２）
のエミッタ側は強制的にローレベルとされ、したがって
不良のメモリセルに対応するワード線も非選択とある。
記憶されている２組の不良メモリセルに対応するアドレ
スのうちの一方と一致することによって、該一方の冗長
信号Ｓ、がハイレベルとなった（この場合冗長信号Ｓ２
はローレベルとなっている）とすると、冗長信号判別用
のゲート回路１９において、トランジスタ１９１が導通
し、８亥トランジスタ１９１のコレクタ側に接続された
デコーダライン２９がローレベルとなり、該デコーダラ
イン２９に接続されたダイオード（例えば３１９）が導
通することによって、各ダイオードマトリックス型デコ
ーダに接続される各駆動トランジスタ（例えば４１２）
のエミッタ側は強制的にローレベルとされ、したがって
不良のメモリセルに対応するワード線も非選択とある。
−労咳ハイレベルの冗長信号Ｓ、はトランジスタ４９１
のベースに入力され、該トランジスタ４９１は導通し、
°一方そのベースに基準電圧Ｖｒｅｆが入力されるトラ
ンジスタ４９２は非導通となって、そのコレクタ側に接
続された駆動トランジスタ４９５のベース側、したがっ
てそのエミッタ側がハイレベルとなって、第１の冗長セ
ルアレイ用のワード線Ｗ９１が選択される。
のベースに入力され、該トランジスタ４９１は導通し、
°一方そのベースに基準電圧Ｖｒｅｆが入力されるトラ
ンジスタ４９２は非導通となって、そのコレクタ側に接
続された駆動トランジスタ４９５のベース側、したがっ
てそのエミッタ側がハイレベルとなって、第１の冗長セ
ルアレイ用のワード線Ｗ９１が選択される。
また、人力されたアドレス信号がＦＲＯＭに記憶されて
いる２組の不良メモリセルに対応するアドレスのうちの
他方と一致することによって他方の冗長信号Ｓ２がハイ
レベルとなった（この場合冗長信号Ｓ１はローレベルと
なっている）とすると、該ゲート回路１９においてトラ
ンジスタ１９５が導通し、上記と同様にデコーダライン
２９がローレベルとなることによってその不良メモリセ
ルに対応スルワード線も非選択となる。−労咳ハイレベ
ルの冗長信号Ｓ２はトランジスタ４９６のベースに入力
され、該トランジスタ４９６は導通し、またそのベース
に基準電圧Ｖ ｒｅｆが入力されるトランジスタ４９７
は非導通となって、そのコレクタ側に接続された駆動ト
ランジスタ５００のベース側、したがってそのエミッタ
側がハイレベルとなって、第２の冗長セルアレイ用のワ
ード４！ Ｗ ９□が選択される。なお４９４，４９９
はともに定電流源である。
いる２組の不良メモリセルに対応するアドレスのうちの
他方と一致することによって他方の冗長信号Ｓ２がハイ
レベルとなった（この場合冗長信号Ｓ１はローレベルと
なっている）とすると、該ゲート回路１９においてトラ
ンジスタ１９５が導通し、上記と同様にデコーダライン
２９がローレベルとなることによってその不良メモリセ
ルに対応スルワード線も非選択となる。−労咳ハイレベ
ルの冗長信号Ｓ２はトランジスタ４９６のベースに入力
され、該トランジスタ４９６は導通し、またそのベース
に基準電圧Ｖ ｒｅｆが入力されるトランジスタ４９７
は非導通となって、そのコレクタ側に接続された駆動ト
ランジスタ５００のベース側、したがってそのエミッタ
側がハイレベルとなって、第２の冗長セルアレイ用のワ
ード４！ Ｗ ９□が選択される。なお４９４，４９９
はともに定電流源である。
更に該冗長信号Ｓ、、Ｓ２がともにローレベルの場合は
、該ゲート回路１９においてトランジスタ１９２が導通
し、トランジスター１９１．１９５がともに非導通とな
るため、該デコーダライン２９はハイレベルとなる。し
たがって入力されるアドレス信号Ａ、、Ａ２−−−〜−
・−に応じて各々のダイオードマトリックス型デコーダ
は従来と同じ動作を行い、所定のワード線例えばＷＩが
選択される。また該冗長信号Ｓ＋、ＳＺがともにローレ
ベルとなることによってトランジスタ４９１，４９６が
ともに非導通となり、トランジスタ４９２．４９７がと
もに導通することによって、各駆動トランジスタ４９５
，５００のベース側、したがってそのエミッタ側はとも
にローレベルとなり、冗長セルアレイ用のワード線Ｗ、
、、Ｗ、、はともに非選択となる。
、該ゲート回路１９においてトランジスタ１９２が導通
し、トランジスター１９１．１９５がともに非導通とな
るため、該デコーダライン２９はハイレベルとなる。し
たがって入力されるアドレス信号Ａ、、Ａ２−−−〜−
・−に応じて各々のダイオードマトリックス型デコーダ
は従来と同じ動作を行い、所定のワード線例えばＷＩが
選択される。また該冗長信号Ｓ＋、ＳＺがともにローレ
ベルとなることによってトランジスタ４９１，４９６が
ともに非導通となり、トランジスタ４９２．４９７がと
もに導通することによって、各駆動トランジスタ４９５
，５００のベース側、したがってそのエミッタ側はとも
にローレベルとなり、冗長セルアレイ用のワード線Ｗ、
、、Ｗ、、はともに非選択となる。
本発明によれば、ダイオードマトリックス型デコーダを
そなえた半導体記憶装置において、従来の回路構成を大
きく変えることなく比較的簡単な構成を付加するのみで
冗長回路構成を具備させることができ、この種の半導体
記憶装置におけるチップの歩留りを容易に向上させるこ
とができる。
そなえた半導体記憶装置において、従来の回路構成を大
きく変えることなく比較的簡単な構成を付加するのみで
冗長回路構成を具備させることができ、この種の半導体
記憶装置におけるチップの歩留りを容易に向上させるこ
とができる。
【図面の簡単な説明】
第１図は、本発明の１実施例としての半導体記憶装置の
構成を示す回路図、 第２図は本発明の他の実施例としての半導体記 “憶装
置の構成を示す回路図、 第３図は、ダイオードマトリックス型デコーダをそなえ
たこの種の半導体記憶装置の従来例を示す回路図である
。 （符号の説明） １１．１２ニアドレスバツフア用のゲート回路、１９：
冗長信号判別用のゲート回路、 ２：デコーダライン、 Ａ、、Ａ！ ニアドレス信号、 Ｓ、、Ｓ、：冗長信号、 Ｗ、、Ｗ、 ：ワード線、 Ｗ７．、Ｗ、、ｚ：冗長セルアレイ用のワード線。 −ダの従来例を説明する回路図 第３図 手続補正書（自発ン 昭和６０年１０月Ｙ日
構成を示す回路図、 第２図は本発明の他の実施例としての半導体記 “憶装
置の構成を示す回路図、 第３図は、ダイオードマトリックス型デコーダをそなえ
たこの種の半導体記憶装置の従来例を示す回路図である
。 （符号の説明） １１．１２ニアドレスバツフア用のゲート回路、１９：
冗長信号判別用のゲート回路、 ２：デコーダライン、 Ａ、、Ａ！ ニアドレス信号、 Ｓ、、Ｓ、：冗長信号、 Ｗ、、Ｗ、 ：ワード線、 Ｗ７．、Ｗ、、ｚ：冗長セルアレイ用のワード線。 −ダの従来例を説明する回路図 第３図 手続補正書（自発ン 昭和６０年１０月Ｙ日
Claims (1)
- 【特許請求の範囲】 １、アドレス入力の数に対応して設けられ、基準信号と
所定のアドレス信号とがそれぞれ入力される一対のトラ
ンジスタを有する第１のゲート回路、 該第１のゲート回路の出力状態に応じて導通状態が制御
され、所定の組合せによって各デコーダを構成する第１
のダイオード群、 基準信号と冗長信号とがそれぞれ入力される一対のトラ
ンジスタを有する第２のゲート回路、および 該第２のゲート回路の出力状態に応じて導通状態が制御
１される第２のダイオードをそなえ、冗長信号非入力時
には、入力されたアドレス信号に対応して選択されるデ
コーダを介して所定のセルアレイのみが選択され、また
冗長信号入力時には、該第２のダイオードの導通にもと
づいて上記各デコーダに対応するセルアレイを非選択と
し、冗長セルアレイのみが選択されることを特徴とする
半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60105902A JPS61292296A (ja) | 1985-05-20 | 1985-05-20 | 半導体記憶装置 |
| US06/863,041 US4757475A (en) | 1985-05-20 | 1986-05-14 | Semiconductor memory device having diode matrix type decoder and redundancy configuration |
| EP86303761A EP0202892B1 (en) | 1985-05-20 | 1986-05-16 | Semiconductor memory device with diode matrix decoder and redundancy configuration |
| DE8686303761T DE3675815D1 (de) | 1985-05-20 | 1986-05-16 | Halbleiterspeichergeraet mit diodenmatrixdecodierer und redundanzkonfiguration. |
| KR1019860003927A KR900001599B1 (ko) | 1985-05-20 | 1986-05-20 | 다이오드 매트릭스형 디코오더와 여분형태를 갖는 반도체 메모리장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60105902A JPS61292296A (ja) | 1985-05-20 | 1985-05-20 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61292296A true JPS61292296A (ja) | 1986-12-23 |
Family
ID=14419811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60105902A Pending JPS61292296A (ja) | 1985-05-20 | 1985-05-20 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4757475A (ja) |
| EP (1) | EP0202892B1 (ja) |
| JP (1) | JPS61292296A (ja) |
| KR (1) | KR900001599B1 (ja) |
| DE (1) | DE3675815D1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4905200A (en) * | 1988-08-29 | 1990-02-27 | Ford Motor Company | Apparatus and method for correcting microcomputer software errors |
| US5276834A (en) * | 1990-12-04 | 1994-01-04 | Micron Technology, Inc. | Spare memory arrangement |
| US5673218A (en) | 1996-03-05 | 1997-09-30 | Shepard; Daniel R. | Dual-addressed rectifier storage device |
| US6956757B2 (en) * | 2000-06-22 | 2005-10-18 | Contour Semiconductor, Inc. | Low cost high density rectifier matrix memory |
| US7593256B2 (en) * | 2006-03-28 | 2009-09-22 | Contour Semiconductor, Inc. | Memory array with readout isolation |
| US7813157B2 (en) * | 2007-10-29 | 2010-10-12 | Contour Semiconductor, Inc. | Non-linear conductor memory |
| US7933133B2 (en) | 2007-11-05 | 2011-04-26 | Contour Semiconductor, Inc. | Low cost, high-density rectifier matrix memory |
| US20090225621A1 (en) * | 2008-03-05 | 2009-09-10 | Shepard Daniel R | Split decoder storage array and methods of forming the same |
| US20090296445A1 (en) * | 2008-06-02 | 2009-12-03 | Shepard Daniel R | Diode decoder array with non-sequential layout and methods of forming the same |
| US8325556B2 (en) * | 2008-10-07 | 2012-12-04 | Contour Semiconductor, Inc. | Sequencing decoder circuit |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3753244A (en) * | 1971-08-18 | 1973-08-14 | Ibm | Yield enhancement redundancy technique |
| US4027285A (en) * | 1973-12-26 | 1977-05-31 | Motorola, Inc. | Decode circuitry for bipolar random access memory |
| JPS58115828A (ja) * | 1981-12-29 | 1983-07-09 | Fujitsu Ltd | 半導体集積回路 |
| US4462091A (en) * | 1982-02-26 | 1984-07-24 | International Business Machines Corporation | Word group redundancy scheme |
-
1985
- 1985-05-20 JP JP60105902A patent/JPS61292296A/ja active Pending
-
1986
- 1986-05-14 US US06/863,041 patent/US4757475A/en not_active Expired - Fee Related
- 1986-05-16 EP EP86303761A patent/EP0202892B1/en not_active Expired - Lifetime
- 1986-05-16 DE DE8686303761T patent/DE3675815D1/de not_active Expired - Fee Related
- 1986-05-20 KR KR1019860003927A patent/KR900001599B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0202892A3 (en) | 1988-09-07 |
| EP0202892B1 (en) | 1990-11-28 |
| KR900001599B1 (ko) | 1990-03-15 |
| US4757475A (en) | 1988-07-12 |
| KR860009425A (ko) | 1986-12-22 |
| DE3675815D1 (de) | 1991-01-10 |
| EP0202892A2 (en) | 1986-11-26 |
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