JPS58147900A - ランダム・アクセス・メモリの冗長システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔本発明の分野〕 本発明は、高速度のランダム・アクセス・メモリに関す
るものであり、特に、ビット線出力段にオン−チップ（
ｏｎ−ｃｈｉｐ）論理を用−・たシステムに関するもの
である。

〔先行技術〕

先行技術では、言わゆる”ａｌｌ　　ｇｏｏｄ”　即ち
全てが無欠陥のメモリーエレメントではないようなメモ
リを使用するために、種々の技術が提案さねてきた。一
旦、不良エレメントが見つかると、′　役に立たないも
のを交換するために、補助又は冗長のエレメントが提案
されてきた。もし、役に立たない個々の貯蔵エレメント
を有するアレイの使用を排除することが必要ならば、非
常に多数の貯蔵エレメントを有する大きな貯蔵装置の生
産は、満足な歩留りを生じなくなる。従って、完全なメ
モリのみを利用するよりも不完全なメモリの利用を考え
た方が経済的であると考えられ、そして、貯蔵装置のマ
トリックス自体が欠陥貯蔵エレメントにもかかわらず、
動作可能であるように、不完全な貯蔵エレメントが交換
されたり又は除去されたりしてきた。

従って、ビット・エラーの内部発生源あるいは個々の欠
陥エレメントは、冗長ニレメントラ用イることにより補
正することができる。この技術は、エラー原因を考慮に
入れることなくエラー補正のコード論理を使用すること
によりメモリ・エラーの外部的しるしくｓｙｍｐｔｏｍ
）が処理される方法とは、区別されるものである。先行
技術では、冗長ハードウェアの使用により、若しくは、
エラー自体の補正により、又はこの２つの方法の組合せ
により、メモリ・エラーを補正する種々の技術が提案さ
れてきた。

米国特許第３８９８４４３号が代表的なものである。こ
の米国特許は、個々のＩＣ構成成分とともに設けられた
付加的な論理及び制御の回路を使用する、メモリ・シス
テム中のエラー補正に関する。メモリ出力の工？−が検
出されると、エラー・ビットが自動的に見つげられ、エ
ラー・ビットを与えたメモリ列からの出力が、禁止され
る。予備メモリ列が付勢され、初めにエラーのメモリ列
にあった情報が、付勢された予備のメモリ列に転送され
る。従って、米国特許第３８９８４４５号に教示された
冗長は、パリティ・チェックと、故障したピット列のア
ドレスを保持するアドレス・レジスタと、冗長列を書込
むマルチプレ〜クサと、故障したピット列を識別するた
めの特別のテストｅアルゴリズムと一緒に用いられる複
雑なエラー制御回路とともに、故障した列と冗長列のフ
ィード・スルー（ｆｅｅｄ−ｔｈｒｏｕｇｈ）とを禁止
するデコーダとの使用に信頼を置いたピット列の冗長で
ある。この先行技術は、オン・チップの冗長を示唆する
ものではなく、そして、アレイ・チップがビット・スラ
イス出力で実行されるかなりの論理機能を使用するよう
なシステムに、適用できるものではない。

米国特許第３８６０８３１号は、冗長エレメントを論理
回路に電気的に接続するために連想メモリ・エレメント
が提供されている１、冗長エレメントを有する論理回路
に関する。これ故に、故障論理回路が、パスをプログラ
ムする双安定エレメントを用いた冗長論理回路によって
交換される。米国特許第３６６５１７３号は、３つの使
用可能な論理モジュール及び少なくとも１つの予備モジ
ュールを含む、待機冗長の異なる技術に関する。システ
ムは、使用可能な論理モジュールのうちの１つの故障を
見つけて、故障モジュールを回避し、それ故に予備モジ
ュールに代えるように、システムを再構成する。しかし
ながら、それは、全体的なシステムの性能を向上させる
べく、オン・チップの機能を果すシステムを実現したパ
イ・ポーラ装置のアレイに関するものではない。

エラー検出のために冗長の考えを用いることを示唆した
先行技術は、例えば、米国特許第６５８５６７７号に示
されている。この米国特許は、もし故障が出力エラーを
生じるなら、個々の論理エレメントの故障が大抵エラー
信号を生じることになるように、故障モジュールの代替
論理回路の層を有するデコーダの使用を開示している。

ＩＢＭＴｅｃｈｎｉｃａｌ　　Ｄｉｓｃｌｏｓｕｒｅ　
　　ＢｕｌｌｅｔｉｎＶｏｌ、２３、Ｎｏ、　１、ｐ、
２１５（、Ｊｕｎｅ、１９８０）は、欠陥ビットをスイ
ッチ・オフして、それの交換用に提供された冗長ビット
にそれを交換するために、デコーダ回路を使用する技術
を開示している。理論的には実施可能であるが、この方
法は、高度な機能のチップ、即ち、有効な数の基本ビッ
トが駆動出力される前に小さな母線にゲートされるよう
なものへの適用を見出せない。その方法は、性能が主目
標の場合には、連続するゲート動作及び冗長ビットに設
けられる負荷のために、使用することができない。Ｉ　
Ｂ　Ｍ　　ＴｅｃｈｎｉｃａｌＤｉｓｃｌｏｓｕｒｅ　
　Ｂｕｌｌｅｔｉｎ、Ｖｏｌ、１９、Ｎ００５、Ｐ、１
６３８　　（Ｏｃｔｏｂｅｒ、　１９７６　）は、冗長
ワード線について別々のセンス・アンプを使用し、冗長
ワード線から読出されたデータを選択的に使用するよう
な、異なる技術を開示している。システムは、ワードの
復号及び比較論理の他に、２の出力回路を必要とする。

このように、それは、ワード線の冗長能力を全く発揮さ
せるには多数の回路を必要とするので、高度な機能をな
すチップ・アレイへの適用を見出せない。

米国特許第４１６５５３３号は、冗長機能を創りそれか
ら重複したアドレス・デコーダを使用して重複状態につ
いて比較することにより、エラーを検出する代りの技術
を示している。ＦＥＴチップについてオン・チップの冗
長を達成するためのシステムが、Ｉ　ＢＭ　　Ｔｅｃｈ
ｎｉｃａｌ　ＤｉｓｃｌｏｓｕｒｅＢｕｌｌｅｔｉｎ、
Ｖｏｌ、１４、Ｎｏ、５．、ｐ、１５１ろ（Ｏｃｔｏｂ
ｅｒ、１９７１）に示されている。そのシステムは、も
う１．つのワード又はビットの線を使用するが、しかし
、それにもがかわらず同じアドレスを保つことによって
、所与のアドレスで故障したワード又はビットの線を交
換するための付加リセット線及びデコー′ダを使用する
。アドレスの設定は、チップ上に設けられたラッチにお
いて起きる不良ワード線乃至は不良ビット線について行
なわれる。それ故に、各標準のデコーダ用のラッチ及び
各冗長デコーダ用の１組のラッチを必要とする。

従って、先行技術は、オン・チップ及び補助的にオフ・
チップの両方のハードウェアで冗長を達成するための種
々の技術を示すものである。しかしながら、先行技術の
欠点は、高速度のランダム・アクセス・メモリ（ＲＡＭ
Ｌ特に、ビット線出力段が、ビット冗長の実現をさらに
困難にするオン・チップ論理を使用するようなメモリ構
成について、ワード寸法の冗長を実現する技術を欠いて
いることである。付加されたオン・チップ機能は、進歩
したバイポーラ・アレイのチップで用いられ、有効な性
能の利得を達成する。例えば、ビット・スライス出力を
選択する（４つのうちから１つの選択）ための論理の実
施が、代表的なものであるが、これは、通常のビット・
スライス冗長技術を非常に非実用的にしている。

〔本発明の概要〕

それ故に、本発明の目的は、高度な機能をなすランダム
・アクセス・メモリについての冗長設計を提供すること
である。

本発明の実施態様により、ビット線出力段にオン・チッ
プ論理を用いるようなバイポーラ・メモリについてのオ
ン・チップ冗長設計が提供される。

また、本発明の他の実施態様により、全てが良い場合よ
りも少ない構成成分を有するメモリを使用することによ
って、システムの性能には影響を与えないが歩留りの割
合を向上させるような、高速度ランダム・アクセス・メ
モリについての冗長設計が提供される。

さらに、本発明の他の実施態様により、構成成分の最小
の必要条件により、それ故に、標準的なチップ領域もま
た最小限にされるような、オン・チップ冗長設計が、提
供される。

高性能のバイポーラ・アレイに冗長を実現させるのに伴
う問題を解決するために、本発明は、冗長アドレス比較
論理回路、冗長ワード・グループ、及びチップに既にあ
る各ワード・デコーダへの付加エミッタを加えることに
より、ワード・グループの冗長を達成する。比較回路は
各付加エミッタへの出力を有している。それで、不良ビ
ットのアドレスが比較回路に到達するときは、それは、
各非冗長デコーダを選択せずに、そこに提供された付加
エミッタを経て冗長デコーダを選択する。この結果、オ
ン・チップの冗長デコーダは、不良ビット位置における
デコーダを交換することになる。

従って、全くオン・チップの冗長が、達成される。

〔本発明の実施例〕

さて、第１図を参照するに、本発明の第１実施例が示さ
れている。本発明は、高速度のＲＡＭを形成する典型的
なアレイにおいて、アレイ／ワード・デコーダが結合さ
れた非冗長メモリを含む現存のオン・チップ・ハードウ
ェアを変更することにより、行なわれる。非冗長部分が
、夫々１６ワードの８つのグループに分割される。マル
チエミッタ・トランジスタを用いたワード・デコーダ（
ＷＤ）が、ＷＤ　１−ＷＤ　１２８と概略的に示されて
いる。理解されるように、第を図に示されたＴＴＬデコ
ーダ入力段は、１２８のワード線アレイを形成するため
に、アドレス・アクセス用に７つのエミッタを有してい
る。デコーダの入力段が概略的な形で示されているが、
７つのエミッタを有する通常のＴＴＬデコーダが本発明
に従って変更されていることを理解すべきだ。デコーダ
の入力段は、通常はバイポーラ回路である、その関係付
けられたメモリ・セルをアクセスするように、用いられ
る。デコーダは、トランジスタＱ、即ちメモリ・セルへ
の選択電流をスイッチするバイポーラ装置のベースに、
”セット”、゛リセット”信号を印加する。ＴＴＬデコ
ーダが示されているが、多段デコーダ又は電流スイッチ
・デコーダもまた用いられ得ることを、理解すべきだ。

このような装置は、当分野においては、周知である。

本発明によって、１２８個の非冗長ワード・デコーダ（
ＷＤｌ−ＷＤ１２８）が付加エミッタ入力を有するよう
に変更される。この付加エミッタ入力は、第１図に示さ
れているように、−冗長アドレス受取り比較回路の出力
に結合されている。

本発明はまた、１６個の付加ワードＷＤ　１２９−ＷＤ
　１４４を含むオン・チップ配置された冗長部分を有す
ることにより、通常のノ（イポーラ・アレイから逸脱す
るものである。非冗長部分が夫々１６ワードを有する８
つのグループに分割されているので、付加される１６個
の冗長ワードはさらに１つのワード・グループが付加さ
れることに相当する。１６個の冗長ワード・デコーダＷ
Ｄ１２９−ＷＤ１４４は、５つだけエミッタ入力を必要
とし、そして、それら１６個の冗長デコーダの付加エミ
ッタ入力は、また、冗長アドレス受取り比較回路の出力
に結合されている。

第１図は、６つのワード・アドレス入力を受は取る冗長
アドレス受取り比較回路を有する、本発明の第１実施例
を示している。これらの入力は、アクセスされるべきメ
モリ・ワード・グループ（８つのうちの１つ）を選択す
るために用いられ、また、３つの冗長アドレス入力とと
もに、比較回路により用いられる。ワード・アドレス入
力は、第１図では、ＡＯ−Ａ２として示され、また冗長
、　アドレス入力は、ＲＡ（１１−ＲＡ２として示され
ている。

３つの冗長アドレス入力がモジュールにおいて特徴付け
られ、（ｐｅｒｓｏｎａｌｉｚｅｄ）、チップの初期テ
ストにより決められる１つ以上の欠陥ピットを有する特
定のワード・グループを示す。欠陥は、不良のセル又は
ワード線のいずれかであるかも知れない。本発明では、
もしワード・アドレス人力ＡＯ−Ａ２が冗長アドレス人
力ＲＡＤ−ＲＡ２と一致するなら、冗長アドレス受取り
比較回路は、アップ・レベルの真出力及びダウン・レベ
ルの補出力のような１つの出力を提供する。この出力は
、わかった欠陥ワード・グループに代って、冗長ワード
・グループＷＤ１２９−ＷＤ１４４が選択されるように
する。それで、付加アドレスが、冗長ワード・グループ
における１６個のワード線のうちの１つを選択する。

もしアドレスＡｎ−Ａ２がＲＡ　Ｄ−ＲＡ　２と一致し
ないなら、非冗長部分がアクセスされる。比較回路は、
真出力にダウン・レベルを、そして補出力にアップ・レ
ベルを生じる。結果的に、冗長ワード・グループは選択
されず、標準のワードやグループ（ＷＤ　１−ＷＤ　１
２８　’）が選択されることになる。

第１図に示されているように、比較回路は、使用禁止人
力りを有している。使用禁止入力はダウン・レベルにあ
るので、冗長アドレス受取り回路は、通常、８つのワー
ド・グループのうちの１つを冗長ワード・グループに換
えることになる。この結果、冗長ワード・グループ又は
その回路における欠陥は、チップ全体を欠陥のあるもの
にすることになるであろう。しかしながら、使用禁止人
力が付勢されるなら、比較回路を不一致状態にすること
ができ、冗長ワード・グループを使用禁止にし、対応的
にその他のワード・グループを使用可能にすることがで
きるので、これは、全体の使用に影響を与えることはな
い。それ故に、チップは、”ａｌｌ　　ｇｏｏｄ”・モ
ードで機能するように、構成され得る。

第１図の実施例から明らかなように、チップに導入され
る比較回路は、比較論理入力回路を備えた標準のアドレ
ス受取りデコーダ・ドライバとして実施され得る。ＴＴ
Ｌワード・デコーダへの付加エミッタ入力の導入は、チ
ップ・スペースの使用に実質的な影響を与えない。さら
に、ピット回路自体は、本発明により導入された冗長に
よっては、不利な影響を受けない。結果として、第１図
に示された冗長設計の実施は、密度、チップ機能、電力
、性能、及び入出力機能の点で、チップに最小限の影響
を与えるだけである。

第１図の実施例により、モジュール自体は、製造の間の
、永久配線又はエンジニアリング変更のできる配線の使
用により、特徴付けられる。％機付けは、欠陥ワード拳
グループに従って、行なわれ得る。

さて、第２図を参照するに、本発明の第２の好実施例が
示される。第２図は、デコーダ・セクションを含んでい
ないが、非冗長セクションが１２８ワードを含むことに
なることを理解すべきだ。

しかしながら、第２図においては、標準ワード線が夫々
１６ワードの８グループに対立するものとして夫々８ワ
ードの１６グループとして構成されている点で、冗長の
編成は異なっている。それ故に、冗長ワード・グループ
は、８つの付加ワード線及びデコーダを含み、それで、
この冗長ワード・グループはより小さなチップ領域を要
するだけで済むことになる。

第２図では、冗長ワード醗グループのアドレスは、シフ
ト・レジスタ・ラッチＬＤ−Ｌ５の夫々へのクロック入
力と同期した冗長アドレス入力に。

おいて、シフト・レジスタ・ラッチＬＤ−Ｉｌ中へ順次
クロックされる。第２図の実施例は、より多くのアドレ
スで比較が行なわれるようにするものであるが、しかし
、それにもかかわら、ず、冗長を実施するのに２又は６
の付加入出力線のみを要するだけである。従って、第２
図の実施例は、冗長ワード・グループにおいてより少な
い冗長ワード線（１６に対して８）を有する編成を提供
するものであり、より小さなチップ・スペースを要する
だけの冗長を与えるものである。この実施例は、第、１
図の実施例の冗長アドレスの付加入力を必要としな℃・
ｏしかしながら、設計のかね合いとして、失われるワー
ド・グループのアドレスは、各システムのパワー・アッ
プ時に、ラッチヘロードされなければならない。それ故
に、本発明により、高速度ＲＡＭについてのワード冗長
設計が、チップの性能に最小限の影響しか与えないよう
な、回路についての最小限の変更を要するだけで、定め
られることは、明らかである。各ワード・グループのデ
コーダについて付加エミッタを導入することは、全体的
なチップ密度には影響を与えないし、オン・チップで比
較回路を導入することは、チップ電力又はＩｌｏの必要
条件に、実質的な影響を与えない。重要なことは、チッ
プの機能及び性能が維持されるので、全体的なシステム
の処理能力は低下しないということである。

本発明の変更もまた可能である。メモリの適用における
アドレス・ワード冗長の文脈から、ビット冗長もまた実
施され得ることは、明らかである。

本発明は、メモリの適用に限定されるものではない。例
えば、本発明は、メモリにおける冗長について適用され
たが、大きな冗長論理アレイのような冗長機能を選択し
て交換するような適用における使用も見出せるものであ
る。

【図面の簡単な説明】

第１図は、チップ・モジュール上で冗長ワード・アドレ
スが特徴付けられる９本発明の第１実施例を示す。第２
図は、本発明の第２実施例であり、ＲＡＭへの電力の開
始の際に冗長ワード・アドレスが、シフト・レジスタ・
ラッチ回路に貯蔵される、ワード・グループの冗長を示
す。 出願人　　インター六ンヨカル叱１ジネスーマン→Ｘズ
・コ−４ｔＬ／◆ジョン代理人弁理士　　岡　　１）　
次　　生外１名

Claims (1)

1. 【特許請求の範囲】 アドレス入力を受取るエミッタの他に付加エミッタを備
   えたワード・デコーダを複数個有する冗長メモリ部分及
   び非冗長メモリ部分を含む２ンダムーアクセス・メモリ
   と、 入力がアドレス信号を受は取り、出力が前記付加エミッ
   タに結合されている比較回路手段であって、前記メモリ
   の不良ビット・アドレスがアクセスされたかどうかを決
   めて、前記不、良ビットΦアドレスのワード・デコーダ
   を選択せずに、前記冗長メモリ部分のワード・デコーダ
   を選択するものと、 を含むランダム・アクセス・メモリの冗長システム。