JPS6237478B2 - - Google Patents

Description

【発明の詳細な説明】 〔本発明の分野〕 本発明は、高速度のランダム・アクセス・メモ
リに関するものであり、特に、ビツト線出力段に
オン・チツプ（on−chip）論理を用いたシステ
ムに関するものである。

〔先行技術〕 先行技術では、言わゆる“all good”即ち全て
が無欠陥のメモリ・エレメントではないようなメ
モリを使用するために、種々の技術が提案されて
きた。一旦、不良エレメントが見つかると、役に
立たないものを交換するために、補助又は冗長の
エレメントが提案されてきた。もし、役に立たな
い個々の貯蔵エレメントを有するアレイの使用を
排除することが必要ならば、非常に多数の貯蔵エ
レメントを有する大きな貯蔵装置の生産は、満足
な歩留りを生じなくなる。従つて、完全なメモリ
のみを利用するよりも不完全なメモリの利用を考
えた方が経済的であると考えられ、そして、貯蔵
装置のマトリツクス自体が欠陥貯蔵エレメントに
もかかわらず、動作可能であるように、不完全な
貯蔵エレメントが交換されたり又は除去されたり
してきた。

従つて、ビツト・エラーの内部発生源あるいは
個々の欠陥エレメントは、冗長エレメントを用い
ることにより補正することができる。この技術
は、エラー原因を考慮に入れることなくエラー補
正のコード論理を使用することによりメモリ・エ
ラーの外部的しるし（symptom）が処理される
方法とは、区別されるものである。先行技術で
は、冗長ハードウエアの使用により、若しくは、
エラー自体の補正により、又はこの２つの方法の
組合せにより、メモリ・エラーを補正する種々の
技術が提案されてきた。

米国特許第3898443号が代表的なものである。
この米国特許は、個々のIC構成成分とともに設
けられた付加的な論理及び制御の回路を使用す
る、メモリ・システム中のエラー補正に関する。
メモリ出力のエラーが検出されると、エラー・ビ
ツトが自動的に見つけられ、エラー・ビツトを与
えたメモリ列からの出力が、禁止される。予備メ
モリ列が付勢され、初めにエラーのメモリ列にあ
つた情報が、付勢された予備のメモリ列に転送さ
れる。従つて、米国特許第3898443号に教示され
た冗長は、パリテイ・チエツクと、故障したビツ
ト列のアドレスを保持するアドレス・レジスタ
と、冗長列を書込むマルチプレクサと、故障した
ビツト列を識別するための特別のテスト・アルゴ
リズムと一緒に用いられる複雑なエラー制御回路
とともに、故障した列と冗長列のフイード・スル
ー（feed−through）とを禁止するデコーダとの
使用に信頼を置いたビツト列の冗長である。この
先行技術は、オン・チツプの冗長を示唆するもの
ではなく、そして、アレイ・チツプがビツト・ス
ライス出力で実行されるかなりの論理機能を使用
するようなシステムに、適用できるものではな
い。

米国特許第3860831号は、冗長エレメントを論
理回路に電気的に接続するために連想メモリ・エ
レメントが提供されている、冗長エレメントを有
する論理回路に関する。これ故に、故障論理回路
が、パスをプログラムする双安定エレメントを用
いた冗長論理回路によつて交換される。米国特許
第3665173号は、３つの使用可能な論理モジユー
ル及び少なくとも１つの予備モジユールを含む、
待機冗長の異なる技術に関する。システムは、使
用可能な論理モジユールのうちの１つの故障を見
つけて、故障モジユールを回避し、それ故に予備
モジユールに代えるように、システムを再構成す
る。しかしながら、それは、全体的なシステムの
性能を向上させるべく、オン・チツプの機能を果
すシステムを実現したバイ・ポーラ装置のアレイ
に関するものではない。

エラー検出のために冗長の考えを用いることを
示唆した先行技術は、例えば、米国特許第
3585377号に示されている。この米国特許は、も
し故障が出力エラーを生じるなら、個々の論理エ
レメントの故障が大抵エラー信号を生じることに
なるように、故障モジユールの代替論理回路の層
を有するデコーダの使用を開示している。IBM
Technical Disclosure Bulletin Vol.23、No.1、
p.213（June、1980）は、欠陥ビツトをスイツ
チ・オフして、それの交換用に提供された冗長ビ
ツトにそれを交換するために、デコーダ回路を使
用する技術を開示している。理論的には実施可能
であるが、この方法は、高度な機能のチツプ、即
ち、有効な数の基本ビツトが駆動出力される前に
小さな母線にゲートされるようなものへの適用を
見出せない。その方法は、性能が主目標の場合に
は、連続するゲート動作及び冗長ビツトに設けら
れる負荷のために、使用することができない。
IBM Technical Disclosure Bulletin、Vol.19、
No.5、p.1638（October、1976）は、冗長ワード
線について別々のセンス・アンプを使用し、冗長
ワード線から読出されたデータを選択的に使用す
るような、異なる技術を開示している。システム
は、ワードの復号及び比較論理の他に、２の出力
回路を必要とする。このように、それは、ワード
線の冗長能力を全く発揮させるには多数の回路を
必要とするので、高度な機能をなすチツプ・アレ
イへの適用を見出せない。

米国特許第4165533号は、冗長機能を創りそれ
から重複したアドレス・デコーダを使用して重複
状態において比較することにより、エラーを検出
する代りの技術を示している。FETチツプにつ
いてオン・チツプの冗長を達成するためのシステ
ムが、IBM Technical Disclosure Bulletin、
Vol.14、No.5、p.1513（October、1971）に示さ
れている。そのシステムは、もう１つのワード又
はビツトの線を使用するが、しかし、それにもか
かわらず同じアドレスを保つことによつて、所与
のアドレスで故障したワード又はビツトの線を交
換するための付加リセツト線及びデコーダを使用
する。アドレスの設定は、チツプ上に設けられた
ラツチにおいて起きる不良ワード線乃至は不良ビ
ツト線について行なわれる。それ故に、各標準の
デコーダ用のラツチ及び各冗長デコーダ用の１組
のラツチを必要とする。

従つて、先行技術は、オン・チツプ及び補助的
にオフ・チツプの両方のハードウエアで冗長を達
成するための種々の技術を示すものである。しか
しながら、先行技術の欠点は、高速度のランダ
ム・アクセス・メモリ（RAM）、特に、ビツト線
出力段が、ビツト冗長の実現をさらに困難にする
オン・チツプ論理を使用するようなメモリ構成に
ついて、ワード寸法の冗長を実現する技術を欠い
ていることである。付加されたオン・チツプ機能
は、進歩したバイポーラ・アレイのチツプで用い
られ、有効な性能の利得を達成する。例えば、ビ
ツト・スライス出力を選択する（４つのうちから
１つの選択）ための論理の実施が、代表的なもの
であるが、これは、通常のビツト・スライス冗長
技術を非常に非実用的にしている。

〔本発明の概要〕

それ故に、本発明の目的は、高度な機能をなす
ランダム・アクセス・メモリについての冗長設計
を提供することである。

本発明の実施態様により、ビツト線出力段にオ
ン・チツプ論理を用いるようなバイポーラ・メモ
リについてのオン・チツプ冗長設計が提供され
る。

また、本発明の他の実施態様により、全てが良
い場合よりも少ない構成成分を有するメモリを使
用することによつて、システムの性能には影響を
与えないが歩留りの割合を向上させるような、高
速度ランダム・アクセス・メモリについての冗長
設計が提供される。

さらに、本発明の他の実施態様により、構成成
分の最小の必要条件により、それ故に、標準的な
チツプ領域もまた最小限にされるような、オン・
チツプ冗長設計が、提供される。

高性能のバイポーラ・アレイに冗長を実現させ
るのに伴う問題を解決するために、本発明は、冗
長アドレス比較論理回路、冗長ワード・グルー
プ、及びチツプに既にある各ワード・デコーダへ
の付加エミツタを加えることにより、ワード・グ
ループの冗長を達成する。比較回路は各付加エミ
ツタへの出力を有している。それで、不良ビツト
のアドレスが比較回路に到達するときは、それ
は、各非冗長デコーダを選択せずに、そこに提供
された付加エミツタを経て冗長デコーダを選択す
る。この結果、オン・チツプの冗長デコーダは、
不良ビツト位置におけるデコーダを交換すること
になる。従つて、全くオン・チツプの冗長が、達
成される。

〔本発明の実施例〕

さて、第１図を参照するに、本発明の第１実施
例が示されている。本発明は、高速度のRAMを
形成する典型的なアレイにおいて、アレイ／ワー
ド・デコーダが結合された非冗長メモリを含む現
存のオン・チツプ・ハードウエアを変更すること
により、行なわれる。非冗長部分が、夫々16ワー
ドの８つのグループに分割される。マルチエミツ
タ・トランジスタを用いたワード・デコーダ
（WD）が、WD１−WD１２８と概略的に示され
ている。理解されるように、第１図に示された
TTLデコーダ入力段は、128のワード線アレイを
形成するために、アドレス・アクセス用に７つの
エミツタを有している。デコーダの入力段が概略
的な形で示されているが、７つのエミツタを有す
る通常のTTLデコーダが本発明に従つて変更さ
れていることを理解すべきだ。マルチエミツタ・
トランジスタのコレクタ電位をクランプするため
に、そのベースとコレクタの間には、シヨツト
キ・ダイオードが設けられている。アドレス受取
り回路は、グループを決定するワード・アドレス
入力Ａ０−Ａ２を受取つて、各々の真出力及び補
出力を発生する。これらの真出力及び補出力は、
入力ワード・アドレスに対応したグループが選ば
れるように、デコーダのエミツタに選択的に提供
される。デコーダの入力段は、通常はバイポーラ
回路である、その関係付けられたメモリ・セルを
アクセスするように、用いられる。デコーダは、
トランジスタＱ、即ちメモリ・セルへの選択電流
をスイツチするバイポーラ装置のベースに、“セ
ツト”、“リセツト”信号を印加する。TTLデコ
ーダが示されているが、多段デコーダ又は電流ス
イツチ・デコーダもまた用いられ得ることを、理
解すべきだ。このような装置は、当分野において
は、周知である。

本発明によつて、128個の非冗長ワード・デコ
ーダWD１−WD１２８が付加エミツタ入力を有
するように変更される。この付加エミツタ入力
は、第１図に示されているように、冗長アドレス
受取り比較回路の出力に結合されている。

本発明はまた、16個の付加ワードWD１２９−
WD１４４を含むオン・チツプ配置された冗長部
分を有することにより、通常のバイポーラ・アレ
イから逸脱するものである。非冗長部分が夫々16
ワードを有する８つのグループに分割されている
ので、付加される16個の冗長ワードはさらに１つ
のワード・グループが付加されることに相当す
る。16個の冗長ワード・デコーダWD１２９−
WD１４４は、５つだけエミツタ入力を必要と
し、そして、それら16個の冗長デコーダの付加エ
ミツタ入力は、また、冗長アドレス受取り比較回
路の出力に結合されている。

第１図は、３つのワード・アドレス入力を受け
取る冗長アドレス受取り比較回路を有する、本発
明の第１実施例を示している。これらの入力は、
アクセスされるべきメモリ・ワード・グループ
（８つのうちの１つ）を選択するために用いら
れ、また、３つの冗長アドレス入力とともに、比
較回路により用いられる。ワード・アドレス入力
は、第１図では、Ａ０−Ａ２として示され、また
冗長アドレス入力は、RA０−RA２として示され
ている。

３つの冗長アドレス入力がモジユールにおいて
特微付けられ（personalized）、チツプの初期テ
ストにより決められる１つ以上の欠陥ビツトを有
する特定のワード・グループを示す。欠陥は、不
良のセル又はワード線のいずれかであるかも知れ
ない。本発明では、もしワード・アドレス入力Ａ
０−Ａ２が冗長アドレス入力RA０−RA２と一致
するなら、冗長アドレス受取り比較回路は、アツ
プ・レベルの真出力及びダウン・レベルの補出力
のような１つの出力を提供する。この出力は、わ
かつた欠陥ワード・グループに代つて、冗長ワー
ド・グループWD１２９−WD１４４が選択され
るようにする。そこで、付加アドレスが、冗長ワ
ード・グループにおける16個のワード線のうちの
１を選択する。

もしアドレスＡ０−Ａ２がRA０−RA２と一致
しないなら、非冗長部分がアクセスされる。比較
回路は、真出力にダウン・レベルを、そして補出
力にアツプ・レベルを生じる。結果的に、冗長ワ
ード・グループは選択されず、標準のワード・グ
ループWD１−WD１２８が選択されることにな
る。

第１図に示されているように、比較回路は、使
用禁止入力Ｄを有している。使用禁止入力はダウ
ン・レベルにあるので、冗長アドレス受取り回路
は、通常、８つのワード・グループのうちの１つ
を冗長ワード・グループに換えることになる。こ
の結果、冗長ワード・グループ又はその回路にお
ける欠陥は、チツプ全体を欠陥のあるものにする
ことになるであろう。しかしながら、使用禁止入
力が付勢されるなら、比較回路を不一致状態にす
ることができ、冗長ワード・グループを使用禁止
にし、対応的にその他のワード・グループを使用
可能にすることができるので、これは、全体の使
用に影響を与えることはない。それ故に、チツプ
は、“all good”モードで機能するように、構成
され得る。

第１図の実施例から明らかなように、チツプに
導入される比較回路は、比較論理入力回路を備え
た標準のアドレス受取りデコーダ・ドライバとし
て実施され得る。TTLワード・デコーダへの付
加エミツタ入力の導入は、チツプ・スペースの使
用に実質的な影響を与えない。さらに、ビツト回
路自体は、本発明により導入された冗長によつて
は、不利な影響を受けない。結果として、第１図
に示された冗長設計の実施は、密度、チツプ機
能、電力、性能、及び入出力機能の点で、チツプ
に最小限の影響を与えるだけである。

第１図の実施例により、モジユール自体は、製
造の間の、永久配線又はエンジニアリング変更の
できる配線の使用により、特徴付けられる。特徴
付けは、欠陥ワード・グループに従つて、行なわ
れ得る。

さて、第２図を参照するに、本発明の第２の好
実施例が示される。第２図は、デコーダ・セクシ
ヨンを含んでいないが、非冗長セクシヨンが128
ワードを含むことになることを理解すべきだ。し
かしながら、第２図においては、標準ワード線が
夫々16ワードの８グループに対立するものとして
夫々８ワードの16グループとして構成されている
点で、冗長の編成は異なつている。それ故に、冗
長ワード・グループは、８つの付加ワード線及び
デコーダを含み、それで、この冗長ワード・グル
ープはより小さなチツプ領域を要するだけで済む
ことになる。

第２図では、冗長ワード・グループのアドレス
は、シフト・レジスタ・ラツチＬ０−Ｌ３の夫々
へのクロツク入力と同期した冗長アドレス入力に
おいて、シフト・レジスタ・ラツチＬ０−Ｌ３中
へ順次クロツクされる。第２図の実施例は、より
多くのアドレスで比較が行なわれるようにするも
のであるが、しかし、それにもかかわらず、冗長
を実施するのに２又は３の付加入出力線のみを要
するだけである。従つて、第２図の実施例は、冗
長ワード・グループにおいてより少ない冗長ワー
ド線（16に対して８）を有する編成を提供するも
のであり、より小さなチツプ・スペースを要する
だけの冗長を与えるものである。この実施例は、
第１図の実施例の冗長アドレスの付加入力を必要
としない。しかしながら、設計のかね合いとし
て、失われるワード・グループのアドレスは、各
システムのパワー・アツプ時に、ラツチへロード
されなければならない。それ故に、本発明によ
り、高速度RAMについてのワード冗長設計が、
チツプの性能に最小限の影響しか与えないよう
な、回路についての最小限の変更を要するだけ
で、定められることは、明らかである。各ワー
ド・グループのデコーダについて付加エミツタを
導入することは、全体的なチツプ密度には影響を
与えないし、オン・チツプで比較回路を導入する
ことは、チツプ電力又はＩ／Ｏの必要条件に、実
質的な影響を与えない。重要なことは、チツプの
機能及び性能が維持されるので、全体的なシステ
ムの処理能力は低下しないということである。

本発明の変更もまた可能である。メモリの適用
におけるアドレス・ワード冗長の文脈から、ビツ
ト冗長もまた実施され得ることは、明らかであ
る。本発明は、メモリの適用に限定されるもので
はない。例えば、本発明は、メモリにおける冗長
について適用されたが、大きな冗長論理アレイの
ような冗長機能を選択して交換するような適用に
おける使用も見出せるものである。

【図面の簡単な説明】

第１図は、チツプ・モジユール上で冗長ワー
ド・アドレスが特徴付けられる、本発明の第１実
施例を示す。第２図は、本発明の第２実施例であ
り、RAMへの電力の開始の際に冗長ワード・ア
ドレスが、シフト・レジスタ・ラツチ回路に貯蔵
される、ワード・グループの冗長を示す。

Claims (1)

【特許請求の範囲】
1. １ ランダム・アクセス・メモリの冗長メモリ部
   分及び非冗長メモリ部分に対する複数のワード・
   デコーダの各々に、アドレス・アクセス用のエミ
   ツタの他に付加エミツタを設け、アドレスの入力
   を受けて前記メモリの不良ビツト・アドレスがア
   クセスされたかどうかを決める比較回路の出力
   を、前記不良ビツト・アドレスのワード・デコー
   ダが選択されずに前記冗長メモリ部分のワード・
   デコーダが選択されるように、前記各ワード・デ
   コーダの付加エミツタに結合したことを特徴とす
   るランダム・アクセス・メモリの冗長システム。