KR950011728B1 - 온-칩 ecc 및 최적화된 비트 및 워드 여유도를 갖는 dram - Google Patents

Abstract

내용 없음.

Description

온-칩 ECC 및 최적화된 비트 및 워드 여유도를 갖는 DRAM

제1도는 본 발명의 메모리 칩 구조를 실시한 메모리 칩 설계의 상부도.

제2도는 제1도의 메모리 칩의 사분원중 하나에 대한 확대도.

제3도는 본 발명의 메모리 칩 구조의 블록선도.

제4도는 본 발명의 메모리 어레이에서 비트 라인쌍에 대한 개략적인 회로도.

제5도는 기록 후진 동작을 도시하는 본 발명의 ECC 시스템의 블록선도.

제6도는 페치 동작을 도시하는 본 발명의 ECC 시스템의 블록선도.

제7도는 제5 및 6도의 ECC시스템에서 사용된 4-입력 DCVS XOR에 대한 회로선도.

제8도는 본 발명의 비트 여유도 시스템에 대한 블록선도.

제9도는 임의 대 임의 원리로 PDL 및 여유 PDL을 MDL에 상호 연결시키는 스위치 회로망에 대한 블록선도.

제10도는 제9도에서 사용된 스위치 회로의 회로선도.

제11도는 본 발명의 워드 라인 여유도 어레이의 비트 라인쌍에 대한 회로선도.

제12도는 본 발명의 워드 라인 여유도 어레이의 블록선도.

제13도는 본 발명을 포함하여 상이한 에러 메모리 복구 기술에서 단일 셀 결함의 수율 대 평균수의 그래프.

제14도는 판독/기록 지원 회로와 함께 본 발명의 SRAM 셀중 하나에 대한 회로선도.

제15도는 본 발명의 프리 데이타 라인의 설계를 도시하는 제1도의 메모리 어레이 일부에 대한 상부도.

제16도는 제15도의 메모리 어레이 일부에 대한 확대도.

* 도면의 주요부분에 대한 부호의 설명

20 : 워드 여유도 어레이 30 : 에러 정정 회로

100 : 메모리 칩

[발명의 배경]

1. 기술분야

본 발명은 일반적으로 동적 랜덤 억세스 메모리(DRAM) 설계 분야에 관한 것으로, 특히 다양한 형태의 에러를 정정하기 위한 DRAM의 역량을 최적화시키도록 온-칩 에러 정정 코드(ECC)회로. 비트 라인 여유도(bit line redundacy) 및 워드 라인 여유도(word line redundancy)의 조합을 최적화시키는 DRAM 아키텍쳐에 관한 것이다.

2. 배경 기술

1970년대 DRAM 개발의 초기 단계부터, 설계자들은 임의 종류의 온-칩 에러 복구 회로의 필요성을 인식하여 왔다. 즉, 메모리 칩을 만드는데 처리 단계수가 상당히 많이 필요하고 각각 분리된 트랜지스터-캐패시터 메모리 셀이 상당히 많이 제조되어야 하기 때문에 실제적으로 볼때 적어도 일부 메모리 셀이 적절하게 동작하지 않는다는 것은 피할 수 없는 것이다.

산업에 이용된 최적의 온-칩 에러 복구 기술들 중 하나가 일반적인 여유도의 개념이었다. 여유도에 따라서, 칩에는 셀의 하나 또는 그 이상의 예비 라인(one or more spare lines of cells)이 부가된다. 이 예비라인은 예비 워드 라인(즉, 상호 접속된 FET 게이트 전극을 갖는 셀의 라인)일 수도 있고 예비 비트 라인(즉, 선택된 메모리 셀의 상태를 감지하는 감지 증폭기에 결합된 공통 라인상에 상호 접속된 FET 드레인 전극을 갖는 셀의 라인)일 수도 있다. 통상적으로 각 여유라인(each redundant line)을 위해 표준형 NOR어드레스 디코더가 제공된다. 메모리 칩이 제조되고나면 결함 메모리 셀의 어드레스를 판별하도록 검사받는다. 결함 어드레스는 제어가능하게 퓨즈를 끊고 RAM 또는 EEPROM 등의 상태를 설정함으로써 여유 라인에 대한 어드레스 디코더로 프로그램 된다. 메모리 칩으로 전달된 어드레스가 결함 셀이 존재하는 라인일 때 여유 라인에 대한 어드레스 디코더는 대신에 여유 라인을 활성화시킨다. 이러한 방법으로, 만일 메모리 칩내의 독립 셀들(discrete cells)이 작용하지 않으면 여유 셀들이 이들 셀 대신에 대체될 수 있다. 여유도에 관한 특허중Sumilas 씨와 그외 공동인에게 허여되었으며 IBM에 양도된 "수율 증가 여유도 기술(Yield Enhancement Redundancy Technique)"이란 명칭의 미국 특허 제3,753,244호(1973. 8. 28)(워드 라인여유도) 및, Arzubi 씨에게 허여되었으며 IBM에 양도된 "결함 셀 대신 셀을 일시적 또는 영구적으로 교체하는 메모리 시스템(Memory System With Temporary or Permanent Substitution of Cells For Detective Cells)"이란 명칭의 미국 특허 제3,755,791호(1973. 8. 28)(비트 라인 여유도)가 있다.

여유도에 관련된 결점중 하나는 비교적 적은 양의 결함 셀을 정정할 수 있을뿐이라는 것이다. 즉, 결함셀의 수가 증가하면, 이들 셀을 정정하는데 필요한 여유 라인의 수도 증가되어야 하고, 따라서 평상시에는 사용되지 않는 대량의 여유 메모리 용량을 가져야 한다(또한, 이들 여유 메모리 자체가 결함을 포함할 수 있기 때문에 이들 여유 라인의 에러를 정정하기 위해 훨씬 더 많은 여유 라인을 필요로 할 수도 있다). 그러므로, 통상 온-칩에는 상대적으로 적은 량의 여유 라인이 제공되므로 전체 서브어레이나 셀 어레이에 결함이 있으면 정정하기 위한 여유도를 더 이상 사용할 수 없다.

이러한 문제점을 부분적으로 양호한 칩의 사용으로 해결의 실마리를 찾게 된다. 다칩 패키지에는 대량의 결함 셀을 갖는 둘이상의 칩이 함께 장착되어 쌓인다. 한가지 기술에 있어서, 칩은 어느 어레이가 양호하며 어느 어레이가 결함인지에 관하여 서로 보완하도록 선택된다. 예를들어, 제1메모리 칩에 있는 소정의 어떤 어레이가 불량하면 그 동일의 어레이가 양호한 제2칩이 선택된다. 이와같이, 부분적으로 양호한 두 개의 칩들이 전체적으로 양호한 한개의 칩으로서 동작한다. 모두 W. Beausoleil 씨에게 허여되었으며 IBM에 양도된 "결함 기억 셀을 이용한 모노리딕 메모리(Monolithic Memory Utilizing Defective Storage Cells)란 명칭의 미국 특허 제3,714,637호와, "결함 기억 셀을 이용한 전용량 모노리딕 메모리(Full Capacity Monolithic Memory Utilizing Defective Storage Cells)"란 명칭의 미국 특허 제3,735,368과, "결함 기억 셀을 이용한 모노리딕 메모리(Monolithic memory utilizing Defective storage Cells)"란 명칭의 미국특허 제3,781,826호를 참조 바람.

시간이 지남에 따라 본 기술 분야의 일부 설계자들은 상술된 에러 복구 기술은 DRAM 동작중 발생할 수 있는 가능성 있는 모든 에러를 효율적으로 정정할 수 없다는 것을 알게 되었다. 특히, 초기에는 적절하게 동작하는 메모리 셀, 일단 현장에서 사용되면 부적절하게 동작할 수도 있다. 이러한 오동작은 소위 "소프트 에러"(예를들어, 기억되어 있는 전하의 손실. 이 손실은 메모리 칩을 밀봉(package)하는 물질에 의해서 알파입자가 방사되기 때문에 발생함) 또는 "하드 에러"(현장에서 장기 사용후 발생하는 칩에서의 금속화(metalization) 또는 다른 물질의 사이클 유도 실패(cycle-induced failure))일 수 있다.

이러한 두가지 형태의 에러는 초기의 테스팅 후에 발생되기 때문에 여유도나 부분적으로 양호한 칩의 사용으로 정정될 수가 없다. 일반적으로 이러한 문제점은 해밍 코드 또는수평-수직(HV) 패리티와 같은 에러 정정 코드(ECC)를 사용함으로써 해결의 실마리를 찾아 왔다. 이러한 기술들은 통상 데이터가 멀티비트 워드(multi-bit words) 형태로 판독되는 대형 컴퓨터 시스템에서 사용된다.

이하, 종래 기술의 해미 ECC 이중 에러 검출, 단일 에러 정정(DED/SEC) 시스템(Hamming ECC double error detect, single error correct(DED/SEC) system)을 간략하게 설명한다. 데이터는 데이터 비트(data bits) 및 체크 비트(check bits)를 갖는 ECC 워드로서 기억되어 있다. 체크 비트는 관련된 데이터 비트의 정정 논리 상태를 표시한다. ECC 논리는 체크 비트를 사용하여 데이터 비트를 검사하고 ECC워드내의 어느 비트가 결함인지를 표시하는 신드롬(syndrome) 비트를 발생시킨다. 신드롬 비트를 사용하여, ECC 논리는 결함 비트를 정정하고, 정정된 것으로서의 ECC워드는 다른 처리를 위하여 처리기 (processor)로 전송된다.

상술된 바와같이 종래 기술에서 ECC 회로는 통상 대형 시스템에서 사용되었으며 독립의 기능 카드(separate functional cards)등으로 구체화되었다. 이러한 형태의 시스템 레벨 ECC는 현재 소형 시스템에서도 사용되고 있지만, 보다 덜 복잡한 시스템에 대해서는 실현 불가능한(회로 단가의 추가 및 데이터 억세스 속도의 저하로 인한)어느 정도의 논리 복잡성 및 비용이 여전히 추가된다. 이러한 응용에 있어서 메모리 성능 및 신호도(memory performance/reliability)는 초기 검사후에 발생하는 에러를 정정하기 위한 시스템 레벨 ECC가 존재치 않기 때문에 곤란을 겪는다.

이러한 문제점에 대한 해결 방법은 메모리 칩 자체에 ECC 회로를 내장하는 것이다. 이것은 ECC에 관련된 비용을 절감시킴과 동시에 메모리 성능 효율을 증진시킨다. Miller 씨에게 1982년 6월 15일자로 허여된 "수율 및 신뢰성이 증가된 단일 칩 랜덤 억세스 메모리(Single Chip Random Access Memory With Increased Yield and Reliability)"란 명칭의 미국 특허 제4,335,459호는 해밍 코드를 메모리 칩에 내장하는 일반적인 개념에 관한 것이다. 기억된 데이터는 ECC 회로에 의해 처리되는 12비트(8데이타 비트, 4체크 비트)로 구성딘 ECC 워드로 판독된다. 정정딘 8 데이터 비트는 8비트 레지스터로 전송된다. 그 레지스터는 단일 단일 비트 I/O를 통해 출력하기 위해 8 비트중 한 비트를 선택하는 어드레스 신호를 수신한다. Shinoda 씨와 그외 공동인에게 1989년 3월 28일자로 허여되었으며 히다찌사에 양도된 "개선된 더미(dummy)셀 장치 및 내장된 에러 정정 코드 회로를 갖는 비트 메모리(Semiconductor memory with An Improved Dummy Cell Arrangement And With A Built-In Error Correcting Code Circuit)"란 명칭의 미국 특허 제4,817,052호에서는 워드 라인상에서 인접한 결합 셀이 서로 다른 ECC 워드로 나타나기 때문에 ECC 시스템에 의해 단일 비트 결함으로서 나타나도록(따라서 정정 가능하도록)워드 라인을 서로 맞물리게 하는(interdigitating) 일반적인 개념뿐 아니라 특정한 더미 셀 구조에 대하여 기술하고 있다.

아직까지 다른 설계자들은 에러 정정에 대한 최적의 해결 방법은 동일 메모리 칩상에 ECC 회로와 여유도를 내장하는 것이라고 인식하고 있다. 이러한 장치에 대한 실시예는, Takemae 씨에게 1987년 8월 18일 자로 허여되었으며 후지쯔에 양도된 "여유 메모리 및 패리티 능력을 갖는 반도체 메모리 장치(Semiconductor Memory Device Having Redundant Memory and Parity Capabilities)"란 명칭의 미국특허 제4,688,219호(나머지 셀에 대한 패리티 비트의 발생과는 독립적으로 여유의 열 라인에 대한 피리티비트를 발생시키는 스위칭 회로의 사용으로 HV 패리티가 내장된 비트 라인 여유도)와, Takemae 씨에게 1988년 8월 30일자로 허여되었으며 후지쯔에 양도된 미국 특허 제4,768,193호(주 메모리 어레이(main memory array)에 인접한 하나의 어레이는 HV ECC 시스템에 워드 라인 및 비트 라인 여유도를 제공하며, 여기서 수평 및 수직 패리티 발생기 각각으로부터 결함 워드 라인 및 비트 라인를 단락시키는데 퓨즈를 사용함) 및, 1989년 2월자 고상 회로에 대한 IEEE 지(IEEE Journal of Solid-State Cirecuit) 제24권 1호의 50 내지 56페이지의 "DRAM 용 내장식 해밍 코드 ECC 회로(A Built-In Hamming Code ECC Circuit for DRAM's)"인 Furutani 씨 및 그외 공동인의 논문(여유도를 갖는 온-칩 해밍 코드 시스템용 새로운 ECC 회로, 이 논문에서는 여유도에 관해서 어떠한 상세한 설명도 기술되어 있지 않음)이 있다.

상기 모든 인용자료들에 있어서는 온-칩 ECC에 대해 최적화되어 있지 않은 비트 라인 및 워드 라인 여유도 기술이 사용되었다. 상기 미국 특허 제4,688,219호에서는 종래의 비트 라인 여유도가 사용되어 여유라인에 대한 독립된 패리티를 발생한다. 상기 미국 특허 제4,768,193호에서는 단일 어레이가 비트 라인과 워드 라인 여유도를 모드 지원한다. 상기 Furutani 씨의 논문에서는 여유도 시스템에 대해 언급하고 있지 않으므로 단순히 종래의 여유도를 사용할 수 있다고 가정한 것으로 보인다. 이러한 가정이 틀린 것은 아니며 상기 Takemae 씨의 특허에서 보는 바와같이 종래의 여유도 기술이 사용될 수 있다. 그러나, 본 발명자들은 실제적인 문제로서 종래의 여유도가 전체 에러 정정 시스템의 총 효율성을 감소시킨다는 것을 발견하였다. 예를들어, 한 어레이가 비트 라인 및 워드 라인 여유도를 제공함으로써(by having one array provide both bit and word redundancy)에러 정정 시스템 자체의 에러 발생 가능성이 보다 높아지게 되는데, 이것은 여유 셀들(redundant cells)이 물리적으로 모두 한 위치에 있기 때문이다. 또한, ECC 회로로부터 결함잇는 메모리 행 또는 열을 물리적으로 분리시키기 위해 퓨즈와 같은 개념을 이용하는 것 및 /또는 여유 소자에 대해 완전히 독립된 ECC 회로 셋트를 내장하는 것은, 칩에서 보다 많은 공간을 차지하는 초과논리(extra logic)를 설계에 부가하는 한편 다른 고정 메카니즘을 부가시킨다.

또한, 이 인용자료들중 어느 것에서도 메모리 칩의 설계 및 개발의 초기 단계동안 공정 지식을 원조하기 위해 도구(tool)로서 ECC를 사용하는 것에 대해 고려하지 않았다. 메모리 칩에 대한 주어진 제조 공정을 형성하는 무수한 공정 단계의 복잡성 및 독특성으로 인해, 칩이 먼저(즉 생산 사이클시에 초기에) 제조되면 여러 다른 고장 메카니즘에 부딪히게 된다. 이러한 초기 단계에서 이들 고장 메카니즘을 보다 상세히 이해하려면 검사가능한 임의 종류의 작업용 하드웨어(some sort of working hardware)를 생성하는 것이 중요하다. ECC는 이들 메카니즘의 인식을 높이기 위해 도구로서 사용될 수 있는데, 이것은 대량의 하드 에러 및 소프트 에러를 정정하는데 사용될 수 있기 때문이다. 그러나, 칩의 생산 사이클의 후기에는 충분한 공정지식이 생겨 에러수가 크게 감소된다. 이러한 상황에서는 칩 크기를 축소시키고 억세스 속도를 증가시키기 위해 ECC 시스템을 완전히 삭제하는 것이 바람직할 수도 있다. 종래 기술에서는 지원 회로를 대대적으로 재설계하지 않고서도(without a major redesign of the support circuitry) ECC 시스템을 완성 칩(product chips)에서 삭제시킬 수 있도록 칩의 전체 구조를 설계하는 것은 전혀 제공되어 있지 않다.

따라서, 온 -칩 ECC에 최적화된 여유도(또한 다른 특징)을 합체하고 있는 메모리 칩 구조에 대한 기술이 필요하다. 또한, 비용상승과 대량 생산시 생기는 메모리 칩의 성능 저하없이 초기 공정 지식(early process learning)을 지원하는 메모리 구조에 대한 기술이 필요하다.

[발명의 개요]

따라서 본 발명의 목적은 메모리 어레이에서 발생하는 결함등에 덜 민감한 여유도 시스템(redundancy systems that have a reduced sensitivity to defects, etc. occurring in the memory arrays)을 제공하는데 있다.

본 발명의 다른 목적은 온-칩 ECC를 지원하는데 최적화된 비트 라인 여유도 및 워드 라인 여유도(both bit line redundancy and word line redundancy that have been optimized to support on-chip ECC)를 효율적으로 조합하는데 있다.

본 발명의 또 다른 목적은 메모리 어레이의 비트 라인을 여유 비트 라인으로 효율적으로 스위칭하는 데이터 라인 구성(data line configuration for efficiently switching redundant bit lines for the bit lines of the memory array)을 제공하는데 있다.

본 발명의 또 다른 목적은 억세스 지연을 최소화하도록 온-칩 ECC 시스템을 구성하는데 있다.

본 발명의 또 다른 목적은 온-칩 ECC의 집적을 최소한의 억세스 패널티(minimum access penalty)로 단순화시키는 파이프 라인 설계(pipelined layout)를 제공하는데 있다.

본 발명의 또 다른 목적은 에러 정정 워드 전체(entire error correction word)를 온칩 ECC 로부터 수신하고 그로부터의 데이터비트를 효율적인 방식으로 제공하는 버퍼수단을 제공하는 데 있다.

본 발명의 또 다른 목적은 데이터가 얻어지는 동작 모드(operational moe by which data will be obtained)를 효율적으로 설정하는데 있다.

본 발명의 또 다른 목적은 제조 초기 단계에서 공정 지식(process learning)을 지원하는데 사용된 ECC 회로를 지원하는 메모리 칩 구조를 제공하는데 있다.

본 발명의 상기 및 다른 목적은 다수의 워드 라인, 다수의 비트 라인 및 다수의 여유 비트 라인을 포함한 최소 하나 이상의 메모리 셀 어레이와, 상기 어레이에서 상기 다수의 비트 라인중 임의 것을 상기 다수의 여유 비트 라인중 임의 것으로 대체하는 스위칭 수단과, 여유 워드 라인의 독립 어레이와, 상기 메모리 셀 어레이 또는 상기 여유 워드 라인 어레이로부터 데이터 비트 및 체크 비트를 포함한 에러 정정 워드를 억세싱 하는 어드레스 수단과, 상기 다수의 워드 라인, 상기 다수의 워드 라인, 상기 다수의 여유 비트 라인 및 상기 독립된 여유 워드 라인 어레이에 결합되어 상기 억세스된 에러 정정 워드를 판독하여 임의 결함 데이터 비트를 정정하는 에러 정정 회로와, 상기 에러 정정 회로에 의해 정정된 것으로서 상기 데이터 비트를 외부 판독 출력용으로 제공하는 출력 수단을 구비하는 동적 랜덤 억세스 메모리로 실현된다.

본 발명의 다른 양상은 X개의 메모리 셀과 상기 메모리 셀중 결함으로 선택된 것 대신 교체될 수 있는 Y개의 여유 셀을 구비한 다수의 메모리 칩과 메모리 셀 어레이에 데이터 입력 또는 메모리 셀 어레이에서 데이터 출력하기 위한 지원 회로를 갖는 웨이퍼를 형성하는 제조 공정을 구비하며, 상기 메모리 칩을 제조하는 방법은, 각 메모리 칩의 지원 회로에 에러 정정 코드 회로 블록을 제공하고, 메모리 칩의 한측에서 다른측으로 연장하는 영역내에 상기 회로 블록을 배치시키는 상기 생산 사이클의 초기 단계를 구비하며, 상기 영역은 이것에 관련된 다른 어떠한 지원 회로도 포함하지 않으며, 상기 생산 사이클 말기에서, 상기 공정으로 제조된 상기 결함 메모리 셀의 개수 N은 여유 셀의 갯수 Y와 동일하거나 작을 때 그 당시 공정으로 제조된 메모리 칩에서 상기 에러 정정 코드 회로 블록을 삭제시키는 단계를 구비한다.

본 발명의 또 다른 양상은 다수의 워드 라인 및 다수의 비트 라인으로 상호 연결된 메모리 셀 어레이와, 다수의 여유 비트 라인과, 다비트 워드를 억세스하기 위해 상기 다수의 비트 라인중 제1소정수를 동시에 어드레싱하고 또한 상기 다수의 여유 비트 라인중 제2소정수를 동시에 어드레싱하는 수단과, 최소한 상기 다수의 비트 라인중 상기 제1소정수 및 상기 다수의 여유 비트 라인중 상기 제2소정수에 결합된 다수의 제1데이타 라인과, 다수의 제2데이타 라인(여기서, 상기 다수의 제2데이타 라인은 상기 다수의 제1데이타 라인보다 많음)과, 상기 다수의 비트 라인중 임의 하나 이상의 상기 제1소정수 대신에 상기 다수의 여유 비트 라인중 하나 이상의 상기 제2소정수로 교체시켜 상기 교체된 여유 비트 라인으로부터의 신호를 상기 다비트 워드 각각의 비트로서 제공하는 스위칭 수단을 포함하는 메모리 칩을 구비한다.

본 발명의 또 다른 양상은 제1방향으로 배열된 다수의 워드 라인과 상기 제1방향과는 사실상 수직인 제2방향으로 상기 다수의 워드 라인상에 배열된 다수의 비트 라인에 의해 상호 연결된 다수의 메모리 셀과, 상기 제2방향의 상기 다수의 비트 라인상에 지그재그 패턴으로 배열된 다수의 데이터 라인을 포함하여 상기 데이터 라인과 상기 비트 라인간의 용량성 결합을 최소화시키는 기판상에 형성된 메모리 어레이를 구비한다.

본 발명의 또 다른 양상은 메모리 칩의 제1부상에 배열된 메모리 셀의 제1어레이와, 상기 칩의 사기 제1부로부터 간격을 두고 떨어진 상기 메모리 칩의 제2부상에 배열된 여유 셀의 제2어레이를 구비한 메모리 칩을 구비하며, 상기 메모리 셀은 다수의 비트 라인과 다수의 워드 라인으로 상호 연결되며, 상기 제1 어레이는 상기 메모리 셀 각각을 판독하기 위해 상기 다수의 비트 라인에 결합되어 제1크기의 차분 신호를 감지하는 다수의 감지 증폭기를 포함하며, 상기 제2어레이는 상기 여유 셀 각각을 판독하기 위해 상기 다수의 비트 라인에 결합되어 상기 제1크기보다 큰 제2크기의 차분신호를 감지하는 다수의 감지 증폭기를 포함한다.

본 발명의 또 다른 양상은 다수의 동작 모드를 지원하는 메모리와, 소정의 메모리 억세스 사이클동안 동작 모드를 설정하는 방법을 구비하며, 상기 메모리는 다수의 외부 제어 신호를 각각 수신하는 다수의 제1입력과, 억세스되어질 주어진 메모리 셀의 어드레스를 명목상 표시하는 제1어드레스 신호를 수신하는 다수의 제2어드레스 입력을 포함하며, 소정의 메모리 억세스 사이클에 대한 동작 모드 설정 방법은, 소정의 메모리 억세스 사이클 동안 상기 다수의 외부 제어 신호중 적어도 하나 이상을 수신하는 단계와, 상기 다수의 제2어드레스 입력이 상기 제1어드레스 신호를 수신하지 않을 때 상기 소정의 메모리 억세스 사이클동안의 시간 주기를 판정하는 단계와, 상기 소정의 메모리 억세스 사이클동안 메모리가 상기 다수의 동작 모드중 한 모드로 동작되어야 함을 지시하는 제2어드레스 신호를 수신하기 위해 상기 시간 주기동안 상기 다수의 제2어드레스 입력을 억세싱하는 단계와, 상기 소정의 메모리 사이클동안 상기 다수의 동작 모드중 한 모드로 상기 메모리를 설정하기 위해 상기 제2어드레스 신호를 디코딩하는 단계 및, 새로운 동작 모드로서 상기 시간이 설정될때까지 상기 다수의 동작 모드중 상기 한 모드로 상기 메모리를 유지하는 단계를 포함한다.

본 발명의 상기 및 다른 구성과 기술을 첨부된 도면을 참조하면서 이하에서 상세히 기술하고자 한다.

[본 발명의 수행의 최적 모드의 설명]

제1도에서 도시된 바와 같이 본 발명의 메모리 칩(100)은 4개의 사분원(QUAD0 내지 QUAD3)을 구비하고 있다. 이하에서 상술되는 바와같이 각 사분원은 약 4백만개의 기억 셀(4Mb)을 갖는다. 따라서 칩은 약 1천 6백만개의 셀 비트(16Mb)를 갖는다. 메모리 셀은 1968년 6월자로 Dennard 씨에세 허여되었으며 IBM에 양도된 미국 특허 제3,387,286호에서 기술된 바와 같이 종래의 "한 장치(one device)"인 DRAM 형 즉, 워드 라인에 결합된 게이트와, 비트 라인에 결합된 드레인 및 기억 캐패시터에 결합된 소스를 갖는 FET(여기서 비트 라인에 결합된 감지 증폭기는 캐패시터로부터 나온 전압과 기준 셀로부터 나온 전압을 비교하여 기억된 논리 상태를 판단함)로 구성되어 있다. 셀은 다수의 공지된 기술중 허느 한 기술을 이용하여 분석될 수도 있지만, 기판-플레이트 셀(substrate-plate cells)을 사용하는 것이 바람직하다(여기서 기억 캐패시터의 기억플레이트는 트렌치(trench)에 배치되어 있는 도핑된 폴리(doped poly)에 의해서 형성되며, 이 트렌치는 에피택셜층을 거쳐서 전하 플레이트를 형성하고 있는 기부기판(underlying substrate)까지 연장하고 있다. 본원에서 참고자료로 인용된, Kenney 씨에게 1989년 1월자로 허여되었으며 IBM에 양도된 미국 특허 제4,801,988호를 참조바람). 본 발명의 칩 구조가 16Mb에 대해서 기술되어 있지만, 임의 밀도의 메모리 칩에 적용될 수 있는 것으로 평가된다.

각 사분원은 어레이와 I/O 패드(50)간에 배열된 유일한 지원 회로(unique support circuitry)를 갖는다. 이 회로는 비트 여유도 데이터 스티어링(bit redundancy data steering)(10), 워드 여유도 어에이(20), 에러 정정 회로(30) 및 SRAM(40)을 포함한다. 일반적으로 이하에서 보다 상세히 기술되는 바와 같이 이들 기능 블록들은 "파이프 라인"모드로 배열되어 있다. 즉 이들의 위치 선정은 이들이 각각의 논리 기능을 실행하는 일반적인 순서를 따른다. ECC(30)는 QUAD3의 메모리 셀들 또는워드 여유도 어레이(20)로부터 입력(inputs)을 수신하여, 정정된 비트를 SRAM(40)으로 공급하며, 이러서 선택된 비트들(selected bits)을 I/O 패드(50)로 공급한다. 논리(logic)를 파이프 라인 모드로 배열함으로써 기능을 블록의 설계는 간략화되며 한 논리 블록과 그 다음 논리 블록을 연결하는 장거리배선 관련된 성능 지연(performance delays associated with long wires running from on logic block to the next)이 최소화된다. 이것은 이러한 회로에 관련된 억세스 지연 증가(added access delay)를 최소화하기 위해서 온-칩 ECC를 내장함에 있어서 특히 중요하다.

나머지 주변 회로들(예를들어, 어드레스 디코더, 버퍼, 클럭 발생기 등)은 칩 성능 및 신뢰도를 최적화시키기 위해 칩의 중앙을 통해 수직 및 수평으로 배치된다. I/O 패드(50)는 칩의 중앙에 배치된다. 따라서 신호는 칩길이의 반만거쳐서 각 주변회로들과 어레이들에 전송되어 최소한의 RC 배선지연을 얻는다. (Signals are transmitted to the respective peripheral circuits and arrays across only one half the chip length to obtain a miniumum RC wiring delay). 또한 모든 외부 I/O 신호는 각 사분원에 대해서 독립적으로 완충되어 용량성 부하를 감소시킴과 함께 칩영역들을 분리시키므로 단편부의 신뢰성(piece part reliability)을 중진시킨다.(즉, 각각의 사분원은 자체의 버퍼들을 구비하고 있음). 따라서 각각의 사분원 QUAD0 내지 QUAD3은 전체적으로 독립된 4Mb의 칩으로서 수행된다.

제2도는 제1도의 QUAD3에 대한 확대도이다. 각 사분원은 메모리 셀의 512Kb의 두 세그멘트로 각각 구성되는 4개의 1메가비트 블록(B1 내지 B4)으로 분해된다. 따라서 각각의 사분원은 8개 세그멘트(S1 내지 S8)를 갖는다. 각 사분원은 4096개의 워드 라인을 구비한다(워드 라인의 레이아웃은 화살표 WL로 표시되어짐). 각 세그먼트(S1 내지 S8)는 1112비트 라인쌍을 가지며, 각 세그먼트내의 레이아웃은 화살표 BL로 표시된다. 각 블록(B1 내지 B4)은 각 블록의 각 세그멘트간에 물리적으로 위치된 자체의 감지 증폭기 셋트(SA1 내지 SA4)를 갖는다. 워드 라인용 어드레스 디코더는 워드 라인 그룹을 선택하는 칩을 가로질러 동작하는 워드 시스템 프리 디코더(word system pre-decoder)(62A, 62B)와, 사분원에서 4096 워드 라인중 두 개를 선택하는 칩의 상하로 동작하는 4096 워드 디코더(64A, 64B)로 구성된다. 제1도에서 도시된 바와 같이 비트 디코더 BDEC는 칩이 중앙에 배열되며 인접한 사분원의 각 블록에 결합된 동일한 두 개의 독립 디코더를 포함하고 있다. 사실상 이들 모든 디코더는 표준 NOR 노드형으로 구성된다.

제3도는 제1 및 2도의 기능 블록의 전체 동작 및 상호 종속성을 도시하는 논리 선도이다. 워드 라인 디코딩에 관련된 내부 클럭 발생기 RE PHASES(70)를 동작시켜 칩의 동작을 개시하도록 외부 행 인에이블 위상(external row enable phase)(RE)이 로우(low)로 진행한다. 이들 신호중 한 신호는 1/4 블록 선택(72)을 인에이블시키며, 이 1/4 블록 선택(72)은 어드레스 버퍼 및 진/보수 발생기(true/complement generators)(도시않됨)로부터 최하위 어드레스(A9 및 A10)를 수신한다. 블록 선택은 각 사분원에서 4096 워드 라인중에서 1024 그룹을 선택한다. 블록 선택은, 프리 디코더(74)와 선택된 블록에서 각 512 워드 라인에 관련된 디코더(76A 내지 76D)중 하나만을 인에이블시키는 인에이블 신호 E를 공급한다. 프리 디코더 및 디코더는 어드레스 신호(A0 내지 A8)를 디코드하여 512 워드 라인의 두 세그멘트 각각에서 워드 라인을 선택한다.

제4도에서는 본 발명의 감지 시스템의 상세화된 회로선도를 도시하고 있다. 선택된 워드 라인 WL 상의 전압은 하강하여 PMOS FET(P09)를 턴온시킨다. 즉, 캐패시터 CS1에 기억된 전하가 비트 라인 BT로 이동된다. 비트 라인은 1988년 7월에 Itoh 씨에게 재허여되었으며 히다찌사에 양도된 미국 특허 RE 32, 708호에서 기술된 형의 폴드된 비트 라인형(folded bit line type)으로 구성되어 있다. 이것은 감지 증폭기가 인접한 두 비트 라인 BT 및 BC에 결합된다는 것을 의미하며, 본 실시예에서, 기준 워드 라인 RL2는 하강하여 기준전압을 비트 라인 BC에 공급한다. 워드 라인 WL이 하강된후, RE PHASES(70)로부터 나온 신호 SETN은 하강하여 감지 증폭기(71)의 n-랫치(71N) 및 p-랫치(71P)를 셋트시킨다. n-랫치(71N)는 선택된 메모리 셀에 기억된 전하의 함수로서 비트 라인 BT 및 BC를 반대(하이-로우) 상태로 구동시킨다. p-랫치(71P)는 비트 라인 하이-로우 전압으로 랫치시킨다.

제3도를 참조하면 이러한 동작은 사분원내에서(이하에서 상술된 바와 같이 여유 비트 라인을 포함하는) 모두 1112 비트 라인쌍에서 발생한다는 것에 주목한다. 그 다음 중요한 단계는 비트 라인 디코드 동작을 행하는 것이다.

디코드는 중요한 두 성분을 포함한다. 외부클럭 열 인에이블 CE가 하강할 때 비트 디코드 동작이 시작된다. 이때 제공된 11개 어드레스 비트중에서 최상위 비트(A7 내지 A10)가 열 디코더(82)에 의의 디코드된다. 열 디코더(82)는 1/6 디코드를 제공하여 각 사분원에서 1112 비트 라인쌍중 139를 선택한다. 이와 같이 제4도를 참조해보면 비트 라인 BT, BC의 139쌍은 비트 라인을 데이터 라인(제4도에는 도시않됨)에 결합시키는 통과 트랜지스터(N15, N16)를 턴원시키는 BSG 신호의 상승 덕택으로 데이터 라인에 결합된다. 여유도 교체 및 에러 정정후에, ECC(20)에 해 정정된 것으로서 128 비트가 SRAM(40A, 40B)에 기억된다. 나머지 어드레스 비트 A1 내지 A6은 열 프리 디코더(84)에 의해 디코드되어 128 비트중 두 개(각각의 SRAM(40A, 40B)로부터 하나)를 선택한다. 최종으로, 어드레스 비트 A0는 DATA I/O AND MUX 블록(40C)으로 디코드되어 두 비트중 하나를 출력 I/O1에 공급한다. 교체로, 이러한 최종 디코드는 실행될 수 없으며 두 비트는 제2출력 핀 I/O2를 통해 공급된다. 교체로, (본원에서 참고로써 기술된 Aichelmann 2세와 그외 공동인에게 1989년 7월자로 허여되었으며 IBM에 양도된) 미국 특허 제4,845,664호에서 상세히 기술된 바와 같이 두 비트는(이러한 출력 모드를 표시하는) 신호 T와(두 비트중 어느 비트가 상기 사분원에서 먼저 출력되어져야 하는가를 표시하는)DS의 제어하에서 단일 핀I/O1을 순차 방식으로 전송한다.

상기 기술에서 칩은 11개 행 어드레스 비트 및 11개 열 어드레스 비트(11/11)를 사용하여 해결의 실마리를 찾게 되었다. J. Barth 씨 및 그외 공동인에 의해 1990년 12월 2일자로 출원되었으며 IBM에 양도된 발명의 명칭이 "저전력 어드레싱 시스템(Low Power Addressing Systems)"인 계류중인 미국 특허 제4,999,815호에서 기재된 바와 같이 칩은 또한 12/10 어드레싱을 사용하여 해결의 실마리를 찾을 수 있다.

본 발명의 메모리 칩 구조의 여러 특징이 온-칩 ECC의 기능이므로 시스템에 대한 기술은 제5 내지 7도를 참조하여 기술되어질 것이다.

본 발명의 모든 판독 또는 기록 사이클은(데이타가 ECC를 통해 DRAM엣 SRAM으로 전송되어지는) "페치(fetch)"동작으로 시작하여(데이타가 ECC를 통해 SRAM에서 DRAM으로 전송되어지는) "기록 후진 (write-back)"동작으로 종료된다.

ECC 블록(30)은 이중 에러 검출, 단일 에러 정정(DED/SEC) 기능을 제공하는 기수-웨이트 해밍 코드(odd-weight Hamming code)를 이용한다. 다른코드(예를들어, 수평-수직 패리티)를 사용할 수도 있지만, 최소의 비용으로 에러를 최대로 커버할 수 있기 때문에 기수-웨이트 해밍 코드가 유리하다(기수-웨이트 ECC코드와 다른 코드를 보다 상세히 비교하려면, 1987년 7월 6 내지 8일 사이에 펜실베니아, 피츠버그에서 개최된 결함 허용 한계 계산에 대한 제17차 국제 심포지움의 회의록(Proceedings of the Seventeenth International Symposium on Fault-Tolerant Computing) 278 내지 283페이지에서 "결함허용 한계 동적 RAM에서 온-칩 에러 제어 코딩에 대한 비용 분석(Cost Analsis of On Chip Error Control Coding for Fault Tolerant Dynamic RAMs)"이란 제목의 N. Jarwala 씨와 그외 공동인의 논문을 참조 바람). 본 발명에 있어서는 137 비트의 전체 에러 정정 워더(ECW)에서 9 체크 비트를 필요로 하는 128 비트의 데이터 워드가 사용되었다.

제5도에서 도시된 바와 같이 ECC 블록(30)은 9개 신드롬 발생기(syndrome generators)(30S1 내지 30S9)로 구성되어 있다. 신드롬 발생기(30S1)에서 도시된 바와 같이 각 발생기는 3단 배타적 OR(XOR) 논리 트리(three stage exclusive-OR(XOR) logic trees)로 구성된다. 이 논리 트리의 제1단(1S)은 제1 셋트의 4-입력 XOR 게이트로 구성되며, 제2단(2S)은 약 4개의 4-입력 XOR 게이트로 구성되며, 최종단(3S)은 단일의 4-입력 XOR 게이트로 구성된다. 신드롬 발생기(30S1 내지 30S9)는 상호 접속 배선 설계(interconnect wiring layout)를 최적화하기 위해 다른 수의 입력(상세화하자면 51, 59, 59, 59, 55, 59, 60, 47, 및 55 각각)을 갖는다. 3단의 XOR은 128 데이터 비트의 서브 셋트의 패리티(parity of a subset of the one hundred and twenty eight data bits)를 발생한다.

발생된 패리티 비트는 다음에 상기 서브 셋트에 기억된 체크 비트와 비교된다. 발생기(30S1)의 제3단으로부터 나온 출력 비트는 신드롬 비트이며, 이 신드롬 비트는 9-비트 신드롬 버스(32)의 각 라인에 결합된다. 각 신드롬 발생기(30S1 내지 30S9)는 128 데이터 비트의 서브 셋트이다. 각각의 신드롬 발생기는 에러 정정 코드의 필요 조건에 따라 유일 셋트의 데이터 비트(a unique set of data bits)를 수신한다. 즉, 이들 XOR 입력은 사용된 에러 정정 코드를 한정하는 패리티 체크 매트릭스(parity check matrix)에 따라 128 비트 데이터 워드의 선택된 서브 셋트의 패리티를 계산한다.

데이터가 칩에 기록될 때 128 비트의 데이터 워드는 메모리 칩 I/O 패드로부터 SRAM 레지스터(40C)에 기록된다. 이 128 데이터 비트 라인은 (30S1 내지 30S9)의 입력으로의 외부 행인에이블 신호 RE의 상승엣지시에 ECC 시스템내로 드라이브 된다. (30S1 내지 30S9)의 나머지 9개 입력은 논리 0을 유지한다. 일단 체크 비트가 발생되면, 이들은 신드롬 버스(32)로부터 스위치 SW와 반전기(34)를 통해 DRAM의 데이터 라인에 결합되며 128 데이터 비트와 9 체크 비트는 데이터 라인 DL을 통해 DRAM 어레이에 기록 후진된다.

페치 동작에 있어서, 9 체크 비트를 포함하여 128 데이터 비트로 구성되는 ECW(the ECW consisting of 128 data bits with their 9 check bits)는 상술된 바와 같이 DRAM 어레이로부터 판독된다. 이 데이터는 비트 라인과 ECC 시스템간에 결합된 137 데이터 라인 DL로 하향 전송된다. 9 체크 비트는 상술된 바와 같이 128 비트 데이터 워드의 동일한 서브 셋트로부터 발생된다. 다음에, 새로이 발생된 체크 비트는 초기에 칩에 기록되었을 때 128 데이터 비트용으로 사전 기억된 체크 비트와 비교된다. 이것은 신드롬 발생기(도시되지 않음)의 출력 각각에서 비트-비트 원리에 의해(on a bit-by-bit basis) XOR 동작을 실행함으로써 행해진다. 이것으로 에러 신드롬 어드레스를 표시하는 9 신드롬 비트가 발생된다. 이러한 신드롬 데이터는 9-비트 신드롬 버스(32)내로 드라이브되며, 여기서 이것의 2진 값은 128 NOR 장치(36)로 디코드되어(각 데이터 비트에 대해 하나) 불량한 비트의 위치를(즉, 어느 데이터 비트가 불량인지를)표시한다. 137-비트 ECW에서 에러가 없는 경우에 있어서는 새로이 발생된 체크 비트는 데이터 비트가 처음에 기록되었을 때 기억된 체크 비트와 동일하며, 생성된 신드롬 어드레스는 0이다. 에러의 경우에 있어서, 신드롬 버스(32)는 불량 비트의 위치를 표시하는 9-비트 어드레스 신호(1/128)를 제공하며 상기 위치에서 NOR 디코더(36)는 에러 플래그 비트 EB를 발생한다. 128 NOR 디코더(36)의 출력은 XOR 게이트(38)에서 128 각각의 데이터 비트와 XOR 되며, 데이터 비트는 이것과 관련된 에러 비트 EB가 활성이면 반전된다. 128개 각각의 2-입력 XOR 장치(38)의 출력은 128 비트 SRAM 레지스터를 구동하여 이것에 에러없는 데이터 비트를 제공한다.

실제로 임의 종래 논리를 사용하여 신드롬 발생기(30S1 내지 30S9)내의 XOR 게이트를 제공할 수 있지만, 차동 종속 전압 스위치(DCVS) 논리를 이용하는 것이 유리하다. DCVS에 관해서는 본원에서 참고로써 기술된 1986년 2월자로 Griffin 씨 및 그외 공동인에게 허여된 미국 특허 제4,570,084호에서 상세히 기술되어 있다. 제7도는 DCVS 4-입력 XOR의 회로 선도이다. 트랜지스터 T2 내지 T15는 차동 입력 AT, AC 내지 DT, DC를 갖는 4-입력 XOR 기능의 N형 조합 논리를 형성한다. 위상 PC가 하이로 구동될 때, 차동 입력 A, B, C 및 D의 XOR의 차동 출력은 T16, T17, T20 및 T21로 형성된 반전기에 의해 노드 QT 및 QC로 구동된다. 누설 방지(leakage protection)는 T18 및 T22의 소프트 랫칭 동작(soft latching operation)에 의해 제공된다.

DCVS 논리는 그 논리가 빠른 스위칭 속도 및 증진된 검사 능력을 제공하기 때문에 사용된다. 제1단 S1에 의한 입력 데이터 비트의 수신으로부터 SRAM으로의 정정된 데이터 전송까지의 총지연시간(total delay)은 5nsec 정도이다. Jarwala 논문에서 지적된 바와 같이, 과거에 온-칩 ECC가 사용되지 않았던 중요한 이유중 하나는 이것이 전체 억세스 사이클에 비해 너무 많은 지연(too much delay to the overall accss cycle)을 부가하였기 때문에이었다. DCVS 논리를 이용함으로써, 본 발명의 ECC 회로는 실제적인 억세스 페널티없이도 ECC의 수율/정정 잇점을 달성할 수 있는 정도까지 이러한 지연을 감축시킨다.

또한, ECC 논리의 100% 검사 능력이 가능하다. 제5 내지 6도에서 도시된 바와 같이 9 체크 비트는 SRAM(40)의 일부(40D)를 통해 따로따로 억세스될 수 있다. 제5도에서 도시된 바와 같이 검사 사이클동안 스위치 SW부는 검사 체크 비트가 SRAM으로부터 데이터 라인상에 직접 기록될 수 있는 정도로 신드롬 버스(32)에서 발생된 체크 비트를 우회(bypass) 바이패스하여 변경될 수 있다. 데이터 비트의 여러 조합(검사 벡터)을 위해 체크 비트를 외부적으로 설정시킴으로써 DRAM 셀은 ECC 논리 시스템은 포함하지 않고 독립적으로 검사될 수 있다. ECC 논리의 신속한 테스팅은 또한 DCVS 논리의 시스템을 포함하지 않고 독립적으로 검사될 수 있다. ECC 논리의 신속한 테스팅은 또한 DCVS 논리의 실패 모드의 독특한 성질들(the unique properties of the fail mode of DCVS logic)로 인해 가능하다. 논리 게이트의 출력은 설정될때까지 모두 '0'이며 이후에는 1이며, 단지 한 출력만이 "1"을 취할 것이다. 논리의 실패(fails in the logic)는 논리를 통해 전파되는 이중 '1' 또는이중 '0'출력(either a double "1" or double "0" output)을 발생시켜 결함 검출을 용이하게 해준다.

상기에서 ECC 블록(30)에 대해 기술하였으며, 이제 본 발명의 여유도 시스템을 제8 내지 12도를 참조하여 기술하고자 한다.

비트 라인 여유도의 동작에 대하여 기술하기 전에, 본 발명의 데이터 라인의 장치를 이해할 필요가 있다. 상기에서 데이터 라인은 어레이의 비트 라인을 ECC 시스템의 입력에 상호 연결시키는 라인으로서 간단히 참조되었다. 그러나, 실제로 데이터 라인은 사실상 3개 성분으로 즉 프리 데이터 라인(pre-data lines) (PDL), 중간 데이터 라인(middle data lines)(MDL) 및 전체 데이터 라인(full data lines)(D L)으로 분할되어 있다. PDL은 어레이에서 비트 라인에 결합되며, MDL 은 PDL과 여유 PDL(redundant PDLs)의 조합을 수신하며, DL은 워드 라인 여유도로부터 MDL 또는 비트 라인을 수신하여 ECC 시스템의 입력에 결합딘다. 물리적으로, PDL은 메모리 어레이에서 제2레벨 금속으로 형성된다. 이들 PDL은 선택된 워드 라인과는 수직이 되어야 하며 제1금속 비트 라인과는 평행이 되어야 한다. PDL이 직선이면 한 금속 비트라인은 PDL에 대해 큰 용량성 결합을 갖을 것이다. 실제로 기부어레이의 메모리 셀(memory cells in the underlying arrays)이 감지되는 동안 PDL이 상태가 변경되지 않더라도 특히 부가다니 부하가 평형되지 않는 다면(especially if the added load is not balanced) D.C. 기생만으로 감지 증폭기를 방해하기에 충분하다. 주어진 비트 라인에 대한 용량성 결합을 제한하기 위해, PDL는 어레이를 가로질러 지그재그(zigzag)되어 있다. 세그멘트를 크로싱하는 PDL 의 길이가 PDL 공간에 비해 대단히 크기 때문에, PDL은 단지 3도의 각으로 비트 라인을 가로지른다.

그러므로, 이들 라인의 길이 증가는 거의 없다. 그러나, 최악의 경우의 로딩은 이전의 1/16이며, 로딩은 두 비트 라인에서 평형되며 결합은 영향을 받지 않는 정렬이다. 이것은 제15도(전체 세그멘트에 대해 PDL) 및 제16도(제15도의 확대도-밝은 라인은 M1비트 라인이며, 어두운 라인은 PDL임)에서 도시된다. MDL은 PDL 스위치와 DL 사이에서 형성되며, DL은 MDL 스위치와 ECC간에서 형성된다. 이와 같이, 이들 연관된 스위치를 갖는 세 개 셋트의 데이터 라인은 논리 블록의 파이프 라인된 설계를 따라 일반적으로 파이프 라인 형식으로 설계된다는 것에 주목된다.

상술된 바와 같이 각 사분원은 1112 비트 라인쌍의 폭이다. 물론, 16 비트 라인쌍은 32 여유 비트 라인쌍 소자(32redundat bit line pair elements)를 동시에 생성하는 두 블록으로 교체되는 여유 쌍(redundant pairs)이다.

제8도는 비트 여유도 시스템의 블록선도이다. 4개 블록 RBLA, RBLB, RBLC 및 RBLD는 인접 블록에 대해 공유된 8개 여유 비트 라인 그룹이다. 여유 비트 라인의 블록은 이들 각각의 어레이 블록에서 서로 물리적으로 원격 위치되어 있다는 것에 주목된다. 이것으로 비트 라인 여유도의 신뢰도를 최대화 되는데, 만일 비트 라인 여유 셀의 한 그룹이 패턴 결함등으로 인한 결함이면, 다른 그룹이 동일한 결함으로 인해 동작하지 못하게 될 확률이 최소화된다.

각 사분원은 139개 PDL을 갖는다. 이들중 137개는 ECW(128 데이터 비트, 9 체크 비트)를 지원하며, 2개는 비트 라인 여유도를 지원한다. 제8도에서 도시된 바와 같이 두 여유 PDL 즉 RP DL1, RP DL2는 서로 원격 배치되어 있다.

각 사분원은 또한 퓨즈 뱅크(fuses of banks)를 갖는다. 32개의 퓨즈 뱅크가 있으며, 2개는 각 여유 비트 라인쌍을 위한 것이다. 각각의 퓨즈 뱅크는 8개 퓨즈를 갖는다. 뱅크는 제8도에서 소자(12A, 12B)로 도시된다.

비트 여유도는 다음과 같이 동작한다. 검사동안 불량 비트 라인이 검출되면, (동일 블록의 동일측상에서 동일한 일반 영역을 갖는) 적용가능한 응용 여유 비트 라인(applicable redundant bit line)의 퓨즈 뱅크는 불량 비트 라인을 교체시키도록 프로그램 된다. 종래 기술에 있어서는 이것은 퓨즈를 프로그래밍하여 불량비트 라인의 어드레스를 복사함으로써 행해진다. 본 발명에 있어서는 프로그램된 퓨즈 뱅크 자체의 항등(the identity of the programmed fuse bank itself)이 교체되어질 비트 라인의 어드레스를 표시한다. 퓨즈 뱅크는 비트 어드레스 신호를 수신하도록 물리적으로 배선(hard wired)된다. 수신된 비트 어드레스 신호가 선택 논리 상태일 때, 선택된 퓨즈 베이(bay)가 판독된다. 퓨즈에서 나타난 논리 상태는 불량 비트 라인이 결합되어 있는 PDL의 어드레스를 표시한다. 이러한 동작은 지정된 비트 라인이 불량이든 아니든간에 매 사이클마다 발생한다. 지정된 비트 라인이 불량인 경우에는 적용가능한 퓨즈의 뱅크의 프로그램이 해제(applicable fuse bank will be unprogram)된다. 제8도에서 도시된 바와 같이, 수신된 어드레스가 불량비트 라인을 위한 것이면, 적용가능한 퓨즈 베이의 퓨즈 상태는 8개 출력 라인(14A, 14B)을 통해 비트 여유도 프리 디코더(16A, 16B)로 전달되며, 이 프리 디코더(16A, 16B)는 8개 퓨즈 신호를 15개의 프리 디코더된 출력 신호를 변환시켜 비트 여유도 스티어링 블록(10A, 10B)에 의해 디코딩힌다.

제9도는 스티어링 블록(10A, 10B)의 상세화된 블록선도이다. 스티어링 블록 각각은 두 셋트의 디코더로 특징지어진다. 각 블록(10A, 10B)의 제1디코더(110A, 110B)는 1/8 디코드를 제공하며, 이 블록(10A, 10B)의 제2셋트의 디코더에는 각 PDL에 하나씩 137개의 개별디코더(즉, 112A1, 112A2 등등)가 있다. 이들 디코더는 각각 18개의 4 그룹, 17개의 한 그룹과 각각 3 그룹으로 분해된다. 제1디코더(110A)는 디코더(112A)의 8개 그룹중 어느 것이 어드레스되어야 하는가를 디코드하기 위해 프리 디코더(16A)로부터 디코드된 15개 신호중 6개를 수신한다. 선택된 그룹내의 디코더(112A)는 프리 디코더(16A)로부터 디코드된 모든 15개의 어드레스 신호의 조합을 수신하여 올바른 그룹에 들도록 (137개의) 프리 디코더중 하나를 선택한다 주어진 프리 디코더가 선택되면, 응용 MDL을 선택된 PDL에서 분리하도록 턴온되어 여유 PDL을 제위치에 교체시킨다. 이와 같이, 본 발명의 비트 라인 여유도는 결합 비트 라인에 결함된 PDL 대신에 여유 PDL를 간단히 교체시킴으로써 최소한의 오버 헤드 및 억세스 지연으로 어레이에서 임의 비트 라인을 교체할 수 있다.

디코더중 하나(112A1)가 제10도에서 상세히 도시되어 있다. DEC로 표시된 블록은 상술된 디코드 가능을 제공한다. DEC의 출력이(디코더(112A1)가 선택되는 것을 나타내는) 하이이면 여유 PDL(RPDL)은 MDL에 결합된다. 따라서 DEC가 하이일 때 트랜지스터 TTN1 및 TTP1은 턴온되어 RPDL을 MDL 입력으로 통과시킨다. 만일 DEC가 로우이면, 여유도는 호출되지 않으며, TTN1 및 TTP1 은 TTN2 및 TTP2가 턴온인 동안 턴오프 상태로 보유되어 PDL을 MDL 입력에 결합시킨다.

상술된 바와 같은 비트 여유도 시스템에서, 137 MDL은 ECC(30)에 입력되어지기 전에 워드 여유도 시스템(20)을 통과한다. 워드 여유도 시스템에 대해서는 지금부터 제11 내지 13도를 참조하여 기술하고자 한다. 워드 여유도 어레이(20)는 DRAM 어레이와는 독립으로 동작하는 24W/L×1096B/L 쌍으로 구성된다. 어레이는 진 데이터 및 보수 데이터를 기억하는 대칭 셀 구조(twin cell architecture)를 포함한다. 소형의 어레이 크기는 지원 회로와 비교하여 대칭 셀 영역(twin cell area)에 드는 추가 비용을 적게한다.

주 메모리 어레이에서 제거된 칩 영역에 여유 워드 라인 어레이를 형성함으로써 여유 어레이가 메모리 어레이에서 발생하는 패턴 결함등에 보다 면역성이 강하기 때문에 신뢰도는 향상된다. 이것은 특히 ECC 시스템에서 사용하는데 매우 중요한데, 이러한 이유는 ECC 사용으로 낮은 수율을 갖는 워드 여유도의 상대 충격이 증가되기 때문이다. 또한 여유 워드 라인이 사분원의 특정 세그멘트에 형성되지 않기 때문에, 이들 라인은 사분원에서 임의 결함 워드 라인을 교체시킬 수 있다.

온-칩 ECC에서 사용하기에 최적화된 워드 여유도 시스템의 다른 양상은 대칭 셀 어레이(twin cel array)를 이용하는 것이다. 제11도에서 도시된 바와 같이, 각 여유 워드 라인 RWL0, RWL1은 각 비트라인에 의해 메모리 셀에 결합된다. 이와 같이, 각 워드 라인은 하이 및 로우 상태를 기억하는 메모리 셀에 결합된다. 주어진 워드 라인이 선택될때는 턴온되어 각 비트 라인을 하이 및 로우 값으로 설정한다. 이것은 비교 전압을 설정하기 위해 더미 셀을 사용하는 주 메모리 어레이와는 다르다는 것에 주목된다. 대칭 셀 설계(twin cell layout)가 감지 증폭기에 전체 "1" 및 전체 "0"를 제공하기 때문에 감지 증폭기가 각각의 상태를 부정확하게 감지할 확률은 극소화될 것이다. 동시에 전체 논리 레벨이 감지를 위해 제공되었기 때문에, 감지 증폭기가 설정되는 시간은 적게 걸리며, 동시에 어레이가 단지 24W/L 깊이이므로, 비트 라인은 극히 작아 감지 동작을 훨씬 더 그 이상 증가시키는 높은 비트 라인 전송율을 제공한다.

상술된 특징과는 달리, 여유 워드 라인 어레이가 동작하는 특유 방법는 종래의 장치와 동일하다. 제12도에서 도시된 바와 같이, 결함 워드 라인(W/L)의 어드레스는 여유 어레이에서 W/L에 전용된 24개 퓨즈 베이(22A, 22B)중 하나에 기억된다. 퓨즈 베이는 메모리 어레이에서 어드레스되고 있는 W/L이 교체되어야 하는지를 판단한다. 이것은 행 어드레스를 베이에 기억된 어드레스와 비교함으로써 행해진다. 만일 어드레스가 일치하면, 여유 W/L은 주 어레이에서 선택된 W/L을 교체하는데 사용되며, 임의 퓨즈 베이는 대응하는 여유 W/L이 사분원에서 4096W/L 중 임의 것을 교체할 수 있도록 프로그램될 수 있다. 따라서, CAS 사이클동안 동일 비트 라인 디코드가 메모리 어레이에서와 같이 실행되어 여유 어레이내에서 비트 라인중 하나를 선택한다. 이러한 디코드의 기능으로서, 신호 BS는 ECC(30)의 데이터 라인 DL 입력으로의 입력에 워드 여유도 어레이로부터의 137 비트 라인를 결합시킨다. 비트 라인 여유도를 교체하기 위한 제10도에서 도시된 스위치와 동일한 스위칭 회로망은 MDL 출력과 여유도 어레이의 비트 라인간의 DL 입력을 스위치 하는데 사용될 수 있다. 스위치는 여유 워드 라인이 활성인지 아닌지를 표시하는 보조 신호로 제어될 수 있다.

본 발명에 있어서, 최적화된 여유 회로가 온-칩 에러 정정용 코드 회로의 결합으로 결함 허용 한계 상승 작용(synergism)을 초래한다. 기수-웨이트 DED/SEC 코드가 ECW를 정정할 수 없을 정도로 ECW에서 하나 이상의 결함 비트가 발생하는 에러 정정 코드의 사용에 대한 상당한 제한을 회피하는데 여분의 회로가 사용되기 때문에 이러한 상승작용이 생겨난다. 이러한 문제를 회피하기 위한 방법중 하나가 서로 맞물린(interdigitated) 비트 라인을 사용하는 것으로, 여기서 인접 비트 라인/셀이 서로 다른 ECW의 소자이다(따라서, 인접 라인/셀이 결함이면, 한 워드에서 이중 에러보다는 서로 다른 ECW 워드에서 단일 에러이다). 본 발명에 있어서, 워드 라인을 따르는 인접한 8개 비트 라인 쌍/셀은 서로 다른 ECW에 상응한다. 이들 137 비트 ECW에서 나타나는 하나 이상의 결함 발생 확률 계산은 16메가비트 메모리에서 임의로428 결함 셀에서 이러한 두 결함 셀이 137 비트의 동일 에러 정정 코드 워드에서 발생하지 않으므로 칩은ECC 단독만으로 정정될 수 있다는 것을 나타낸다. 이들 모든 결함에 관련된 수율은 그러므로 50% 이상이 될 것이다. 그럼에도 불구하고, 칩에 임의로 1000개의 결함 셀이 존재할때는 임의 에러 정정 코드 워드에서 셀의 비정렬 기회는 2% 이하로 2% 수율을 나타낸다.

상술된 칩에서, 에러 정정은 에러 정정 코드 워드에서 단일의 결합 비트에만 영향을 끼친다. 에러 정정 코드 워드에서 임의 다른 결함은 여유도로 정정되어야 하는데 그렇지 않으면 칩은 고장이다. 에러 정정으로 칩의 결함 허용 한계를 최적화 하기 위해서는, 체계적인 방법으로 에러 정정 코드 워드에서의 다수 결함을 교체시킬 필요가 있다. 이것을 달성함에 있어서 제1단계는 본 발명의 비트 라인 여유도를 사용하는 것이며, 여기서 각 사분원내의 두 블럭은 임의 결합 비트를 교체시킬 수 있는 자신의 여유 비트 라인을 갖고 있다. 컴퓨터 모의 실험(simulation) 및 이론적인 계산에 의거하여, ECC의 결함 허용 한계는 본 발명의 이러한 여유 비트 라인의 사용으로 상당하게 증가된다.

제13도에서 도시된 바와 같이, 에러 정정 코드 회로의 사용없이(즉, 단지 여유 비트 라인을 사용하여), 칩당 평균 28개의 무작위 결함 단위 셀은 16Mb 칩에서 예기된 50%의 수율을 얻는다. 비트 라인 여유도 없이 단지 에러 정정 코드 회로만을 사용함으로써 상술된 바와 같이 칩당 평균 428개의 무작위 단일 셀 결함으로 50%의 수율을 얻는다. 본 발명의 비트 라인 여유도와 에러 정정 코드의 결합된 사용으로 칩당 평균2725의 무작위 결함 단일 셀로 50%의 수율을 얻는다. 또한 결함 허용 한계 증가는 세그멘트당 여유 비트 라인의 수에 뚜렷하게 종속된다는 것을 이론적으로 발견하였다. 그러므로, 일계로 세그멘트당 두 여유 비트 라인이 주어지더라도, 사실상 보다 많은 라인이 신뢰도 결과를 증가시키기 위해 부가될 수 있다. 본 발명에 있어서는 보다 큰 결함 허용 한계 최적화가 본 발명의 여유 워드 라인 기술의 사용으로 달성될 수 있기 때문에 두 여유 비트 라인을 사용하였다.

상술된 바와 같이, 칩은 각각 24 여유 워드 라인의 독립 어레이를 갖는 4개 사분원으로 분할되어 있다. 이와 같이, 주어진 여유 워드 라인은 8개 에러 정정 코드 워드가 다수의 결함을 포함한다면 이 워드를 교체할 수 있으며, 독립 어레이 및 2-셀 워드 라인 기술의 사용으로 보다 신뢰성 있게(즉 이중 에러를 포함하는 새로운 ECW를 제공할 기회가 더욱 적게) 행할 수 있다. 이것이 비트 라인 여유도보다 훨씬 더 많은 상승 작용의 영향을 워드 라인 여유에 제공하는 능력이다.

이것은 워드 라인상에서 다수의 결함 정렬을 제거시킴으로써 나타난다. 제13도의 제3곡선에서 최종 수율을 도시하고 있다. 결과는 여유 워드 라인의 수율에 영향을 받는다. 여유 워드 라인의 수율이 정규 워드 라인의 것과 동일한 것으로 측정되면, 평균 4016의 무작위 단일 셀 결함으로 50%의 수율점이 나타난다. 그러나, 이러한 칩에서 여유 워드 라인은 정규 워드 라인보다 결함에 덜 민감하게 만드는 독립 어레이에서는 대칭 셀 기술을 사용한다. 이들 여유 라인의 수율을 100%라고 가정하면 칩단 평균 5661의 무작위 단일 셀 결함으로 50% 수율점이 나타난다. 이와 같이, 온-칩 ECC에 최적화된 비트 라인 및 워드 라인 여유도의 사용으로 ECC 단독으로 달성된 50% 수율점보다 크기가 커진 50% 수율점이 나타난다. 사실상, 이것은 칩의 현장 결함 면역성을 증가하면서 기능부가 가장 필요로 될때 생산 사이클 초기에 상당히 수율을 증가시킨다.

이들 칩의 제조 공정의 복잡성/비용이 제공되면, 수율/신뢰도의 이러한 증가는 대단히 중요하다.

일단 데이타 비트가 ECC(30)에 의해 정정되면, 정정된 ECW는 SRAM(40)에 통과된다. SRAM은 1X144 비트 데이타 레지스터이며, 여기서 각각의 SRAM 셀은 종래의 4-장치 교차 결합된 랫치(제14도에서 40A)이다. 제14도에서 도시된 바와같이, SRAM 셀에 의해 기억된 논리 상태는 두 상이한 소스로부터 즉(WDC 및 WDT를 통해) 오프 칩 또는(SRT 및 SRT를 통해)ECC 출력으로부터 설정될 수 있다. 또한, 셀은 데이타를 두 수신지에 즉(출력 CA 및 TA를 통해) ECC 또는 (출력 SRO를 통해) 출력핀에 제공할 수 있다. SRAM 셀은 72개 셀의 두 그룹으로 분해된다. 제4도에서 도시된 바와 같이 디코더(84)는 각 그룹에서 72개 셀중 어느 것이 출력핀으로/으로부터 데이타를 판독/기록할때 어드레스되는가를 판단한다(제14도에서, 기록 사이클 동안은 디코드가 DECW이며 판독 사이클 동안은 DECR 및 DECR'이다).

SRAM이 억세싱 ECW의 수단으로서 원리상 사용되므로, 온-칩 ECC 시스템의 억세스/영역 페널티를 감소시키도록 작용하는 추가의 장점을 제공한다. 128 데이타 비트가 출력판에 인접한 메모리에서 유용하기 때문에, 상기 IBM 특허 제 4,845,664호에서 기술된 페이지 모드, 정적 열 모드 및 억세스 모드와 같은 다비트 출력 모드는 극히 높은 데이타 속도로 실행될 수 있다. SRAM의 도움으로 달성될 수 있는 다른 동작 모드는 페이지 클리어 모드이다. 기록 사이클 동안, 전체 SRAM은 I/O 패드에서 나타난 데이타 상태로 기록된다. 이 데이타는 RE 시간에서의 어드레스가 선택된 워드 라인을 표시하고 CAS 시간에서의 어드레스가 선택된 ECW를 표시하는 어레이에 기록 후진된다. 이러한 방법에서, 페이지의 서로 맞물린(인터디지테이티드) 비트 영역으로 인해, 고속의 데이타 패턴 기록이 수행된다. 만일, 아직도 페이지 클리어 기능이면 판독 사이클이 수행되며, 어레이로부터의 데이타는 SRAM으로 페치되고 전체 128 데이타 비트가 서로 비교된다. 이와 같이 검사 시간에서 128X저감이 제공된다. 이것은 칩(4메가)의 단지 한 사분원에 대한 것이므로 칩의 시간 저감은 128X4 또는 512X저감이다.

제3도를 참조하면, 데이타 I/O 블럭(40C)은 상술된 동작 모드로부터 생성되는 고속의 데이타 속도를 지원하는 속도 제어용 오프 칩 구동기(OCD)를 포함한다. 동시에, OCD는 메모리 카드상에서 사용된 대다수의 서로 다른 데이타 배선 네트(net)로부터 발생하는 전류 급증시에 높은 면역성을 갖어야만 한다. 상기 속성을 갖는 어떠한 OCD 설계라도 본원에서 사용될 수 있더라도, Drake씨 및 그의 공동인에 의해 1989년 10월 10일자로 출원되었으며 IBM에 양도된 "CMOS 구동기 회로"란 명칭의 미국 특허원 제 419,341에서 기술된 OCD 설계를 사용하는 것이 적합하다. 상기 동작 모드가 종래의 수단을 사용하여 설정될 수 있더라도, 본 발명에 있어서는 단일의 실리콘 부품수가 여러 동작 모드를 지원하도록 전자적으로 설정된다. 칩은 패키지에 따라 기본 모드(default mode)로 파워 업되며, 위치 설정되여 RE가 발생하기 전에 CE 및 WE가 활성일때 어드레스 입력을 간단히 감시(monitering)함으로써 임의 다른 동작 모드, 즉 토글, 신속 페이지, 정적 열로 설정될 수 있다. 이러한 특징은 동시에 메모리 칩이 하나 이상의 모드(겸용할 수 있는 정도까지 즉, 정적 열 모드 및 클리어 페이지)로 동작하도록 허용한다는 것이 주목된다. 모드 어드레스 디코더는 어드레스 신호를 감시하며, 특정의 동작 모드는 각 모드 어드레스 디코더가 올바른 어드레스를 수신하면 선택 된다. 활성된 디코더는 제어 신호를 제 3도의 데이타 I/O 및 MUX(40C)에 제공하여 선택된 동작 모드의 함수로서 동작을 제어한다. 동작 모드의 이러한 전기 프로그래밍은 칩의 크기, 전력 또는 성능에 악영향을 주지 않는다. 이러한 특징은 단지 하나의 칩 실리콘 부품이 설계되고, 특징지어지고, 제조되고, 비축되고, 검사등이 되어진다는 사실로 인해 비용 및 시간 절약을 제공한다. 부품은 동작 모드가 정적 레지스터에 패드를 인터페이스(interface)하는 논리이므로 동작 모드를 검증하기 위하여 단지 짧은 검사로 광대한 검사 시간인 어레이의 모든 패턴 감도에 대해 전체적으로 검사된다.

요약하자면, 비트 라인 및 워드 라인 여유도가 온-칩 ECC를 지원하는데 최적인 DRAM 구조에 대해서 기술하였다. 이들 여유도 시스템의 최적화가 온-칩 ECC에 의해 이루어지더라도, 실제로 종래의 시스템-레벨 ECC를 지원함에 있어서 하나 또는 두 시스템이 일반적으로 동일한 장점을 제공할 수 있다. 본 발명의 워드 라인 여유도는 대칭 셀 기술(twin cell technique)을 사용함으로써 차분 신호를 극대화 하였으며, 실제로, 워드 라인 여유도 시스템의 각 비트 라인을 전체 레일 전위(full rail potential)로 구동시키는 임의 다른 수단은 예를들어 SRAM 셀을 사용함으로써 사용될 수 있다. 또한, 본발명에 있어서, SEC/DED 기수-웨이트 해밍 코드가 상세화되었더라도 임의 종류의 에러 정정 코딩을 사용할 수 있다.

상술된 바와 같이 본 발명의 에러 복구 시스템은 초기 하드 실패와 현장에서 후속으로 발생하는 소프트 또는 하드 실패를 정정하는데 사용될 수 있다. 그러나, 시간이 지남에 따라 반도체 공정의 결합 지식을 양호한 비트의 수율이 나머지 불량 비트가 여유도 시스템 단독으로 정정될 수 있을 정도로 충분히 높은 정도까지 도달할 수 있다. 이러한 것이 발생하면, 온-칩 ECC 회로를 제거하고 나머지 지원 회로(예를들어 SRAM등등)를 사용하여 ECC를 시스템 레벨로 실행하는 것이 바람직하며, SRAM에 존재하는 ECW를 갖음으로써 제공된 높은 데이타 속도와 효율적인 복사/검사 모드를 얻게 된다. 본 발명의 구조는 ECC블럭의 용이한 제거를 지원한다. 제1도에서 도시된 바와 같이, 각 사분원의 각 ECC 블럭(30)이 어떻게 다른 회로가 형성되어 있지 않는 칩 영역에 형성되는가를 나타내며, 인접 ECC 블럭은 한 긴측에서 다른 긴측으로 연장하는 칩의 구형 영역에서 형성된다는 것에 주목된다. 이와 같이, ECC블럭(20)은 임의 다른 지원 회로의 방해를 받지 않고도 완전히 제거될 수 있다(또한 MDL 출력이 SRAM 입력에 직접 결합될 수 있다). 이것으로 최소한의 재설계 비용으로 칩의 영역이 상당히 축소된다.

Claims (36)

1. 다수의 제1워드 라인들, 다수의 제1비트 라인들 및 다수의 제1여유 비트 라인들(redundant bitlines)을 가지는 제1메모리 셀 어레이(a first array of memory cells)와, 다수의 제1데이타 라인들과, 상기 제1어레이의 상기 다수의 여유 비트 라인들중 선택된 여유비트 라인과 상기 제1어레이의 상기 다수의 비트 라인들중 선택된 비트 라인들을 상기 다수의 제1데이타 라인들에 결합하는 스위칭 수단과, 다수의 제2워드 라인들과 다수의 제2비트 라인들을 구비하는 별도의 여유 메모리 셀 어레이(a separate array of redundant memory cells)와, 상기 제1메모리 셀 어레이의 상기 다수의 제1워드 라인들과 상기 별도의 여유 메모리 셀 어레이의 상기 다수의 제2워드 라인들에 결합되어, 상기 제1메모리 셀 어레이와 상기 별도의 여유 메모리 셀 어레이중 한 어레이로부터 데이타 비트들과 체크 비트들을 구비하는 X비트 에러 정정 워드를 억세스하기 위한 어드레스 수단과, 상기 다수의 제1데이타 라인들과 상기 별도의 여유 메모리 셀 어레이의 상기 다수의 비트 라인들에 결합되어, 상기 다수의 제1데이타 라인들과 상기 별도의 여유 메모리 셀 어레이중 하나로부터 상기 억세스된 X비트 에러 정정 워드를 판독하고, 상기 X비트 에러 정정 워드 내부에 있는 결함 데이타 비트가 있는 경우 이를 정정하는 에러 정정 회로 및, 상기 에러 정정 회로에 결합되어, 외부 판독을 위해, 상기 에러 정정 회로에 의해 정정된 바와 같이 상기 억세스된 X비트 에러 정정 워드로서 상기 데이타 비트들을 제공하는 출력 수단을 구비하는 메모리.
2. 제1항에 있어서, X+N 데이타 라인들을 가지는 다수의 제2데이타 라인들(a second plurality of data line having X+N data lines)을 더 구비하며, 상기 다수의 제2데이타 라인들의 제1그룹 X(a first group X of said second plurality of data lines)는 상기 제1어레이의 다수의 비트 라인들(said plurality of bit lines)에 선택적으로 결합되며, 상기 다수의 제2데이타 라인들의 제2그룹 N(a second group N of said first plurality of data lines)은 상기 제1어레이의 상기 다수의 여유 비트 라인(said plurality of redundant bit lines of said first array)에 선택적으로 결합되는 메모리.
3. 제2항에 있어서, 상기 다수의 제2데이타 라인들의 상기 제1그룹 X는 상기 스위칭 수단에 의해 상기 다수의 제1데이타 라인들에 결합되며, 상기 스위칭 수단은, 상기 다수의 제2데이타 라인들 상기 제1그룹 X중 하나가 상기 제1메모리 셀 어레이의 상기 다수의 비트 라인들중 결함 비트 라인에 결합되면, 상기 다수의 제2데이타 라인들의 상기 제2그룹 N중 하나를 상기 다수의 제1데이타 라인중 하나에 결합하는 메모리.
4. 제3항에 있어서, 상기 어드레싱 수단에 의해 어드레스된 상기 제1어레이의 워드 라인에 결함(faulty)이 있을때(when a word line of said first array addressed by said addressing means is faulty)상기 별도의 여유 메모리 셀 어레이의 비트 라인들(bi lines of said separate redundant array of memory cells)을 상기 에러 정정수단에 결합시키는 제2스위칭 수단을 더 구비하는 메모리.
5. 제2항에 있어서, 상기 다수의 제2데이타 라인들은, 용량성 결합을 최소화 하기 위해, 상기 제1메모리 셀 어레이의 상기 다수의 비트 라인들 상에 상기 다수의 비트 라인에 대하여 지그재그 형태로(in a zig-zag pattern relative to said plurality of bit lines) 배열되어 있는 메모리.
6. 제1항에 있어서, 상기 에러 정정 회로는 다수의 신드롬 발생기들(a plurality of syndrome generators) 및, 상기 다수의 신드롬 발생기들에 결합되어 그로부터 각 신드롬 비트들을 수신하는 신드롬 버스(a syndrome bus)를 구비하는 메모리.
7. 제6항에 있어서, 상기 에러 정정 회로는 차동 종속 전압 스위치 XOR 논리 게이트들(differential cascade voltage switch XOR logic gates)로 구성되어 있는 메모리.
8. 제6항에 있어서, 기록 후진 사이클동안(during writeback cycle) 상기 다수의 신드롬 발생기에 의해서 각 패리티 비트들(respective parity bits) 이 발생되어 상기 에러 정정 워드의 체크 비트(check bits)로서 기억되는 메모리.
9. 제8항에 있어서, 상기 다수의 신드롬 발생기들은 각 신드롬 비트들을 발생하기 위하여 페치 사이클 동안 상기 에러 정정 워드의 상기 데이타 비트들에 대해(for said data bits of said error correction word during a fetch cycle) 상기 에러 정정 워드의 상기 기억된 체크 비트들을 상기 다수의 신드롬 발생기들에 의해 발생된 각 체크 비트들과 비교하는 메모리.
10. 제9항에 있어서, 상기 다수의 신드롬 발생기들에 결합되어 상기 에러 정정 워드의 상기 데이타 비트들중 어느 비트가 에러인지를 판단하는 수단 및, 상기 데이타 비트들중 한 비트를 반전시키는 수단을 더 구비하는 메모리.
11. 제10항에 있어서, 상기 판단 수단은 다수의 차동 종속 전압 스위치 XOR 게이트들로 구성되어 있는 메모리.
12. 제1항에 있어서, 상기 메모리는 반도체칩의 사각형부(rectangular portion)상에 형성되고, 상기 사각형부는 두변이 길고, 상기 에러 정정 회로는 상기 반도체 칩의 상기 사각형부의 상기 두개의 긴변 사이에 연장하는 상기 반도체 칩의 영역에 배치되어 있으며, 상기 반도체 칩의 상기 영역은 그와 관련된 다른 회로를 가지고 있지 않는 메모리.
13. 제1항에 있어서, 상기 출력 수단은 상기 에러 정정 워드의 상기 데이타 비트들 및 상기 체크 비트들의 양자(both of said data bits and said check bits of said error correction word)를 기억하는 버퍼를 구비하는 메모리.
14. 제13항에 있어서, 상기 출력 수단은 상기 버퍼에 기억된 상기 데이타 비트들중 적어도 한 비트를 어드레싱하는 수단 및, 데이타 전송을 위해 상기 데이타 비트들중 상기 적어도 한 비트를 수신하는 적어도 하나의 I/O 수단을 구비하는 메모리.
15. 집적 회로 칩의 적어도 일부에 대한 구조(architecture)로서, 집적 회로칩의 제1부분에 배치되어 있고, 다수의 워드 라인들, 다수의 비트 라인들, 다수의 제1메모리 셀들, 다수의 여유 비트 라인들 및 다수의 제2메모리 셀들을 구비하고, 상기 다수의 제1메모리 셀들의 각각은 상기 다수의 워드 라인들중 한 워드 라인과 상기 다수의 비트 라인들중 한 비트 라인에 결합되어 있고, 상기 다수의 제2메모리 셀들의 각각은 상기 다수의 워드 라인들중 한 워드 라인과 상기 다수의 여유 비트 라인들중 한 여유 비트 라인에 결합 되어 있는 메모리 셀 어레이와, 다수의 제1데이타 라인들과, 상기 다수의 여유 비트 라인들과 상기 다수의 비트 라인들중 선택된 라인들은 상기 다수의 제1데이타 라인들에 결합하는 스위칭 수단과, 상기 집적 회로칩의 제1부로부터 떨어져 있는 집적 회로칩의 제2부에 배치되어 있고 다수의 워드 라인들과 다수의 비트 라인들을 가지는 독립 워드 라인 여유도 어레이(independent word line redundancy array)와, 상기 다수의 제1데이타 라인들과, 상기 독립 워드 라인 여유도 어레이의 상기 다수의 비트 라인들에 결합되어 다수의 데이타 비트들과 다수의 체크 비트들을 구비하는 에러 정정 워드를 판독 및 정정하는 에러 검출 및 정정 수단 및, 상기 에러 검출 및 정정 수단에 결합되어 상기 에러 정정 워드를 일시 기억하는 버퍼를 구비하는 집적 회로칩 구조.
16. 제15항에 있어서, 상기 독립 여유 워드 라인 어레이는 대칭 셀 여유 워드 라인들 회로 칩 구조.
17. 제15항에 있어서, 상기 다수의 메모리 셀 어레이들, 상기 스위칭 수단, 상기 독립 워드 라인 여유도 어레이, 상기 에러 검출 정정 수단 및 상기 버퍼는 상기 집적 회로 칩상에서 파이프 라인 방식으로 배열되어 있는 집적 회로 칩 구조.
18. 제15항에 있어서, 상기 에러 검출 정정 수단은 이중 에러 검출, 단일 에러 정정 에러 정정 코드에 따라(in accordance with a double error detect, single error correction code) 상기 체크 비트들을 발생하는 집적 회로 칩 구조.
19. 제18항에 있어서, 상기 에러 검출 정정 수단은 다수의 DCVS XOR 논리 게이트들을 구비하는 집적 회로 칩 구조.
20. 제15항에 있어서, 상기 버퍼는 상기 버퍼에 의해 기억된 상기 다수의 데이타 비트들중 적어도 소수(at least some of said plurality of data bits)를 선택하는 출력 수단을 더 구비하는 집적 회로 칩 구조.
21. 제20항에 있어서, 집적 회로 칩의 동작 모드를 설정하기 위해 모드 어드레스 신호들을 디코딩하는 디코딩 수단(decoding means for decoding mode address signals to set an operating mode of the integrated circuit chip)을 더 구비하는 집적 회로 칩 구조.
22. 제21항에 있어서, 상기 출력 수단은 상기 디코딩 수단에 의해서 달성되는 방식으로 상기 데이타 비트들을 선택하는 집적 회로 칩 구조.
23. 제22항에 있어서, 상기 버퍼는 소정의 억세스 사이클 동안 상기 데이타 비트들중 한 비트를 I/O 패드로 송출하는 집적 회로 칩 구조.
24. 제22항에 있어서, 상기 버퍼는 소정의 억세스 사이클동안 상기 데이타 비트들중 두 비트를 두 I/O 패드로 송출하는 집적 회로 칩 구조.
25. 제22항에 있어서, 상기 버퍼는 소정의 억세스 사이클동안 상기 데이타 비트들중 두 비트를 순차 방식으로(in a sequential fashion) I/O 패드에 공급하는 집적 회로 칩 구조.
26. 각 메모리칩은 X개의 메모리 셀들과 Y개의 여유 셀들 및 메모리 칩에 기록하고 그로부터 독출하기 위한 지원 회로를 구비하고 있으며, 제조 프로세스에 의해서 연속으로 형성된 웨이퍼들이 평균 N개의 결함 메모리 셀들을 가지는, 다수의 메모리 칩을 갖는 웨이퍼를 형성하기 위한 제조 방법에 있어서, 상기 제조 프로세스에 의해서 연속으로 형성된 웨이퍼들에서의 결함 메모리 셀들의 평균 수 N이 상기 여유 셀들의 수인 Y보다 큰 경우 각 메모리 칩의 지원 회로에 에러 정정 코드 회로 블럭을 형성하는 단계 및, 상기 제조 프로세스에 의해서 연속으로 형성된 웨이퍼들에서의 결합 메모리 셀들의 상기 평균 수 N이 상기 여유 셀들의 수 Y와 같거나 그보다 적은 경우, 각 메모리 칩의 지원 회로에 상기 에러 정정 코드 회로 블럭을 형성하지 않고 웨이퍼를 형성하는 단계를 구비하는 웨이퍼 제조방법.
27. 다수의 워드 라인들, 다수의 제1비트 라인들 및 다수의 여유 비트 라인들에 의해 접속되어 있는 메모리 셀들의 어레이와, 상기 다수의 워드 라인들, 상기 다수의 비트 라인들 및 상기 다수의 여유 비트 라인들에 결합되어 X비트 에러 정정 워드에 억세스하도록 상기 다수의 제1비트 라인들의 제1소정수 X를 동시에 어드레싱하고 상기 다수의 여유 비트 라인들의 제2소정수 N을 동시에 어드레싱하는 수단과, 상기 다수의 제1비트 라인들의 적어도 상기 제1소정수 X와, 상기 다수의 여유 비트 라인들의 상기 제2소정수 N에 결합되어 있는 X+N 데이타 라인들의 제1세트와, X데이타 라인들의 제2세트 및, 상기 다수의 여유 비트 라인들의 상기 제2소정수 N중 하나 또는 그 이상으로부터 발원하는 신호들이, 결함이 있는 상기 다수의 제1비트 라인들의 상기 제1소정수 X중 임의의 하나 또는 그 이상으로부터 발원하는 신호 대신에, X 데이타 라인들의 상기 제2세트로 전송되도록 상기 X+N 데이타 라인들의 제1세트를 상기 X 데이타 라인들의 제2세트에 선택적으로 결합시키기 위한 제1스위칭 수단을 구비하는 메모리 칩.
28. 제27항에 있어서, 관련된 다수의 제2비트 라인들을 가지는 다수의 여유 워드 라인들과, X+N 데이타 라인들의 상기 제2세트와 상기 다수의 제2비트 라인들에 결합되어 있는 입력들의 세트 및, 억세스된 X비트 에러 정정 워드를 X+N 데이타 라인들의 상기 제2세트와 상기 다수의 제2비트 라인들중 하나로부터 자신에게 전송하는 출력들의 세트를 가지는 제2스위칭 수단 및, 상기 제2스위칭 수단의 출력들의 상기 세트에 결합되어 있는 다수의 제3데이타 라인들을 더 구비하는 메모리 칩.
29. 제28항에 있어서, 상기 다수의 여유 워드 라인들을 상기 다수의 워드 라인들로부터 떨어져 있는 메모리 칩의 일부(a portion of the memory chip spaced from said plurality of word lines)에 배치되어 있는 메모리 칩.
30. 제28항에 있어서, 상기 다수의 제3데이타 라인들에 결합되어 해밍 코드 에러 체킹 및 정정 기능을 제공하는 수단 및, 해밍 코드 에러 체킹 및 정정 기능을 제공하는 상기 수단에 결합되어 그로부터 발생된 데이타 비트들 및 체크 비트들을 기억하는 버퍼(a buffer coupled to said means for providing a Hamming code error checking and correcting function for storing both data bits and check bits generated therefrom)를 더 구비하는 메모리 칩.
31. 제28항에 있어서, X+N 데이타 라인들의 상기 제1세트, 상기 제1스위칭 수단, X 데이타 라인들의 상기 제2세트, 상기 제2스위칭 수단 및 상기 다수의 제3데이타 라인들은 메모리 칩상에서 파이프 라인 방식으로 배열되어 있는 메모리 칩.
32. 제31항에 있어서, 해밍 코드 에러 체킹 및 정정 기능을 제공하는 상기 수단 및 상기 버퍼는 메모리 칩상에서 파이프 라인 방식으로 배열되어 있는 메모리 칩.
33. 제31항에 있어서, X+N 데이타 라인들의 상기 제1세트는 상기 데이타 라인과 상기 비트 라인간의 용량성 결합(capacitive coupling)을 최소화하도록 하기 위해 상기 다수의 비트 라인들에서 지그재그 패턴으로 배열되어 있는 메모리 칩.
34. 메모리 칩의 제1부에 배치되어 있는 메모리 셀들의 제1어레이와, 상기 제1부로부터 떨어진 상기 메모리 칩의 제2부에 배치되어 있는 여유 셀들의 제2어레이 및, 상기 제1어레이에 결합되어 상기 제1어레이의 상기 다수의 워드 라인들중 적어도 하나의 워드 라인으로부터 복수 비트 에러 정정 워드(multi-bit error correction word)를 판독하기 위한 상기 메모리 칩에 형성되어 있는 제1수단을 구비하고, 상기 제1어레이의 메모리 셀들은 다수의 비트 라인들과 다수의 워드 라인들에 의해 상호 접속되어 있고, 상기 제1어레이는 메모리 셀들을 판독하도록 제1진폭의 차동 신호를 감지하기 위해 상기 다수의 비트 라인들에 결합되어 있는 다수의 감지 증폭기들을 포함하고 있고, 상기 여유 셀들은 다수의 비트 라인들과 다수의 워드 라인들에 의해 상호 접속되어 있고, 상기 제2어레이는 상기 여유 셀들을 판독하도록 상기 제1진폭보다 큰 제2진폭의 차동 신호를 감지하기 위해 다수의 비트 라인들에 결합되어 있는 다수의 감지 증폭기들을 포함하고 있으며, 상기 제1수단은 상기 제2어레이에 결합되어 상기 제1어레이의 상기 워드 라인들중 상기 적어도 한 워드 라인에 결함이 있는 경우 상기 제2어레이의 상기 다수의 워드 라인들중 적어도 한 워드 라인으로부터 복수 에러 정정 워드를 판독하고, 상기 제1수단은 상기 복수 비트 워드에서 적어도 하나의 에러 비트를 검출 및 정정하는 메모리 칩.
35. 제34항에 있어서, 여유 셀들의 상기 제2어레이의 상기 워드 라인들은 상기 각 비트 라인들에 결합되어 있는 메모리칩.
36. 제35항에 있어서, 여유 셀들의 상기 제2어레이는 대칭 셀 어레이(twin cell array)를 구비하는 메모리 칩.

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