JP4868607B2

JP4868607B2 - Ｓｉｍｄ型マイクロプロセッサ

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Publication number: JP4868607B2
Application number: JP2008011187A
Authority: JP
Inventors: 秀仁北村
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2008-01-22
Filing date: 2008-01-22
Publication date: 2012-02-01
Anticipated expiration: 2028-01-22
Also published as: JP2009175830A; US8024550B2; US20090187738A1

Description

本発明は１つの演算命令により複数のデータ等を並列処理するＳＩＭＤ（Single Instruction-stream, Multiple Data-stream）型マイクロプロセッサに関する。

近年、デジタル複写機やファクシミリ装置などの画像処理装置において、画素数を増加したり、或いはカラー対応にするなど画質の向上が図られている。そして、この画質の向上に伴い、処理すべきデータ数が増加している。

ところで、複写機等の画像処理装置におけるデータ処理は全ての画素に対して同じ演算処理を施すことが多い。そこで、１つの命令で複数のデータに対して同時に同じ演算処理を行うＳＩＭＤ型のマイクロプロセッサが用いられることが多い。

従来のＳＩＭＤ型マイクロプロセッサを図７に示す。図７に示したＳＩＭＤ型マイクロプロセッサ１００は、グローバルプロセッサ１０１と、プロセッサエレメント群１０２と、外部入出力１０３と、から構成され、ＳＩＭＤ型マイクロプロセッサ１００に接続された画像メモリ１０４から読み出した画像データに所定の処理を行う。

グローバルプロセッサ１０１は、いわゆるＳＩＳＤ（Single Instruction-stream, Single Data-stream)方式のプロセッサであり、プログラムＲＡＭとデータＲＡＭとを内蔵し、プログラムを解読し各種制御信号を生成する。この制御信号は、内蔵する各ブロック以外に後述するプロセッサエレメント群１０２のレジスタファイルや演算アレイにも供給される。また、ＧＰ（グローバルプロセッサ）命令実行時は内蔵する汎用レジスタ、ＡＬＵ（算術論理演算器）等を使用して各種演算処理、プログラム制御処理を行う。

プロセッサエレメント群１０２は、複数のレジスタファイル１０２ａと複数の演算部１０２ｂとがそれぞれ１列に配置されている。レジスタファイル１０２ａでは、プロセッサエレメントで処理されるデータを保持している。このレジスタファイル１０２ａからのデータの読み出し／書き込みの制御はグローバルプロセッサ１０１からの制御によって行われる。グローバルプロセッサ１０１からの制御によって行われ読み出されたデータは演算部１０２ｂに送られ、演算部１０２ｂでの演算処理後にレジスタファイル１０２ａに書き込まれる。また、レジスタファイル１０２ａはＳＩＭＤ型マイクロプロセッサ１００外部からのアクセスが可能であり、グローバルプロセッサ１０１の制御とは別に外部から特定のレジスタを読み出し／書き込みが行われる。演算部１０２ｂはＰＥ（プレセッサエレメント）命令の演算処理が行われる。このＰＥ命令の演算処理の制御はすべてグローバルプロセッサ１０１から行われる。

外部入出力１０３は、画像メモリ１０４から処理する元の画像データを読み出しプロセッサエレメント群１０２のレジスタファイル１０２ａに書き込む、あるいはレジスタファイル１０２ａから処理後の画像データを読み出し画像メモリ１０４に書き込む。

画像メモリ１０４は、処理する元の画像データを記憶、処理後の画像データを記憶する。

上述したようなＳＩＭＤ型マイクロプロセッサ１００の処理性能を上げるために、ＰＥ数（レジスタファイル１０２ａと演算部１０２ｂの数）を増加させていくと、グローバルプロセッサ１０１などに含まれるＰＥ制御信号発生器の駆動回路からプロセッサエレメント群１０２の終端に至るまでの制御信号線（ＰＥ命令の演算処理の制御を行うための信号線）の長さが非常に長くなっていく。

例えば、図８を参照して説明すると、プロセッサエレメント群１０２中のグローバルプロセッサ１０１の近傍に配置されたＰＥ０と最終端（最遠方）に配置されたＰＥｎとでは制御信号線の配線長の差による遅延時間差が大きくなり、そのため、処理性能に関わる動作周波数を向上することが困難となる。

このような問題に対して例えば特許文献１に記載の方法が提案されている。特許文献１には、隣接するｎ個のプロセッサエレメント間のレジスタをグループ化し、共通バスを設定してグループごとに１つの制御信号線を配置したアレイプロセッサが記載されている。
特開平８−２１２１６９号公報

しかしながら、特許文献１に記載の方法では、隣接するプロセッサエレメント間のレジスタをリードバス及びライトバスにより接続し、複数個のプロセッサエレメントをシフトさせたり、特定のプロセッサエレメントのデータを書き換えるなどの処理が容易に行えないという問題があった。また、特許文献１に記載の方法においては、命令シーケンス制御部の近傍のプロセッサエレメントと、最終端のプロセッサエレメントで制御信号の配線遅延に関しては何ら考慮されていない。したがって処理性能に関わる動作周波数を向上することは困難なままである。

本発明はかかる問題を解決することを目的としている。

すなわち、本発明は、プロセッサエレメントに対して制御信号を供給するプロセッサエレメント制御信号発生器からプロセッサエレメント群の最終端までの制御信号線の配線遅延が小さいＳＩＭＤ型マイクロプロセッサを提供することを目的としている。

請求項１に記載された発明は、演算部と、レジスタファイルと、を備えた複数のプロセッサエレメントが配置されたプロセッサエレメント群と、前記プロセッサエレメントの動作を制御するプロセッサエレメント制御信号を出力するプロセッサエレメント制御信号発生器と、を有するＳＩＭＤ型マイクロプロセッサにおいて、前記プロセッサエレメント群の中心に、前記プロセッサエレメント制御信号発生器から出力された前記プロセッサエレメント制御信号を各プロセッサエレメントに供給する供給部が前記プロセッサエレメント制御信号発生器とは別に設けられ、前記プロセッサエレメント制御信号発生器が、複数の前記プロセッサエレメントに隣接して配置されるとともに、前記供給部が、前記プロセッサエレメント制御信号をバッファリングするバッファ回路およびプロセッサエレメント制御信号発生器からの信号をデコードする回路を有することを特徴とするＳＩＭＤ型マイクロプロセッサである。

請求項２に記載された発明は、請求項１に記載された発明において、ＳＩＭＤ型マイクロプロセッサ全体の制御を行うグローバルプロセッサを有していることを特徴とするものである。

請求項３に記載された発明は、請求項２に記載された発明において、前記グローバルプロセッサが、前記プロセッサエレメント制御信号発生器を有していることを特徴とするものである。

請求項４に記載された発明は、請求項１乃至３のうちいずれか一項に記載された発明において、前記供給部が、プロセッサエレメント制御信号出力用のパイプラインレジスタを有することを特徴とするものである。

請求項１に記載の発明によれば、プロセッサエレメント群の中心に設けた供給部から各プロセッサエレメントにプロセッサエレメント制御信号発生器から出力されたプロセッサエレメント制御信号を供給しているので、プロセッサエレメント制御信号発生器からプロセッサエレメント群の両端の配線遅延を従来の構成と比べて、小さくすることができる。これにより、プロセッサエレメント数が同数であるならば、ＳＩＭＤ型マイクロプロセッサの動作周波数を向上させることが可能となり、プロセッサエレメント数を増加させた場合でも、動作周波数を維持させることが可能となる。また、プロセッサエレメント制御信号発生器が、複数の前記プロセッサエレメントに隣接して配置されるとともに、供給部が、プロセッサエレメント制御信号をバッファリングするバッファ回路を有しているので、プロセッサエレメント群の中心部により分断されたプロセッサエレメント間の距離を可能な限り小さくできるために、隣接するプロセッサエレメントとの演算が可能となり、また、ＳＩＭＤ型マイクロプロセッサの処理速度を向上させることができる。さらに、供給部にプロセッサエレメント制御信号発生器からの信号をデコードする回路を有しているので、プロセッサエレメント制御信号発生器からは、エンコードした信号を使用できる。これにより、プロセッサエレメント制御信号発生器と供給部間の制御線の配線数を少なくすることができる。よって、制御線の配線数が原因で、供給部の高さが決定している場合は高さを小さくできる。それに伴い、プロセッサエレメント群を分断している距離も小さくなるので、隣接するプロセッサエレメントのデータとの高速な演算が可能となり、ＳＩＭＤ型マイクロプロセッサの処理速度を向上できる。

請求項２に記載の発明によれば、グローバルプロセッサを有したので、グローバルプロセッサを有したＳＩＭＤ型マイクロプロセッサにおいて、プロセッサエレメント制御信号発生器からプロセッサエレメント群の最も端のプロセッサエレメントまでの配線遅延を従来の構成と比べて、半分まで小さくすることが可能となる。これにより、プロセッサエレメント数が同数であるならば、ＳＩＭＤ型マイクロプロセッサの動作周波数を向上させることが可能となり、プロセッサエレメント数を増加させた場合でも、動作周波数を維持させることが可能となる。

請求項３に記載の発明によれば、グローバルプロセッサにプロセッサエレメント制御信号発生器を含んでいるので、グローバルプロセッサがプロセッサエレメント群の中心に配置されることとなり、プロセッサエレメント制御信号発生器からプロセッサエレメント群の最も端のプロセッサエレメントまでの配線遅延を従来の構成と比べて、半分まで小さくすることが可能となる。これにより、プロセッサエレメント数が同数であるならば、ＳＩＭＤ型マイクロプロセッサの動作周波数を向上させることが可能となり、プロセッサエレメント数を増加させた場合でも、動作周波数を維持させることが可能となる。

請求項４に記載の発明によれば、供給部にプロセッサエレメント制御信号出力用のパイプラインレジスタを有しているので、パイプラインレジスタの直後のバッファ回路から各プロセッサエレメントへプロセッサエレメント制御信号を出力することができることから、パイプラインの開始点が各プロセッサエレメントに対してより近くなって、配線遅延が小さくなり、ＳＩＭＤ型マイクロプロセッサの動作周波数を向上させることが可能となる。

［第一実施形態］
以下、本発明の第一の実施形態を、図１および図２を参照して説明する。図１は、本発明の第一の実施形態にかかるＳＩＭＤ型マイクロプロセッサのブロック図である。図２は、図１に示したＳＩＭＤ型マイクロプロセッサのプロセッサエレメントのブロック図である。

図１に示したＳＩＭＤ型マイクロプロセッサ１は、複数のプロセッサエレメント２と、ＰＥ制御信号発生器３と、を備えている。図１では図７に示したＳＩＭＤ型マイクロプロセッサのうち特にプロセッサエレメント群を中心とした部分を抜き出している。したがって、グローバルプロセッサや入出力制御なども図示しないが備えている。

プロセッサエレメント２は、図１に示したようにＰＥ０からＰＥ５１１の５１２個が１列に配置されている。つまり、このＰＥ０からＰＥ５１１までがプロセッサエレメント群に相当する。また、このプロセッサエレメント群のＰＥ０からＰＥ２５５の２５６個分のプロセッサエレメントと、ＰＥ２５６からＰＥ５１１の２５６個分のプロセッサエレメントとの間に、各プロセッサエレメントに対してＰＥ制御信号を出力する供給部としてのＰＥ制御信号発生器（プロセッサエレメント制御信号発生器）３を配置している。要するに、ＰＥ制御信号発生器３がＰＥ２５５とＰＥ２５６との間、つまり中心部（中央部）でプロセッサエレメント群を分断しており、図１のＰＥ制御信号発生器から見て、上側の最遠方にＰＥ０、上側の最近傍にＰＥ２５５が配置され、下側の最近傍にＰＥ２５６、下側の最遠方にＰＥ５１１が配置されている。すなわち、プロセッサエレメント群の中心に、前記プロセッサエレメント制御信号発生器から出力された前記プロセッサエレメント制御信号を各プロセッサエレメントに供給する供給部が設けられている。

プロセッサエレメント２の構成を図２に示す。プロセッサエレメント２は、レジスタファイル２１と、マルチプレクサ２２と、シフト拡張２３と、パイプラインレジスタ２４と、ＡＬＵ２５とＡレジスタ２６と、を備え、ＰＥ制御信号発生器３から入力されたＰＥ制御信号に従ってレジスタファイル２１に格納されたデータを演算する。

レジスタファイル２１は、３２ビットのレジスタを３２本備えており、レジスタに格納されたデータをＰＥ制御信号に従って後述するマルチプレクサ２２へ出力したり後述するＡレジスタの内容を格納する。

マルチプレクサ２２は、複数のレジスタファイル２１から入力されたデータを選択して出力する。このマルチプレクサ２２は、画像処理系などで用いられる演算で、あるＰＥｎのレジスタファイル２１のデータとＰＥｎに隣接するＰＥｎ−１やＰＥｎ＋１のレジスタファイル２１のデータを演算する場合に、隣接するＰＥｎ−１やＰＥｎ＋１のレジスタファイル２１のデータを、ＰＥｎのレジスタファイル２１のデータと同様に扱うことができるようにするために設けられており、これによって、ＰＥｎのＡＬＵ２５を用いて一命令で演算を実行することが可能となる。

シフト拡張２３は、マルチプレクサ２２を通過したデータに対して、ビットシフト及びゼロまたは符号拡張を行う。

パイプラインレジスタ２４は、シフト拡張２３までの処理とＡＬＵ２５の処理とのパイプライン処理におけるステージを分割するために設けられているレジスタである。

ＡＬＵ２５は、算術論理演算器であり、パイプラインレジスタ２４から入力されたデータおよびＡレジスタ２６のデータを入力としてＰＥ制御信号により指定された演算を行いＡレジスタ２６に出力する。

Ａレジスタ２６は、ＡＬＵ２５で演算された結果を格納するアキュムレータである。つまり、マルチプレクサ２２と、シフト拡張２３と、パイプラインレジスタ２４と、ＡＬＵ２５とＡレジスタ２６と、で演算部を構成する。

ＰＥ制御信号発生器３は、上述したプロセッサエレメント２を制御するための信号を生成する回路であり、図示しないグローバルプロセッサにおけるプログラムの実行に応じてＰＥ制御信号を生成し、各プロセッサエレメント２に出力する。ＰＥ制御信号発生器３から出力されるＰＥ制御信号は、プロセッサエレメント２内にあるＡＬＵ２５の演算選択信号や、パイプラインレジスタ２４や、データ格納用のレジスタファイル２１などの書き込み信号といった制御信号の示し、さらに図１中のクロック信号もＰＥ制御信号に含む。

ＰＥ制御信号発生器３は、例えば、プロセッサエレメント２内の処理で３ステージを必要とする演算命令において、各ステージごとに有効なＰＥ制御信号を出力する。レジスタファイル２１からの読み出しとシフト拡張処理するステージでは、レジスタファイル２１のアドレスと読み出し信号、隣接プロセッサエレメント２とのマルチプレクサ２２の選択信号、シフト信号、拡張信号、ＡＬＵ２５手前のパイプラインレジスタ２４の書き込み信号などを出力する。ＡＬＵ２５での演算を行うステージでは、加減算などのＡＬＵ２５の演算を選択する信号や、アキュムレータであるＡレジスタ２６の書き込み信号などを出力する。レジスタファイル２１への書き込みをおこなうステージでは、レジスタファイル２１のアドレスと書き込み信号などを出力する。

上述した構成のＳＩＭＤ型マイクロプロセッサ１では、ＰＥ制御信号発生器３の最近傍にあるプロセッサエレメント２であるＰＥ２５５やＰＥ２５６までのＰＥ制御信号の配線遅延と、ＰＥ制御信号発生器３の最遠方にあるプロセッサエレメント２であるＰＥ０やＰＥ５１１までのＰＥ制御信号の配線遅延との差を、図７に示したＰＥ制御信号発生器１０１がプロセッサエレメント群の一端に配置されている従来のＳＩＭＤ型マイクロプロセッサ１００と比較して約半分にすることができる。

本実施例によれば、５１２個のプロセッサエレメントが１列に並んだプロセッサエレメント群の中心であるＰＥ２５５とＰＥ２５６との間にＰＥ制御信号発生器３を配置したので、ＰＥ制御信号発生器３の最遠方にあるプロセッサエレメント２であるＰＥ０やＰＥ５１１までのＰＥ制御信号の配線遅延との差が従来の約半分にすることができるために、プロセッサエレメント数が同数であるならば、ＳＩＭＤ型マイクロプロセッサ１の動作周波数を向上させることが可能となり、プロセッサエレメント数を増加させた場合でも動作周波数を維持させることが可能となる。

［第二実施形態］
次に、本発明の第二の実施形態を図３を参照して説明する。なお、前述した第一の実施形態と同一部分には、同一符号を付して説明を省略する。図３は、本発明の第二の実施形態にかかるＳＩＭＤ型マイクロプロセッサ１のブロック図である。

本実施形態では、ＰＥ制御信号発生器３が、グローバルプロセッサ４に含まれ、そのグローバルプロセッサ４がプロセッサエレメント群の中心に配置されている点が第一の実施形態と異なる。

グローバルプロセッサ４は図３に示したように、実行するプログラムのアドレスを保持するためのプログラムカウンタＰＣと、グローバルプロセッサ４で実行するプログラム格納用のプログラムＲＡＭと、演算データ格納用のデータＲＡＭと、演算処理のデータ格納のための汎用レジスタであるＧ０〜Ｇ３レジスタと、グローバルプロセッサ用のＡＬＵと、レジスタ退避や復帰時に退避先データＲＡＭのアドレスを保持しているスタックポインタＳＰと、サブルーチンコール時にコール元のアドレスを保持するリンクレジスタＬＳと、割り込み時とＮＭＩ（マスク不能な割り込み）時の分岐元アドレスを保持するＬＩ,ＬＮレジスタと、プロセッサの状態を保持しているプロセッサステータスレジスタＰと、命令を解読し各種制御信号を生成するシーケンスユニットＳＣＵと、を備えている。

そして、グローバルプロセッサ４は、上述したレジスタやメモリおよびＡＬＵなどを用いてＧＰ（グローバルプロセッサ）命令とＰＥ（プロセッサエレメント）命令を実行する。ＰＥ命令実行時は、ＳＣＵ内に含まれるＰＥ制御信号発生器で生成されたＰＥ制御信号がバッファ回路４ａを介して、各プロセッサエレメント２へ供給する。

上述した構成のＳＩＭＤ型マイクロプロセッサ１では、グローバルプロセッサ４の最近傍にあるプロセッサエレメント２であるＰＥ２５５やＰＥ２５６までのＰＥ制御信号の配線遅延と、ＰＥ制御信号発生器３の最遠方にあるプロセッサエレメント２であるＰＥ０やＰＥ５１１までのＰＥ制御信号の配線遅延との差を、図７に示したグローバルプロセッサ１０１がプロセッサエレメント群の一端に配置されている従来のＳＩＭＤ型マイクロプロセッサ１００と比較して約半分にすることができる。

本実施例によれば、５１２個のプロセッサエレメントが１列に並んだプロセッサエレメント群の中心であるＰＥ２５５とＰＥ２５６との間にグローバルプロセッサ４を配置したので、グローバルプロセッサの最遠方にあるプロセッサエレメント２であるＰＥ０やＰＥ５１１までのＰＥ制御信号の配線遅延との差を従来の約半分にすることができるために、プロセッサエレメント数が同数であるならば、ＳＩＭＤ型マイクロプロセッサ１の動作周波数を向上させることが可能となり、プロセッサエレメント数を増加させた場合でも、動作周波数を維持させることが可能となる。

［第三実施形態］
次に、本発明の第三の実施形態を図４を参照して説明する。なお、前述した第一、第二の実施形態と同一部分には、同一符号を付して説明を省略する。図４は、本発明の第三の実施形態にかかるＳＩＭＤ型マイクロプロセッサ１のブロック図である。

本実施形態では、ＰＥ制御信号を出力するバッファ回路５ａのみをプロセッサエレメント群の供給部としての中心部５に配置し、ＰＥ制御信号発生器３は、プロセッサエレメント群に隣接させて配置する構成とした点が第一、第二の実施形態と異なる。

このようにすることにより、プロセッサエレメント群の中央で分断されたＰＥ２５５とＰＥ２５６との距離をできるだけ小さくすることができる。

本実施形態によれば、プロセッサエレメント群の中心部５にＰＥ制御信号を出力するバッファ回路５ａのみを配置したので、中央で分断されたＰＥ２５５とＰＥ２５６との距離をできるだけ小さくすることができ、中心部５の近傍にあるＰＥ２５５やＰＥ２５６なども他のプロセッサエレメント２と同様に隣接するプロセッサエレメント２としての演算が可能となる。

［第四実施形態］
次に、本発明の第四の実施形態を図５を参照して説明する。なお、前述した第一乃至第三の実施形態と同一部分には、同一符号を付して説明を省略する。図５は、本発明の第四の実施形態にかかるＳＩＭＤ型マイクロプロセッサ１のブロック図である。

本実施形態では、プロセッサエレメント群の供給部としての中心部５´において、各プロセッサエレメントにＰＥ制御信号をバッファリングするバッファ回路５ａの前段に、パイプラインレジスタ５ｂを配置している点が第三の実施形態と異なる。

第三の実施形態では、ＰＥ制御信号を出力するパイプラインが、ＰＥ制御信号発生器の内部から開始されているが、本実施形態では、中心部５´にＰＥ制御信号出力用のパイプラインレジスタ５ｂを配置しているので、パイプラインの開始点が中心部からとなる。各プロセッサエレメントへの距離は、中心部５´からの方が、ＰＥ制御信号発生器３からよりも小さくなるので、配線遅延も同様に小さくなり、さらなる動作周波数の向上が可能となる。

本実施形態によれば、プロセッサエレメント群の中心部５´にＰＥ制御信号を出力するバッファ回路５ａと、バッファ回路５ａの前段にパイプラインレジスタ５ｂを配置したので、パイプラインの開始点が各プロセッサエレメント２に対してより近くなって、配線遅延が小さくなり、ＳＩＭＤ型マイクロプロセッサ１の動作周波数を向上させることが可能となる。

［第五実施形態］
次に、本発明の第五の実施形態を図６を参照して説明する。なお、前述した第一乃至第四の実施形態と同一部分には、同一符号を付して説明を省略する。図６は、本発明の第五の実施形態にかかるＳＩＭＤ型マイクロプロセッサ１のブロック図である。

本実施形態では、プロセッサエレメント群の供給部としての中心部５´´において、各プロセッサエレメントにＰＥ制御信号をバッファリングするバッファ回路５ａの前段に、パイプラインレジスタ５ｂを配置し、さらに、デコーダ回路５ｃが追加された構成となっている点が第四の実施形態と異なる。

このデコーダ回路５ｃは、ＰＥ制御信号発生器３から中心部５´´に送信されるＰＥ制御信号をデコードする機能を備えている。

本実施形態によれば、プロセッサエレメント群の中心部５´にＰＥ制御信号を出力するバッファ回路５ａと、バッファ回路５ａの前段にパイプラインレジスタ５ｂを配置したのに加えて、デコーダ回路５ｃを追加したので、デコーダ回路５ｃにより、ＰＥ制御信号発生器３から中心部５´´へエンコードした制御信号を送信することが可能となり、配線数を少なくすることが可能となる。また、ＰＥ制御線の配線数が原因で、中心部５´´の高さが決定している場合には、配線数が少なくなることにより、高さも小さくすることが可能となる。これにより、分断されたＰＥ２５５とＰＥ２５６の距離はさらに小さくなり、隣接するプロセッサエレメント２と高速に演算することが可能となる。

なお、上述した各実施形態では、プロセッサエレメント２を１列に配置した例で説明したがそれに限らず、複数列に配置した場合でも、その複数列となったプロセッサエレメント群の中心からＰＥ制御信号を供給することで、プロセッサエレメント群の一端から供給する場合よりも配線遅延を少なくすることができる。

なお、本発明は上記実施形態に限定されるものではない。即ち、本発明の骨子を逸脱しない範囲で種々変形して実施することができる。

本発明の第一の実施形態にかかるＳＩＭＤ型マイクロプロセッサのブロック図である。図１に示したＳＩＭＤ型マイクロプロセッサのプロセッサエレメントのブロック図である。本発明の第二の実施形態にかかるＳＩＭＤ型マイクロプロセッサ１のブロック図である。本発明の第三の実施形態にかかるＳＩＭＤ型マイクロプロセッサ１のブロック図である。本発明の第四の実施形態にかかるＳＩＭＤ型マイクロプロセッサ１のブロック図である。本発明の第五の実施形態にかかるＳＩＭＤ型マイクロプロセッサ１のブロック図である。従来のＳＩＭＤ型マイクロプロセッサのブロック図である。従来のＰＥ制御信号発生器からの制御信号線長の差による遅延時間差の説明図である。

符号の説明

１ＳＩＭＤ型マイクロプロセッサ
２プロセッサエレメント
３ＰＥ制御信号発生器（プロセッサエレメント制御信号発生器、供給部）
４グローバルプロセッサ（供給部）
５中心部（供給部）
５ａバッファ回路
５ｂパイプラインレジスタ
５ｃデコーダ回路（デコードする回路）
２１レジスタファイル
２２マルチプレクサ（演算部）
２３シフト拡張（演算部）
２４パイプラインレジスタ（演算部）
２５ＡＬＵ（演算部）
２６Ａレジスタ（演算部）

Claims

演算部と、レジスタファイルと、を備えた複数のプロセッサエレメントが配置されたプロセッサエレメント群と、前記プロセッサエレメントの動作を制御するプロセッサエレメント制御信号を出力するプロセッサエレメント制御信号発生器と、を有するＳＩＭＤ型マイクロプロセッサにおいて、
前記プロセッサエレメント群の中心に、前記プロセッサエレメント制御信号発生器から出力された前記プロセッサエレメント制御信号を各プロセッサエレメントに供給する供給部が前記プロセッサエレメント制御信号発生器とは別に設けられ、
前記プロセッサエレメント制御信号発生器が、複数の前記プロセッサエレメントに隣接して配置されるとともに、前記供給部が、前記プロセッサエレメント制御信号をバッファリングするバッファ回路およびプロセッサエレメント制御信号発生器からの信号をデコードする回路を有する
ことを特徴とするＳＩＭＤ型マイクロプロセッサ。
ＳＩＭＤ型マイクロプロセッサ全体の制御を行うグローバルプロセッサを有していることを特徴とする請求項１に記載のＳＩＭＤ型マイクロプロセッサ。
前記グローバルプロセッサが、前記プロセッサエレメント制御信号発生器を有していることを特徴とする請求項２に記載のＳＩＭＤ型マイクロプロセッサ。
前記供給部が、プロセッサエレメント制御信号出力用のパイプラインレジスタを有することを特徴とする請求項１乃至３のうちいずれか一項に記載のＳＩＭＤ型マイクロプロセッサ。