JP2008071130A - Simd型マイクロプロセッサ - Google Patents
Simd型マイクロプロセッサ Download PDFInfo
- Publication number
- JP2008071130A JP2008071130A JP2006249375A JP2006249375A JP2008071130A JP 2008071130 A JP2008071130 A JP 2008071130A JP 2006249375 A JP2006249375 A JP 2006249375A JP 2006249375 A JP2006249375 A JP 2006249375A JP 2008071130 A JP2008071130 A JP 2008071130A
- Authority
- JP
- Japan
- Prior art keywords
- condition
- arithmetic logic
- arithmetic
- data
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 24
- 230000010354 integration Effects 0.000 description 16
- 101000666730 Homo sapiens T-complex protein 1 subunit alpha Proteins 0.000 description 10
- 101000837443 Homo sapiens T-complex protein 1 subunit beta Proteins 0.000 description 10
- 102100038410 T-complex protein 1 subunit alpha Human genes 0.000 description 10
- 102100028679 T-complex protein 1 subunit beta Human genes 0.000 description 10
- 230000001902 propagating effect Effects 0.000 description 5
- 101100260051 Caenorhabditis elegans cct-1 gene Proteins 0.000 description 1
- 101000653567 Homo sapiens T-complex protein 1 subunit delta Proteins 0.000 description 1
- 101000595467 Homo sapiens T-complex protein 1 subunit gamma Proteins 0.000 description 1
- 102100029958 T-complex protein 1 subunit delta Human genes 0.000 description 1
- 102100036049 T-complex protein 1 subunit gamma Human genes 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
- G06F9/3885—Concurrent instruction execution, e.g. pipeline, look ahead using a plurality of independent parallel functional units
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8007—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors single instruction multiple data [SIMD] multiprocessors
- G06F15/8015—One dimensional arrays, e.g. rings, linear arrays, buses
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30072—Arrangements for executing specific machine instructions to perform conditional operations, e.g. using predicates or guards
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
- G06F9/3885—Concurrent instruction execution, e.g. pipeline, look ahead using a plurality of independent parallel functional units
- G06F9/3887—Concurrent instruction execution, e.g. pipeline, look ahead using a plurality of independent parallel functional units controlled by a single instruction for multiple data lanes [SIMD]
Abstract
【解決手段】本発明に係るSIMD型マイクロプロセッサは、複数のプロセッサエレメントがプロセッサエレメントアレイ部を構成し、各プロセッサエレメントが夫々、M個(Mは2以上の自然数)の算術論理演算回路、及び、個々の算術論理演算回路に対応するM個の演算結果格納用レジスタを装備するSIMD型マイクロプロセッサである。そのようなSIMD型マイクロプロセッサにおいて、更に、各プロセッサエレメントが、個々の算術論理演算回路から演算出力された条件データを格納する条件レジスタ部をM個装備しており、条件付き命令実行の際に、条件レジスタ部に格納された条件データにより、対応する算術論理演算回路の夫々が演算を実行するか否かを決定することを特徴とする。
【選択図】図1
Description
特許文献2に開示される発明は、一つの命令で複数のデータを並列処理する演算処理装置であって、演算ユニットごとに、演算フラグ制御回路を備え、一つの命令で複数の演算ユニットの条件付き演算を可能にし、処理速度を増大させるものである。また、命令供給回路を経ることなしに条件付き処理を可能にしており、条件付き命令を用いる方法に比較して、処理速度が増大している。但し、プロセッサエレメントの概念はない。
特許文献3に開示される発明は、一つの命令で複数のデータを並列処理する演算処理装置であって、演算データサイズに応じて、演算器を連動もしくは、分割して、条件付き命令の実行を可能にするものである。そして、処理速度を増大させている。但し、プロセッサエレメントの概念はない。
特許文献4に開示される発明は、一つの命令で複数のデータを並列処理する演算処理装置であって、PEごとに、演算器、フラグ情報記憶手段、データ選択手段を備えており、条件付き命令に対して条件の成立の有無に応じて、演算対象となるデータを一つの命令コードで選択し処理ステップ数を軽減するものである。但し、プロセッサエレメント毎に、複数のデータを処理することについて開示はない。
特許文献5に開示される発明は、オペランドで指定したデータを複数に分割した各データに対して、条件実行命令が、条件が成立したデータに対してのみ演算を行い、結果として高速の演算が可能なプロセッサである。該プロセッサでは、オペランドデータを一つのデータとしても条件を検証することが独立に可能であり、このことでプログラムの融通性が増す。但し、プロセッサエレメントの概念はない。
複数のプロセッサエレメントがプロセッサエレメントアレイ部を構成し、
各プロセッサエレメントが夫々、
M個(Mは2以上の自然数)の算術論理演算回路、及び、個々の算術論理演算回路に対応するM個の演算結果格納用レジスタを装備するSIMD型マイクロプロセッサにおいて、
更に、各プロセッサエレメントが、個々の算術論理演算回路から演算出力された条件データを格納する条件レジスタ部をM個装備しており、
条件付き命令実行の際に、条件レジスタ部に格納された条件データにより、対応する算術論理演算回路の夫々が演算を実行するか否かを決定することを特徴とする。
各プロセッサエレメントは、N個(2≦N≦M)の算術論理演算回路を統合させて処理する手段を有し、
上記手段によりN個の算術論理演算回路が統合されるとき、該N個の算術論理演算回路で生成される条件データを一つに統合して、該N個の算術論理演算回路に対応するN個の条件レジスタ部のうちの1個の条件レジスタ部に格納し、
条件付き命令実行の際に、
その条件レジスタ部に格納された条件データにより、統合された算術論理演算回路が演算を実行するか否かを決定することを特徴とする請求項1に記載のSIMD型マイクロプロセッサである。
各プロセッサエレメントが、N個(2≦N≦M)の算術論理演算回路を統合させて処理する場合に、
N個の条件レジスタ部を統合して、条件レジスタ部におけるビット構成をN倍とすることを特徴とする請求項2に記載のSIMD型マイクロプロセッサである。
《第1の実施形態》
図2は、本発明の第2の実施形態に係るSIMD型マイクロプロセッサ8のPE(プロセッサエレメント)4の一部の回路図である。各PEは、図1に示す第1の実施形態に係るPEと同様に、2個の算術論理演算回路(ALU1、ALU2)、2個の演算結果格納用レジスタ(演算結果レジスタ1、演算結果レジスタ2)、及び2個の条件レジスタ部(条件レジスタ部1、条件レジスタ部2)を含み、更に、2個のフラグレジスタ群(フラグレジスタ群1、フラグレジスタ群2)、及び2個の条件デコード部(CCT1、CCT2)を含む。
N:符号フラグ
V:オーバーフローフラグ
Z:ゼロフラグ
C:キャリーフラグ
であり、算術論理演算回路(ALU1、ALU2)における演算により出力される。条件デコード部(CCT1、CCT2)は、それらフラグデータを入力として、後続の条件付き命令の条件データ1ビットを生成する。例えば、生成される条件データは、フラグデータのNとVの排他的論理和であってもよく、Cの反転であってもよい。
図3は、本発明の第3の実施形態に係るSIMD型マイクロプロセッサ8の一部の回路図である。各PEは、2個の算術論理演算回路(下位ALU、上位ALU)、2個の演算結果格納用レジスタ(下位Aレジスタ、上位Aレジスタ)、及び2個の条件レジスタ部(下位条件レジスタ、上位条件レジスタ)を含む。更にPE数が4個である。
以下の第4から第5の実施形態に係るSIMD型マイクロプロセッサ8は、複数のPEがPEアレイ部を構成し、各PEがM個(Mは2以上の自然数)の算術論理演算回路、M個の演算結果格納用レジスタを装備する。更に、各PEは、N個(2≦N≦M)の演算器(算術論理演算回路)を統合させて処理する手段を有する。
図5は、本発明の第5の実施形態に係るSIMD型マイクロプロセッサ8のPE(プロセッサエレメント)4の一部の回路図である。各PEは、第2の実施形態と同様に、2個の算術論理演算回路(ALU1、ALU2)、2個の演算結果格納用レジスタ(演算結果レジスタ1、演算結果レジスタ2)、2個の条件レジスタ部(条件レジスタ部1、条件レジスタ部2)、2個のフラグレジスタ群(フラグレジスタ群1、フラグレジスタ群2)、及び2個の条件デコード部(CCT1、CCT2)を含む。
以下の第6から第10の実施形態に係るSIMD型マイクロプロセッサ8は、複数のPEがPEアレイ部を構成し、各PEが、M個(Mは2以上の自然数)の算術論理演算回路、M個の演算結果格納用レジスタ、及びM個の条件レジスタ部を装備する。各PEは、N個(2≦N≦M)の演算器(算術論理演算回路)を統合させて処理する手段を有し、更に、N個の演算器を統合させて処理する際にN個の条件レジスタ部を統合する手段を有する。
図7は、本発明の第7の実施形態に係るSIMD型マイクロプロセッサ8のPE(プロセッサエレメント)4の一部の回路図である。各PEは、第5の実施形態と同様に、2個の算術論理演算回路(ALU1、ALU2)、2個の演算結果格納用レジスタ(演算結果レジスタ1、演算結果レジスタ2)、2個の条件レジスタ部(条件レジスタ部1、条件レジスタ部2)、2個のフラグレジスタ群(フラグレジスタ群1、フラグレジスタ群2)、及び2個の条件デコード部(CCT1、CCT2)を含み、加えて、2個の演算器(算術論理演算回路)を統合させて処理する手段を有する。即ち、PEは、フラグ統合回路14、2個の選択器(選択器1、選択器2)、及びALU1とALU2の間でALU1からALU2へのキャリーを伝播する経路10を装備している。
図8は、本発明の第8の実施形態に係るSIMD型マイクロプロセッサ8のPE(プロセッサエレメント)4の一部の回路図である。第8の実施形態に係るSIMD型マイクロプロセッサは、第7の実施形態に係るSIMD型マイクロプロセッサと略同様のものである。
図9は、本発明の第9の実施形態に係るSIMD型マイクロプロセッサ8のPE(プロセッサエレメント)4の一部の回路図である。第9の実施形態に係るSIMD型マイクロプロセッサを構成する各PEは、4個の算術論理演算回路(ALU1、ALU2、ALU3、ALU4)、4個の演算結果格納用レジスタ、及び4個の条件レジスタ部を装備する。各PEは、4個の演算器(算術論理演算回路)を統合させて処理する手段を有し、更に、4個の演算器を統合させて処理する際に4個の条件レジスタ部を統合する手段を有する。
図10は、本発明の第10の実施形態に係るSIMD型マイクロプロセッサ8のPE(プロセッサエレメント)4の一部の回路図である。第10の実施形態に係るSIMD型マイクロプロセッサは、第9の実施形態に係るSIMD型マイクロプロセッサと略同様のものである。
Claims (3)
- 複数のプロセッサエレメントがプロセッサエレメントアレイ部を構成し、
各プロセッサエレメントが夫々、
M個(Mは2以上の自然数)の算術論理演算回路、及び、個々の算術論理演算回路に対応するM個の演算結果格納用レジスタを装備するSIMD型マイクロプロセッサにおいて、
更に、各プロセッサエレメントが、個々の算術論理演算回路から演算出力された条件データを格納する条件レジスタ部をM個装備しており、
条件付き命令実行の際に、条件レジスタ部に格納された条件データにより、対応する算術論理演算回路の夫々が演算を実行するか否かを決定することを特徴とするSIMD型マイクロプロセッサ。 - 各プロセッサエレメントは、N個(2≦N≦M)の算術論理演算回路を統合させて処理する手段を有し、
上記手段によりN個の算術論理演算回路が統合されるとき、該N個の算術論理演算回路で生成される条件データを一つに統合して、該N個の算術論理演算回路に対応するN個の条件レジスタ部のうちの1個の条件レジスタ部に格納し、
条件付き命令実行の際に、
その条件レジスタ部に格納された条件データにより、統合された算術論理演算回路が演算を実行するか否かを決定することを特徴とする請求項1に記載のSIMD型マイクロプロセッサ。 - 各プロセッサエレメントが、N個(2≦N≦M)の算術論理演算回路を統合させて処理する場合に、
N個の条件レジスタ部を統合して、条件レジスタ部におけるビット構成をN倍とすることを特徴とする請求項2に記載のSIMD型マイクロプロセッサ。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006249375A JP2008071130A (ja) | 2006-09-14 | 2006-09-14 | Simd型マイクロプロセッサ |
US11/898,292 US20080072011A1 (en) | 2006-09-14 | 2007-09-11 | SIMD type microprocessor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006249375A JP2008071130A (ja) | 2006-09-14 | 2006-09-14 | Simd型マイクロプロセッサ |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008071130A true JP2008071130A (ja) | 2008-03-27 |
Family
ID=39190050
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006249375A Pending JP2008071130A (ja) | 2006-09-14 | 2006-09-14 | Simd型マイクロプロセッサ |
Country Status (2)
Country | Link |
---|---|
US (1) | US20080072011A1 (ja) |
JP (1) | JP2008071130A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011048735A (ja) * | 2009-08-28 | 2011-03-10 | Ricoh Co Ltd | Simd型マイクロプロセッサ |
US8024550B2 (en) | 2008-01-22 | 2011-09-20 | Ricoh Company, Ltd. | SIMD processor with each processing element receiving buffered control signal from clocked register positioned in the middle of the group |
JP2014016894A (ja) * | 2012-07-10 | 2014-01-30 | Renesas Electronics Corp | 並列演算装置、並列演算装置を備えたデータ処理システム、及び、データ処理プログラム |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP2217999A2 (de) * | 2007-11-28 | 2010-08-18 | Krass, Maren | Compiler für rekonfigurierbare architekturen mit besonderem zwischenformat |
JP2010033426A (ja) * | 2008-07-30 | 2010-02-12 | Ricoh Co Ltd | Simd型マイクロプロセッサおよび演算方法 |
JP5499799B2 (ja) * | 2010-03-17 | 2014-05-21 | 株式会社リコー | セレクタ回路 |
US9336180B2 (en) | 2011-04-07 | 2016-05-10 | Via Technologies, Inc. | Microprocessor that makes 64-bit general purpose registers available in MSR address space while operating in non-64-bit mode |
US8924695B2 (en) | 2011-04-07 | 2014-12-30 | Via Technologies, Inc. | Conditional ALU instruction condition satisfaction propagation between microinstructions in read-port limited register file microprocessor |
US9128701B2 (en) | 2011-04-07 | 2015-09-08 | Via Technologies, Inc. | Generating constant for microinstructions from modified immediate field during instruction translation |
US9274795B2 (en) | 2011-04-07 | 2016-03-01 | Via Technologies, Inc. | Conditional non-branch instruction prediction |
US8880851B2 (en) | 2011-04-07 | 2014-11-04 | Via Technologies, Inc. | Microprocessor that performs X86 ISA and arm ISA machine language program instructions by hardware translation into microinstructions executed by common execution pipeline |
US9146742B2 (en) | 2011-04-07 | 2015-09-29 | Via Technologies, Inc. | Heterogeneous ISA microprocessor that preserves non-ISA-specific configuration state when reset to different ISA |
US9244686B2 (en) | 2011-04-07 | 2016-01-26 | Via Technologies, Inc. | Microprocessor that translates conditional load/store instructions into variable number of microinstructions |
US9645822B2 (en) | 2011-04-07 | 2017-05-09 | Via Technologies, Inc | Conditional store instructions in an out-of-order execution microprocessor |
US9317288B2 (en) | 2011-04-07 | 2016-04-19 | Via Technologies, Inc. | Multi-core microprocessor that performs x86 ISA and ARM ISA machine language program instructions by hardware translation into microinstructions executed by common execution pipeline |
US9378019B2 (en) | 2011-04-07 | 2016-06-28 | Via Technologies, Inc. | Conditional load instructions in an out-of-order execution microprocessor |
US9292470B2 (en) | 2011-04-07 | 2016-03-22 | Via Technologies, Inc. | Microprocessor that enables ARM ISA program to access 64-bit general purpose registers written by x86 ISA program |
US9141389B2 (en) | 2011-04-07 | 2015-09-22 | Via Technologies, Inc. | Heterogeneous ISA microprocessor with shared hardware ISA registers |
US8880857B2 (en) | 2011-04-07 | 2014-11-04 | Via Technologies, Inc. | Conditional ALU instruction pre-shift-generated carry flag propagation between microinstructions in read-port limited register file microprocessor |
US9043580B2 (en) | 2011-04-07 | 2015-05-26 | Via Technologies, Inc. | Accessing model specific registers (MSR) with different sets of distinct microinstructions for instructions of different instruction set architecture (ISA) |
US9176733B2 (en) | 2011-04-07 | 2015-11-03 | Via Technologies, Inc. | Load multiple and store multiple instructions in a microprocessor that emulates banked registers |
US9032189B2 (en) * | 2011-04-07 | 2015-05-12 | Via Technologies, Inc. | Efficient conditional ALU instruction in read-port limited register file microprocessor |
US9898291B2 (en) | 2011-04-07 | 2018-02-20 | Via Technologies, Inc. | Microprocessor with arm and X86 instruction length decoders |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09198231A (ja) * | 1996-01-22 | 1997-07-31 | Nec Corp | 演算処理装置 |
JPH1083381A (ja) * | 1996-09-06 | 1998-03-31 | Matsushita Electric Ind Co Ltd | 信号処理装置 |
JPH1153189A (ja) * | 1997-07-31 | 1999-02-26 | Toshiba Corp | 演算装置、演算方法及びコンピュータ読み取り可能な記録媒体 |
JP2000047998A (ja) * | 1998-07-31 | 2000-02-18 | Ricoh Co Ltd | Simd方式の演算器及び演算処理装置 |
JP2002510418A (ja) * | 1998-03-18 | 2002-04-02 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | マトリックスのコサイン変換を計算するためのデータ処理装置およびその方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6026484A (en) * | 1993-11-30 | 2000-02-15 | Texas Instruments Incorporated | Data processing apparatus, system and method for if, then, else operation using write priority |
US6282628B1 (en) * | 1999-02-24 | 2001-08-28 | International Business Machines Corporation | Method and system for a result code for a single-instruction multiple-data predicate compare operation |
GB2355084B (en) * | 1999-07-21 | 2004-04-28 | Element 14 Ltd | Setting condition values in a computer |
US20020083311A1 (en) * | 2000-12-27 | 2002-06-27 | Paver Nigel C. | Method and computer program for single instruction multiple data management |
US7127593B2 (en) * | 2001-06-11 | 2006-10-24 | Broadcom Corporation | Conditional execution with multiple destination stores |
US7219213B2 (en) * | 2004-12-17 | 2007-05-15 | Intel Corporation | Flag bits evaluation for multiple vector SIMD channels execution |
-
2006
- 2006-09-14 JP JP2006249375A patent/JP2008071130A/ja active Pending
-
2007
- 2007-09-11 US US11/898,292 patent/US20080072011A1/en not_active Abandoned
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09198231A (ja) * | 1996-01-22 | 1997-07-31 | Nec Corp | 演算処理装置 |
JPH1083381A (ja) * | 1996-09-06 | 1998-03-31 | Matsushita Electric Ind Co Ltd | 信号処理装置 |
JPH1153189A (ja) * | 1997-07-31 | 1999-02-26 | Toshiba Corp | 演算装置、演算方法及びコンピュータ読み取り可能な記録媒体 |
JP2002510418A (ja) * | 1998-03-18 | 2002-04-02 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | マトリックスのコサイン変換を計算するためのデータ処理装置およびその方法 |
JP2000047998A (ja) * | 1998-07-31 | 2000-02-18 | Ricoh Co Ltd | Simd方式の演算器及び演算処理装置 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8024550B2 (en) | 2008-01-22 | 2011-09-20 | Ricoh Company, Ltd. | SIMD processor with each processing element receiving buffered control signal from clocked register positioned in the middle of the group |
JP2011048735A (ja) * | 2009-08-28 | 2011-03-10 | Ricoh Co Ltd | Simd型マイクロプロセッサ |
JP2014016894A (ja) * | 2012-07-10 | 2014-01-30 | Renesas Electronics Corp | 並列演算装置、並列演算装置を備えたデータ処理システム、及び、データ処理プログラム |
Also Published As
Publication number | Publication date |
---|---|
US20080072011A1 (en) | 2008-03-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2008071130A (ja) | Simd型マイクロプロセッサ | |
EP3513281B1 (en) | Vector multiply-add instruction | |
JP4277042B2 (ja) | 演算処理装置 | |
US20140215189A1 (en) | Data processing apparatus and method for controlling use of an issue queue | |
TWI450192B (zh) | 用於處理器中之控制處理的裝置及方法 | |
US10514919B2 (en) | Data processing apparatus and method for processing vector operands | |
EP1206737A1 (en) | Setting condition values in a computer | |
JP2009015556A (ja) | Simd型マイクロプロセッサ | |
US20150212972A1 (en) | Data processing apparatus and method for performing scan operations | |
US9965275B2 (en) | Element size increasing instruction | |
WO2001006353A1 (en) | Conditional instruction execution in a computer | |
JP2009271598A (ja) | プロセッサ | |
JPH05150979A (ja) | 即値オペランド拡張方式 | |
EP1634163B1 (en) | Result partitioning within simd data processing systems | |
US20060101240A1 (en) | Digital signal processing circuit and digital signal processing method | |
US11080054B2 (en) | Data processing apparatus and method for generating a status flag using predicate indicators | |
US9606798B2 (en) | VLIW processor, instruction structure, and instruction execution method | |
JP4868607B2 (ja) | Simd型マイクロプロセッサ | |
JP4516495B2 (ja) | Simd型マイクロプロセッサにおけるデータ処理方法 | |
JP4398965B2 (ja) | Simdプロセッサにおけるデータ設定装置 | |
JP3895267B2 (ja) | Simdプロセッサ | |
JP2008071037A (ja) | Simd型マイクロプロセッサ | |
JP3971557B2 (ja) | Simdプロセッサにおけるデータ設定装置 | |
JP2009086870A (ja) | ベクトル処理装置 | |
JPH1196001A (ja) | プログラム実行装置及びプログラム変換方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090521 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100816 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100824 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101025 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20101116 |