JP2000047998A - Ｓｉｍｄ方式の演算器及び演算処理装置 - Google Patents
Ｓｉｍｄ方式の演算器及び演算処理装置Info
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- 238000004364 calculation method Methods 0.000 abstract description 15
- 238000010586 diagram Methods 0.000 description 18
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Abstract
(57)【要約】
【課題】 ＳＩＭＤ方式の演算器において、演算単位ご
とに異なる処理を行う。また、回路規模の有効利用を目
指す。 【解決手段】 ＳＩＭＤ型演算器において、各演算単位
の演算結果に対応するフラグを出力する。そのフラグ
を、演算対象データとする、条件分岐処理の判断条
件とする、後続の演算の制御条件とすることにより、
演算単位ごとに異なる処理を行う。また、上記フラグの
論理和フラグ論理積フラグを求め、条件分岐処理等の後
続処理にて利用する。ブロードキャスト方式の導入によ
り、処理命令の簡素化、処理速度の向上を目指す。さら
に、入出力手段を分割して用いて、それぞれにデータを
格納し演算に繋げる、あるいは演算後それぞれにデータ
を格納することにより、回路規模の有効利用が実現でき
る。
とに異なる処理を行う。また、回路規模の有効利用を目
指す。 【解決手段】 ＳＩＭＤ型演算器において、各演算単位
の演算結果に対応するフラグを出力する。そのフラグ
を、演算対象データとする、条件分岐処理の判断条
件とする、後続の演算の制御条件とすることにより、
演算単位ごとに異なる処理を行う。また、上記フラグの
論理和フラグ論理積フラグを求め、条件分岐処理等の後
続処理にて利用する。ブロードキャスト方式の導入によ
り、処理命令の簡素化、処理速度の向上を目指す。さら
に、入出力手段を分割して用いて、それぞれにデータを
格納し演算に繋げる、あるいは演算後それぞれにデータ
を格納することにより、回路規模の有効利用が実現でき
る。
Description
【０００１】
【発明の属する技術分野】本発明は、ＳＩＭＤ（Ｓｉｎ
ｇｌｅ Ｉｎｓｔｒｕｃｔｉｏｎ Ｍｕｌｔｉｐｌｅ
Ｄａｔａ）方式を用いた演算器及びこの演算器を備えた
演算処理装置（以下、ＣＰＵという。）に関する。
ｇｌｅ Ｉｎｓｔｒｕｃｔｉｏｎ Ｍｕｌｔｉｐｌｅ
Ｄａｔａ）方式を用いた演算器及びこの演算器を備えた
演算処理装置（以下、ＣＰＵという。）に関する。
【０００２】
【従来の技術】ＣＰＵにおいて複数のデータを並列処理
する方式としてＳＩＭＤ方式がある。ＳＩＭＤ方式で
は、ＣＰＵ中の演算器において、１つの演算命令によっ
て複数の演算が並列に制御される。また、命令供給装置
や命令制御装置の共有化や、処理実行時間短縮が図れる
という利点がある。
する方式としてＳＩＭＤ方式がある。ＳＩＭＤ方式で
は、ＣＰＵ中の演算器において、１つの演算命令によっ
て複数の演算が並列に制御される。また、命令供給装置
や命令制御装置の共有化や、処理実行時間短縮が図れる
という利点がある。
【０００３】
【発明が解決しようとする課題】他方、ＳＩＭＤ方式の
演算器においては、演算単位により、演算対象データは
異なるが、それら複数の演算の処理機能は同じである。
つまり演算単位ごとに異なる処理をすることができな
い。例えば、あるデータ群に対してあるデータと比較演
算した結果から判断して、一致した演算のデータだけ
“０”に置き換えるといったことが、困難である。
演算器においては、演算単位により、演算対象データは
異なるが、それら複数の演算の処理機能は同じである。
つまり演算単位ごとに異なる処理をすることができな
い。例えば、あるデータ群に対してあるデータと比較演
算した結果から判断して、一致した演算のデータだけ
“０”に置き換えるといったことが、困難である。
【０００４】また、ＳＩＭＤ方式では、処理に際して、
１演算単位に１演算器を割り当て全体で演算器を複数用
いることが多いが、このことが、演算データのサイズに
よっては不合理に大きな回路規模を必要とすることがあ
る。例えば、１６ビットデータの演算が多く、まれに６
４ビットデータの演算処理が必要になるような場合で
も、ＣＰＵにおいては最大データ幅の演算器を最大並列
数まで備えておかねばならず、回路規模、装置規模が有
効に使われないことがある。
１演算単位に１演算器を割り当て全体で演算器を複数用
いることが多いが、このことが、演算データのサイズに
よっては不合理に大きな回路規模を必要とすることがあ
る。例えば、１６ビットデータの演算が多く、まれに６
４ビットデータの演算処理が必要になるような場合で
も、ＣＰＵにおいては最大データ幅の演算器を最大並列
数まで備えておかねばならず、回路規模、装置規模が有
効に使われないことがある。
【０００５】本発明は、演算単位の演算結果に対応する
条件フラグによって後続の処理を選択的に実行するＳＩ
ＭＤ方式の演算器及び演算処理装置を提供することを目
的とする。
条件フラグによって後続の処理を選択的に実行するＳＩ
ＭＤ方式の演算器及び演算処理装置を提供することを目
的とする。
【０００６】本発明はまた、演算データ単位に後続の処
理を選択的に実行するＳＩＭＤ方式の演算器及び演算処
理装置において、ビット長の短いデータを多く並列演算
処理するとしても、最大データ幅を扱える演算器をデー
タの最大並列処理数まで必ずしも設けることなく、有効
に利用できる回路規模を持つことを可能とすることを別
の目的とする。
理を選択的に実行するＳＩＭＤ方式の演算器及び演算処
理装置において、ビット長の短いデータを多く並列演算
処理するとしても、最大データ幅を扱える演算器をデー
タの最大並列処理数まで必ずしも設けることなく、有効
に利用できる回路規模を持つことを可能とすることを別
の目的とする。
【０００７】
【課題を解決するための手段】本発明の第一の形態は、
２つの入力手段と１つの出力手段をもつＳＩＭＤ型演算
器であって、そこでは第１の入力手段及び第２の入力手
段はいずれも所定のビット長の長さであり、かつ格納す
るデータのビット長に応じて個数及びビット長が変化す
るデータ格納部を有し、出力手段は一方の入力手段にお
ける上記データ格納部の個数以上の個数まで長さ１ビッ
トであるフラグ格納部を有する。このＳＩＭＤ型演算器
では、第１の入力手段の各データ格納部に格納されるデ
ータとこれに対応する第２の入力手段の各データ格納部
に格納されるデータとを用いて同時に各データの組に共
通の演算を行うのであるが、本発明のＳＩＭＤ型演算器
では、２つの入力手段間で対応する各データ格納部に格
納される２つのデータを用いてそれぞれ演算しその演算
結果に対応する条件フラグを出力手段の対応するフラグ
格納部に格納する。
２つの入力手段と１つの出力手段をもつＳＩＭＤ型演算
器であって、そこでは第１の入力手段及び第２の入力手
段はいずれも所定のビット長の長さであり、かつ格納す
るデータのビット長に応じて個数及びビット長が変化す
るデータ格納部を有し、出力手段は一方の入力手段にお
ける上記データ格納部の個数以上の個数まで長さ１ビッ
トであるフラグ格納部を有する。このＳＩＭＤ型演算器
では、第１の入力手段の各データ格納部に格納されるデ
ータとこれに対応する第２の入力手段の各データ格納部
に格納されるデータとを用いて同時に各データの組に共
通の演算を行うのであるが、本発明のＳＩＭＤ型演算器
では、２つの入力手段間で対応する各データ格納部に格
納される２つのデータを用いてそれぞれ演算しその演算
結果に対応する条件フラグを出力手段の対応するフラグ
格納部に格納する。
【０００８】上記第一の形態の演算器において、第２の
入力手段が少なくとも第１の入力手段のデータ格納部の
ビット長以上の長さであり、かつ第１の入力手段のデー
タ格納部と長さが等しい１個のデータ格納部を有し、第
１の入力手段の各データ格納部に格納されるデータと第
２の入力手段の１個のデータ格納部に格納されるデータ
とを用いて同時に各データの組に共通の演算を行うもの
であってもよい。
入力手段が少なくとも第１の入力手段のデータ格納部の
ビット長以上の長さであり、かつ第１の入力手段のデー
タ格納部と長さが等しい１個のデータ格納部を有し、第
１の入力手段の各データ格納部に格納されるデータと第
２の入力手段の１個のデータ格納部に格納されるデータ
とを用いて同時に各データの組に共通の演算を行うもの
であってもよい。
【０００９】上記第一の形態の演算器の出力手段上に
て、すべての条件フラグの論理和を求めて条件論理和フ
ラグとし、そのフラグを出力手段上の対応するフラグ格
納部に格納することもできる。同様に、すべての条件フ
ラグの論理積を求めて条件論理積フラグとし、そのフラ
グを出力手段上の対応するフラグ格納部に格納すること
もできる。
て、すべての条件フラグの論理和を求めて条件論理和フ
ラグとし、そのフラグを出力手段上の対応するフラグ格
納部に格納することもできる。同様に、すべての条件フ
ラグの論理積を求めて条件論理積フラグとし、そのフラ
グを出力手段上の対応するフラグ格納部に格納すること
もできる。
【００１０】本発明の第二の形態は、２つの入力手段と
１つの出力手段をもつＳＩＭＤ型演算器であって、そこ
では、第１の入力手段は上記第一の形態の演算器の場合
のそれと同じ構成であり、第２の入力手段では上記第一
の形態の演算器での出力手段を用いる。よって、第１の
入力手段の各データ格納部に格納されるデータとこれに
対応する第２の入力手段の各フラグ格納部に格納される
条件フラグとを用いて同時に各データと条件フラグの組
に共通の演算を行い、その演算結果を出力手段に格納す
る。
１つの出力手段をもつＳＩＭＤ型演算器であって、そこ
では、第１の入力手段は上記第一の形態の演算器の場合
のそれと同じ構成であり、第２の入力手段では上記第一
の形態の演算器での出力手段を用いる。よって、第１の
入力手段の各データ格納部に格納されるデータとこれに
対応する第２の入力手段の各フラグ格納部に格納される
条件フラグとを用いて同時に各データと条件フラグの組
に共通の演算を行い、その演算結果を出力手段に格納す
る。
【００１１】本発明の第三の形態は、少なくとも１つの
入力手段と、１つの出力手段をもつＳＩＭＤ型演算器で
あって、そこでは、入力手段及び出力手段は所定のビッ
ト長の長さであり、かつ格納するデータのビット長に応
じて個数及びビット長が変化するデータ格納部を有す
る。このＳＩＭＤ型演算器は、入力手段の各データ格納
部に格納されるデータを用いて同時に各データに共通の
演算を行った結果得られたデータを対応する出力手段の
データ格納部に格納するのであるが、本発明のＳＩＭＤ
型演算器では、上記第一の形態の演算器で出力される条
件フラグ群を格納する出力手段の各フラグ格納部が当該
第三の形態の入力手段上の各データ格納部に対応してお
り、入力手段の各データ格納部に格納されるデータが演
算される際に、当該データ格納部に対応する各フラグ格
納部に格納される条件フラグの内容によりデータ毎に演
算に条件が与えられる。
入力手段と、１つの出力手段をもつＳＩＭＤ型演算器で
あって、そこでは、入力手段及び出力手段は所定のビッ
ト長の長さであり、かつ格納するデータのビット長に応
じて個数及びビット長が変化するデータ格納部を有す
る。このＳＩＭＤ型演算器は、入力手段の各データ格納
部に格納されるデータを用いて同時に各データに共通の
演算を行った結果得られたデータを対応する出力手段の
データ格納部に格納するのであるが、本発明のＳＩＭＤ
型演算器では、上記第一の形態の演算器で出力される条
件フラグ群を格納する出力手段の各フラグ格納部が当該
第三の形態の入力手段上の各データ格納部に対応してお
り、入力手段の各データ格納部に格納されるデータが演
算される際に、当該データ格納部に対応する各フラグ格
納部に格納される条件フラグの内容によりデータ毎に演
算に条件が与えられる。
【００１２】本発明の第四の形態は、上記第一の形態の
演算器、第二の形態の演算器、第三の形態の演算器を備
えたＣＰＵである。
演算器、第二の形態の演算器、第三の形態の演算器を備
えたＣＰＵである。
【００１３】本発明の第五の形態は、上記第一の形態の
演算器にて生成された複数の上記条件フラグを分岐処理
の判断条件とする条件分岐処理機能を備えたＣＰＵであ
る。
演算器にて生成された複数の上記条件フラグを分岐処理
の判断条件とする条件分岐処理機能を備えたＣＰＵであ
る。
【００１４】本発明の第六の形態は、上記第一の形態の
演算器の出力手段上で最上位（あるいは最下位）に位置
する“１”（あるいは“０”）を格納したフラグ格納部
の位置を数値化する機能を備えたＣＰＵである。
演算器の出力手段上で最上位（あるいは最下位）に位置
する“１”（あるいは“０”）を格納したフラグ格納部
の位置を数値化する機能を備えたＣＰＵである。
【００１５】本発明の第七の形態は、上記第一の形態の
演算器にて出力手段上に格納される条件論理和フラグを
分岐処理の判断条件とする条件分岐処理機能を備えたＣ
ＰＵである。同様に、条件論理積フラグを分岐処理の判
断条件とする条件分岐処理機能を備えることもできる。
演算器にて出力手段上に格納される条件論理和フラグを
分岐処理の判断条件とする条件分岐処理機能を備えたＣ
ＰＵである。同様に、条件論理積フラグを分岐処理の判
断条件とする条件分岐処理機能を備えることもできる。
【００１６】
【発明の実施の形態】以下、添付図面を参照して本発明
の実施の形態を説明する。本発明の第１の実施の形態の
ＳＩＭＤ型演算器（以下、演算器という。）を図１に示
す。演算器１は、第１の入力レジスタ２と、第２の入力
レジスタ４と、演算部６と、出力レジスタ８を有する。
２つの入力レジスタ２、４のビット長は６４ビットであ
る。
の実施の形態を説明する。本発明の第１の実施の形態の
ＳＩＭＤ型演算器（以下、演算器という。）を図１に示
す。演算器１は、第１の入力レジスタ２と、第２の入力
レジスタ４と、演算部６と、出力レジスタ８を有する。
２つの入力レジスタ２、４のビット長は６４ビットであ
る。
【００１７】図１の演算器１では、第１と第２の入力レ
ジスタ２、４はいずれも８ビットのビット長を有する８
個のデータ格納部Ｒ１０〜Ｒ１７、Ｒ２０〜Ｒ２７で構
成されており、各データ格納部に所定の演算データＡ０
〜Ａ７、Ｂ０〜Ｂ７が格納できるようにしてある。出力
レジスタ８は、１ビットのビット長を有する１０個のフ
ラグ格納部Ｆ０〜Ｆ９を有し、各フラグ格納部にそれぞ
れ所定のフラグ（Ｔ０〜Ｔ７、ＴＰ、ＴＡ）が格納でき
るようにしてある。
ジスタ２、４はいずれも８ビットのビット長を有する８
個のデータ格納部Ｒ１０〜Ｒ１７、Ｒ２０〜Ｒ２７で構
成されており、各データ格納部に所定の演算データＡ０
〜Ａ７、Ｂ０〜Ｂ７が格納できるようにしてある。出力
レジスタ８は、１ビットのビット長を有する１０個のフ
ラグ格納部Ｆ０〜Ｆ９を有し、各フラグ格納部にそれぞ
れ所定のフラグ（Ｔ０〜Ｔ７、ＴＰ、ＴＡ）が格納でき
るようにしてある。
【００１８】この演算器１では、第１の入力レジスタ２
の各データ格納部Ｒ１０〜Ｒ１７に格納された入力デー
タＡ０〜Ａ７と第２の入力レジスタ４の各データ格納部
Ｒ２０〜Ｒ２７に格納された入力データＢ０〜Ｂ７とを
それぞれ用いて演算部６において同時に各データの組に
共通の演算が行われ、その演算結果に対応したフラグＴ
０〜Ｔ７（０又は１）が出力レジスタ８のフラグ格納部
Ｆ０〜Ｆ７に格納される。出力レジスタ８のフラグ格納
部Ｆ８には、フラグ格納部Ｆ０〜Ｆ７に格納されている
出力フラグＴ０〜Ｔ７の論理和演算の結果に対応したフ
ラグＴＰ（０又は１）が格納される。他方、出力レジス
タのデータ格納部Ｆ９には、フラグ格納部Ｆ０〜Ｆ７に
格納されている出力フラグＴ０〜Ｔ７の論理積演算の結
果に対応したフラグＴＡ（０又は１）が格納される。
の各データ格納部Ｒ１０〜Ｒ１７に格納された入力デー
タＡ０〜Ａ７と第２の入力レジスタ４の各データ格納部
Ｒ２０〜Ｒ２７に格納された入力データＢ０〜Ｂ７とを
それぞれ用いて演算部６において同時に各データの組に
共通の演算が行われ、その演算結果に対応したフラグＴ
０〜Ｔ７（０又は１）が出力レジスタ８のフラグ格納部
Ｆ０〜Ｆ７に格納される。出力レジスタ８のフラグ格納
部Ｆ８には、フラグ格納部Ｆ０〜Ｆ７に格納されている
出力フラグＴ０〜Ｔ７の論理和演算の結果に対応したフ
ラグＴＰ（０又は１）が格納される。他方、出力レジス
タのデータ格納部Ｆ９には、フラグ格納部Ｆ０〜Ｆ７に
格納されている出力フラグＴ０〜Ｔ７の論理積演算の結
果に対応したフラグＴＡ（０又は１）が格納される。
【００１９】出力レジスタ８のフラグ格納部Ｆ０〜Ｆ７
に格納されるフラグＴ０〜Ｔ７について具体的に説明す
る。例えば、演算部６で２つの入力データＡ０、Ｂ０を
加算する場合、これらのデータを加算して得られた結果
が８ビットを超えると（すなわち、桁上がりを生じる
と）、対応する出力フラグ格納部Ｆ０にフラグ１を格納
する。逆に、加算結果が８ビット以下の場合（即ち、桁
上がりを生じない場合）、対応する出力データ格納部Ｆ
０にフラグ０を格納する。
に格納されるフラグＴ０〜Ｔ７について具体的に説明す
る。例えば、演算部６で２つの入力データＡ０、Ｂ０を
加算する場合、これらのデータを加算して得られた結果
が８ビットを超えると（すなわち、桁上がりを生じる
と）、対応する出力フラグ格納部Ｆ０にフラグ１を格納
する。逆に、加算結果が８ビット以下の場合（即ち、桁
上がりを生じない場合）、対応する出力データ格納部Ｆ
０にフラグ０を格納する。
【００２０】図２は図１に示す演算器の変形例を示す。
第１と第２の入力レジスタ１２、１４はいずれも１６ビ
ットのビット長を有する４個のデータ格納部Ｒ１０〜Ｒ
１３、Ｒ２０〜Ｒ２３で構成されており、各データ格納
部に所定の演算データＡ０〜Ａ３、Ｂ０〜Ｂ３が格納で
きるようにしてある。出力レジスタ１８は、１ビットの
ビット長を有する６個のフラグ格納部Ｆ０〜Ｆ５を有
し、各フラグ格納部にそれぞれ所定のフラグ（Ｔ０〜Ｔ
３、ＴＰ、ＴＡ）が格納できるようにしてある。ここ
で、出力レジスタ１８のフラグ格納部Ｆ０〜Ｆ３に格納
されるフラグＴ０〜Ｔ３は、上記図１の実施の形態の演
算器１のフラグＴ０〜Ｔ７と同様に求められ格納され
る。出力レジスタ１８のフラグ格納部Ｆ４にはフラグＴ
Ｐが格納されるが、上記図１の実施の形態と概略同様
で、フラグ格納部Ｆ０〜Ｆ３に格納されている出力フラ
グＴ０〜Ｔ３の論理和演算の結果に対応したものであ
る。同様に、出力レジスタ１８のフラグ格納部Ｆ５には
フラグＴＡが格納され、フラグ格納部Ｆ０〜Ｆ３に格納
されている出力フラグＴ０〜Ｔ３の論理積演算の結果に
対応する。
第１と第２の入力レジスタ１２、１４はいずれも１６ビ
ットのビット長を有する４個のデータ格納部Ｒ１０〜Ｒ
１３、Ｒ２０〜Ｒ２３で構成されており、各データ格納
部に所定の演算データＡ０〜Ａ３、Ｂ０〜Ｂ３が格納で
きるようにしてある。出力レジスタ１８は、１ビットの
ビット長を有する６個のフラグ格納部Ｆ０〜Ｆ５を有
し、各フラグ格納部にそれぞれ所定のフラグ（Ｔ０〜Ｔ
３、ＴＰ、ＴＡ）が格納できるようにしてある。ここ
で、出力レジスタ１８のフラグ格納部Ｆ０〜Ｆ３に格納
されるフラグＴ０〜Ｔ３は、上記図１の実施の形態の演
算器１のフラグＴ０〜Ｔ７と同様に求められ格納され
る。出力レジスタ１８のフラグ格納部Ｆ４にはフラグＴ
Ｐが格納されるが、上記図１の実施の形態と概略同様
で、フラグ格納部Ｆ０〜Ｆ３に格納されている出力フラ
グＴ０〜Ｔ３の論理和演算の結果に対応したものであ
る。同様に、出力レジスタ１８のフラグ格納部Ｆ５には
フラグＴＡが格納され、フラグ格納部Ｆ０〜Ｆ３に格納
されている出力フラグＴ０〜Ｔ３の論理積演算の結果に
対応する。
【００２１】図３も図１に示す演算器の変形例を示す。
第１と第２の入力レジスタ２２、２４はいずれも３２ビ
ットのビット長を有する２個のデータ格納部Ｒ１０〜Ｒ
１１、Ｒ２０〜Ｒ２１で構成されており、各データ格納
部に所定の演算データＡ０〜Ａ１、Ｂ０〜Ｂ１が格納で
きるようにしてある。出力レジスタ２８は、１ビットの
ビット長を有する４個のフラグ格納部Ｆ０〜Ｆ３を有
し、各フラグ格納部にそれぞれ所定のフラグ（Ｔ０〜Ｔ
１、ＴＰ、ＴＡ）が格納できるようにしてある。ここ
で、出力レジスタ２８のフラグ格納部Ｆ０〜Ｆ１に格納
されるフラグＴ０〜Ｔ１は、上記図１の実施の形態の演
算器１のフラグＴ０〜Ｔ７と同様に求められ格納され
る。出力レジスタ２８のフラグ格納部Ｆ２にはフラグＴ
Ｐが格納されるが、上記図１の実施の形態と概略同様
で、フラグ格納部Ｆ０〜Ｆ１に格納されている出力フラ
グＴ０〜Ｔ１の論理和演算の結果に対応したものであ
る。同様に、出力レジスタ２８のフラグ格納部Ｆ３には
フラグＴＡが格納され、フラグ格納部Ｆ０〜Ｆ１に格納
されている出力フラグＴ０〜Ｔ１の論理積演算の結果に
対応する。
第１と第２の入力レジスタ２２、２４はいずれも３２ビ
ットのビット長を有する２個のデータ格納部Ｒ１０〜Ｒ
１１、Ｒ２０〜Ｒ２１で構成されており、各データ格納
部に所定の演算データＡ０〜Ａ１、Ｂ０〜Ｂ１が格納で
きるようにしてある。出力レジスタ２８は、１ビットの
ビット長を有する４個のフラグ格納部Ｆ０〜Ｆ３を有
し、各フラグ格納部にそれぞれ所定のフラグ（Ｔ０〜Ｔ
１、ＴＰ、ＴＡ）が格納できるようにしてある。ここ
で、出力レジスタ２８のフラグ格納部Ｆ０〜Ｆ１に格納
されるフラグＴ０〜Ｔ１は、上記図１の実施の形態の演
算器１のフラグＴ０〜Ｔ７と同様に求められ格納され
る。出力レジスタ２８のフラグ格納部Ｆ２にはフラグＴ
Ｐが格納されるが、上記図１の実施の形態と概略同様
で、フラグ格納部Ｆ０〜Ｆ１に格納されている出力フラ
グＴ０〜Ｔ１の論理和演算の結果に対応したものであ
る。同様に、出力レジスタ２８のフラグ格納部Ｆ３には
フラグＴＡが格納され、フラグ格納部Ｆ０〜Ｆ１に格納
されている出力フラグＴ０〜Ｔ１の論理積演算の結果に
対応する。
【００２２】図４もまた、図１に示す演算器の変形例を
示す。第１と第２の入力レジスタ３２、３４はいずれも
６４ビットのビット長を有する１個のデータ格納部Ｒ１
０、Ｒ２０で構成されており、各データ格納部に所定の
演算データＡ０、Ｂ０が格納できるようにしてある。出
力レジスタ３８は、１ビットのビット長を有する１個の
フラグ格納部Ｆ０を有し、そのフラグ格納部には所定の
フラグＴ０が格納できるようにしてある。ここで、出力
レジスタ３８のフラグ格納部Ｆ０に格納されるフラグＴ
０は、上記図１の実施の形態の演算器１のフラグＴ０〜
Ｔ７と同様に求められ格納される。
示す。第１と第２の入力レジスタ３２、３４はいずれも
６４ビットのビット長を有する１個のデータ格納部Ｒ１
０、Ｒ２０で構成されており、各データ格納部に所定の
演算データＡ０、Ｂ０が格納できるようにしてある。出
力レジスタ３８は、１ビットのビット長を有する１個の
フラグ格納部Ｆ０を有し、そのフラグ格納部には所定の
フラグＴ０が格納できるようにしてある。ここで、出力
レジスタ３８のフラグ格納部Ｆ０に格納されるフラグＴ
０は、上記図１の実施の形態の演算器１のフラグＴ０〜
Ｔ７と同様に求められ格納される。
【００２３】これらの演算器によって上記のようにして
出力された演算結果に対応するフラグ（以下、条件フラ
グという。）を用いると、後続処理において演算単位ご
とに異なる処理を行うことができる。また、当該条件フ
ラグによる条件分岐処理が可能になる。
出力された演算結果に対応するフラグ（以下、条件フラ
グという。）を用いると、後続処理において演算単位ご
とに異なる処理を行うことができる。また、当該条件フ
ラグによる条件分岐処理が可能になる。
【００２４】また、これらの演算器によって上記のよう
にして出力された条件フラグの論理和演算の結果に対応
したフラグ（以下条件論理和フラグという。）ＴＰを用
いると、当該条件論理和フラグによる条件分岐処理が可
能になる。同様に、条件フラグの論理積演算の結果に対
応したフラグ（以下条件論理積フラグという。）ＴＡを
用いると、当該条件論理積フラグによる条件分岐処理が
可能になる。
にして出力された条件フラグの論理和演算の結果に対応
したフラグ（以下条件論理和フラグという。）ＴＰを用
いると、当該条件論理和フラグによる条件分岐処理が可
能になる。同様に、条件フラグの論理積演算の結果に対
応したフラグ（以下条件論理積フラグという。）ＴＡを
用いると、当該条件論理積フラグによる条件分岐処理が
可能になる。
【００２５】図１の形態では、６４ビットのビット長を
有する入力レジスタを備えた演算器を１個だけ用意し、
その１個の演算器の内部で８つの演算を並列的に行うこ
とができるので、同一ビット長の入力レジスタを有する
演算器を８個も用意する必要がない。その結果、小さい
回路規模を実現できる。図１の形態のみならず、図２及
び図３においても同様である。
有する入力レジスタを備えた演算器を１個だけ用意し、
その１個の演算器の内部で８つの演算を並列的に行うこ
とができるので、同一ビット長の入力レジスタを有する
演算器を８個も用意する必要がない。その結果、小さい
回路規模を実現できる。図１の形態のみならず、図２及
び図３においても同様である。
【００２６】図１、図２、図３及び図４では、演算の結
果に対応するフラグとして、桁上がりを示すキャリーの
場合を示したが、この他に、演算結果があふれた場合に
対応するオーバーフローフラグ、演算結果が‘０’のと
きに対応するゼロフラグ、演算結果が負のときに対応す
るネガティブフラグ等でもよい。
果に対応するフラグとして、桁上がりを示すキャリーの
場合を示したが、この他に、演算結果があふれた場合に
対応するオーバーフローフラグ、演算結果が‘０’のと
きに対応するゼロフラグ、演算結果が負のときに対応す
るネガティブフラグ等でもよい。
【００２７】本発明の第２の実施の形態の演算器を図５
に示す。演算器４０は、第１の入力レジスタ４２と、第
２の入力レジスタ４４と、演算部４６と、出力レジスタ
４８とを有するが、ここで、第２の入力レジスタ４４は
上記第１の実施の形態での演算器１における出力レジス
タ（以下、フラグレジスタという。）８であり、フラグ
レジスタ８に格納される条件フラグＴ０〜Ｔ７を入力デ
ータ、つまり演算対象データとする。第１の入力レジス
タ４２、出力レジスタ４８のビット長は６４ビットであ
る。
に示す。演算器４０は、第１の入力レジスタ４２と、第
２の入力レジスタ４４と、演算部４６と、出力レジスタ
４８とを有するが、ここで、第２の入力レジスタ４４は
上記第１の実施の形態での演算器１における出力レジス
タ（以下、フラグレジスタという。）８であり、フラグ
レジスタ８に格納される条件フラグＴ０〜Ｔ７を入力デ
ータ、つまり演算対象データとする。第１の入力レジス
タ４２、出力レジスタ４８のビット長は６４ビットであ
る。
【００２８】図５の演算器４０では、第１の入力レジス
タ４２は、８ビットのビット長を有する８個のデータ格
納部Ｒ１０〜Ｒ１７で構成されており、各データ格納部
に所定の演算データＡ０〜Ａ７が格納できるようにして
ある。第２の入力レジスタ４４、即ちフラグレジスタ８
は、１ビットのビット長を有する少なくとも８個のフラ
グ格納部Ｆ０〜Ｆ７で構成されており、各フラグ格納部
に上記第１の形態での演算器１における出力データたる
条件フラグＴ０〜Ｔ７を格納している。出力レジスタ４
８は、８ビットのビット長を有する８個のデータ格納部
Ｒ３０〜Ｒ３７で構成されており、各データ格納部に所
定の演算結果データＺ０〜Ｚ７が格納できるようにして
ある。
タ４２は、８ビットのビット長を有する８個のデータ格
納部Ｒ１０〜Ｒ１７で構成されており、各データ格納部
に所定の演算データＡ０〜Ａ７が格納できるようにして
ある。第２の入力レジスタ４４、即ちフラグレジスタ８
は、１ビットのビット長を有する少なくとも８個のフラ
グ格納部Ｆ０〜Ｆ７で構成されており、各フラグ格納部
に上記第１の形態での演算器１における出力データたる
条件フラグＴ０〜Ｔ７を格納している。出力レジスタ４
８は、８ビットのビット長を有する８個のデータ格納部
Ｒ３０〜Ｒ３７で構成されており、各データ格納部に所
定の演算結果データＺ０〜Ｚ７が格納できるようにして
ある。
【００２９】この演算器４０では、第１の入力レジスタ
４２の各データ格納部Ｒ１０〜Ｒ１７に格納された入力
データＡ０〜Ａ７と第２の入力レジスタ４４（即ちフラ
グレジスタ８）の各フラグ格納部Ｆ０〜Ｆ７に格納され
た条件フラグＴ０〜Ｔ７とをそれぞれ用いて演算部４６
において同時に各データと条件フラグの組に共通の演算
が行われ、その演算結果Ｚ０〜Ｚ７が出力レジスタ４８
のデータ格納部Ｒ３０〜Ｒ３７に格納される。例えば、
演算部４６で２つの入力データＡ０、Ｔ０を加算する場
合、これらのデータを加算して得られた結果Ｚ０が出力
データ格納部Ｒ３０に格納される。
４２の各データ格納部Ｒ１０〜Ｒ１７に格納された入力
データＡ０〜Ａ７と第２の入力レジスタ４４（即ちフラ
グレジスタ８）の各フラグ格納部Ｆ０〜Ｆ７に格納され
た条件フラグＴ０〜Ｔ７とをそれぞれ用いて演算部４６
において同時に各データと条件フラグの組に共通の演算
が行われ、その演算結果Ｚ０〜Ｚ７が出力レジスタ４８
のデータ格納部Ｒ３０〜Ｒ３７に格納される。例えば、
演算部４６で２つの入力データＡ０、Ｔ０を加算する場
合、これらのデータを加算して得られた結果Ｚ０が出力
データ格納部Ｒ３０に格納される。
【００３０】図６は図５に示す演算器の変形例を示す。
第１の入力レジスタ５２は、１６ビットのビット長を有
する４個のデータ格納部Ｒ１０〜Ｒ１３で構成されてお
り、各データ格納部に所定の演算データＡ０〜Ａ３が格
納できるようにしてある。第２の入力レジスタ５４、即
ちフラグレジスタ１８は、１ビットのビット長を有する
少なくとも４個のフラグ格納部Ｆ０〜Ｆ３で構成されて
おり、各フラグ格納部に上記第１の形態での演算器１０
における出力データたる条件フラグＴ０〜Ｔ３を格納し
ている。出力レジスタ５８は、１６ビットのビット長を
有する４個のデータ格納部Ｒ３０〜Ｒ３３で構成されて
おり、各データ格納部に所定の演算結果データＺ０〜Ｚ
３が格納できるようにしてある。
第１の入力レジスタ５２は、１６ビットのビット長を有
する４個のデータ格納部Ｒ１０〜Ｒ１３で構成されてお
り、各データ格納部に所定の演算データＡ０〜Ａ３が格
納できるようにしてある。第２の入力レジスタ５４、即
ちフラグレジスタ１８は、１ビットのビット長を有する
少なくとも４個のフラグ格納部Ｆ０〜Ｆ３で構成されて
おり、各フラグ格納部に上記第１の形態での演算器１０
における出力データたる条件フラグＴ０〜Ｔ３を格納し
ている。出力レジスタ５８は、１６ビットのビット長を
有する４個のデータ格納部Ｒ３０〜Ｒ３３で構成されて
おり、各データ格納部に所定の演算結果データＺ０〜Ｚ
３が格納できるようにしてある。
【００３１】この演算器５０では、第１の入力レジスタ
５２の各データ格納部Ｒ１０〜Ｒ１３に格納された入力
データＡ０〜Ａ３と第２の入力レジスタ５４（即ちフラ
グレジスタ１８）の各フラグ格納部Ｆ０〜Ｆ３に格納さ
れた条件フラグＴ０〜Ｔ３とをそれぞれ用いて演算部５
６において同時に各データと条件フラグの組に共通の演
算が行われ、その演算結果Ｚ０〜Ｚ３が出力レジスタ５
８のデータ格納部Ｒ３０〜Ｒ３３に格納される。例え
ば、演算部５６で２つの入力データＡ０、Ｔ０を加算す
る場合、これらのデータを加算して得られた結果Ｚ０が
出力データ格納部Ｒ３０に格納される。
５２の各データ格納部Ｒ１０〜Ｒ１３に格納された入力
データＡ０〜Ａ３と第２の入力レジスタ５４（即ちフラ
グレジスタ１８）の各フラグ格納部Ｆ０〜Ｆ３に格納さ
れた条件フラグＴ０〜Ｔ３とをそれぞれ用いて演算部５
６において同時に各データと条件フラグの組に共通の演
算が行われ、その演算結果Ｚ０〜Ｚ３が出力レジスタ５
８のデータ格納部Ｒ３０〜Ｒ３３に格納される。例え
ば、演算部５６で２つの入力データＡ０、Ｔ０を加算す
る場合、これらのデータを加算して得られた結果Ｚ０が
出力データ格納部Ｒ３０に格納される。
【００３２】図７も図５に示す演算器の変形例を示す。
第１の入力レジスタ６２は、３２ビットのビット長を有
する２個のデータ格納部Ｒ１０〜Ｒ１１で構成されてお
り、各データ格納部に所定の演算データＡ０〜Ａ１が格
納できるようにしてある。第２の入力レジスタ６４、即
ちフラグレジスタ２８は、１ビットのビット長を有する
少なくとも２個のフラグ格納部Ｆ０〜Ｆ１で構成されて
おり、各フラグ格納部に上記第１の形態での演算器２０
における出力データたる条件フラグＴ０〜Ｔ１を格納し
ている。出力レジスタ６８は、３２ビットのビット長を
有する２個のデータ格納部Ｒ３０〜Ｒ３１で構成されて
おり、各データ格納部に所定の演算結果データＺ０〜Ｚ
１が格納できるようにしてある。
第１の入力レジスタ６２は、３２ビットのビット長を有
する２個のデータ格納部Ｒ１０〜Ｒ１１で構成されてお
り、各データ格納部に所定の演算データＡ０〜Ａ１が格
納できるようにしてある。第２の入力レジスタ６４、即
ちフラグレジスタ２８は、１ビットのビット長を有する
少なくとも２個のフラグ格納部Ｆ０〜Ｆ１で構成されて
おり、各フラグ格納部に上記第１の形態での演算器２０
における出力データたる条件フラグＴ０〜Ｔ１を格納し
ている。出力レジスタ６８は、３２ビットのビット長を
有する２個のデータ格納部Ｒ３０〜Ｒ３１で構成されて
おり、各データ格納部に所定の演算結果データＺ０〜Ｚ
１が格納できるようにしてある。
【００３３】この演算器６０では、第１の入力レジスタ
６２の各データ格納部Ｒ１０〜Ｒ１１に格納された入力
データＡ０〜Ａ１と第２の入力レジスタ６４（即ちフラ
グレジスタ２８）の各フラグ格納部Ｆ０〜Ｆ１に格納さ
れた条件フラグＴ０〜Ｔ１とをそれぞれ用いて演算部６
６において同時に各データと条件フラグの組に共通の演
算が行われ、その演算結果Ｚ０〜Ｚ１が出力レジスタ６
８のデータ格納部Ｒ３０〜Ｒ３１に格納される。例え
ば、演算部６６で２つの入力データＡ０、Ｔ０を加算す
る場合、これらのデータを加算して得られた結果Ｚ０が
出力データ格納部Ｒ３０に格納される。
６２の各データ格納部Ｒ１０〜Ｒ１１に格納された入力
データＡ０〜Ａ１と第２の入力レジスタ６４（即ちフラ
グレジスタ２８）の各フラグ格納部Ｆ０〜Ｆ１に格納さ
れた条件フラグＴ０〜Ｔ１とをそれぞれ用いて演算部６
６において同時に各データと条件フラグの組に共通の演
算が行われ、その演算結果Ｚ０〜Ｚ１が出力レジスタ６
８のデータ格納部Ｒ３０〜Ｒ３１に格納される。例え
ば、演算部６６で２つの入力データＡ０、Ｔ０を加算す
る場合、これらのデータを加算して得られた結果Ｚ０が
出力データ格納部Ｒ３０に格納される。
【００３４】図８もまた図５に示す演算器の変形例を示
す。第１の入力レジスタ７２は、６４ビットのビット長
を有する１個のデータ格納部Ｒ１０で構成されており、
所定の演算データＡ０が格納できるようにしてある。第
２の入力レジスタ７４、即ちフラグレジスタ３８は、１
ビットのビット長を有する少なくとも１個のフラグ格納
部Ｆ０で構成されており、上記第１の形態での演算器３
０における出力データたる条件フラグＴ０を格納してい
る。出力レジスタ７８は、６４ビットのビット長を有す
る１個のデータ格納部Ｒ３０で構成されており、所定の
演算結果データＺ０が格納できるようにしてある。
す。第１の入力レジスタ７２は、６４ビットのビット長
を有する１個のデータ格納部Ｒ１０で構成されており、
所定の演算データＡ０が格納できるようにしてある。第
２の入力レジスタ７４、即ちフラグレジスタ３８は、１
ビットのビット長を有する少なくとも１個のフラグ格納
部Ｆ０で構成されており、上記第１の形態での演算器３
０における出力データたる条件フラグＴ０を格納してい
る。出力レジスタ７８は、６４ビットのビット長を有す
る１個のデータ格納部Ｒ３０で構成されており、所定の
演算結果データＺ０が格納できるようにしてある。
【００３５】この演算器７０では、第１の入力レジスタ
７２のデータ格納部Ｒ１０に格納された入力データＡ０
と第２の入力レジスタ７４（即ちフラグレジスタ）のフ
ラグ格納部Ｆ０に格納された条件フラグＴ０とを用いて
演算部７６において演算が行われ、その演算結果Ｚ０が
出力レジスタ７８のデータ格納部Ｒ３０に格納される。
７２のデータ格納部Ｒ１０に格納された入力データＡ０
と第２の入力レジスタ７４（即ちフラグレジスタ）のフ
ラグ格納部Ｆ０に格納された条件フラグＴ０とを用いて
演算部７６において演算が行われ、その演算結果Ｚ０が
出力レジスタ７８のデータ格納部Ｒ３０に格納される。
【００３６】このように構成された演算器によれば、先
行して実行したＳＩＭＤ型演算の結果を後続するＳＩＭ
Ｄ型演算に演算単位で反映させるのが容易になる。
行して実行したＳＩＭＤ型演算の結果を後続するＳＩＭ
Ｄ型演算に演算単位で反映させるのが容易になる。
【００３７】図５の形態では、６４ビットのビット長を
有する入力レジスタを備えた演算器を１個だけ用意し、
その１個の演算器の内部で８つの演算を並列的に行うこ
とができるので、同一ビット長の入力レジスタを有する
演算器を８個も用意する必要がない。その結果、小さい
回路規模を実現できる。図５の形態のみならず、図６及
び図７においても同様である。
有する入力レジスタを備えた演算器を１個だけ用意し、
その１個の演算器の内部で８つの演算を並列的に行うこ
とができるので、同一ビット長の入力レジスタを有する
演算器を８個も用意する必要がない。その結果、小さい
回路規模を実現できる。図５の形態のみならず、図６及
び図７においても同様である。
【００３８】本発明の第３の実施の形態の演算器を図９
に示す。演算器８０は、第１の入力レジスタ８２と、第
２の入力レジスタ８４と、演算部８６と、出力レジスタ
８８とを有する。本構成は、本発明の第２の実施の形態
に、第１の実施の形態を組み合わせたものとなってい
る。つまり、第２の入力レジスタ８４は、第２の実施の
形態と同一で、上記第１の実施の形態での演算器１にお
けるフラグレジスタ８であるが、出力レジスタ８８は、
第１の実施の形態同様、演算結果に対応する条件フラグ
と、条件フラグの内容により決定される条件論理和フラ
グ及び条件論理積フラグとを格納する。
に示す。演算器８０は、第１の入力レジスタ８２と、第
２の入力レジスタ８４と、演算部８６と、出力レジスタ
８８とを有する。本構成は、本発明の第２の実施の形態
に、第１の実施の形態を組み合わせたものとなってい
る。つまり、第２の入力レジスタ８４は、第２の実施の
形態と同一で、上記第１の実施の形態での演算器１にお
けるフラグレジスタ８であるが、出力レジスタ８８は、
第１の実施の形態同様、演算結果に対応する条件フラグ
と、条件フラグの内容により決定される条件論理和フラ
グ及び条件論理積フラグとを格納する。
【００３９】図９の演算器８０では、第１の入力レジス
タ８２は、８ビットのビット長を有する８個のデータ格
納部Ｒ１１〜Ｒ１７で構成されており、各データ格納部
に所定の演算データＡ０〜Ａ７が格納できるようにして
ある。第２の入力レジスタ８４、即ちフラグレジスタ８
は、１ビットのビット長を有する少なくとも８個のフラ
グ格納部Ｆ０〜Ｆ７で構成されており、各フラグ格納部
に上記第１の形態での演算器１における出力データたる
条件フラグＴ０〜Ｔ７を格納している。出力レジスタ８
８は、１ビットのビット長を有する１０個のフラグ格納
部Ｇ０〜Ｇ９を有し、各フラグ格納部にそれぞれ所定の
フラグ（Ｕ０〜Ｕ７、ＵＰ、ＵＡ）が格納できるように
してある。
タ８２は、８ビットのビット長を有する８個のデータ格
納部Ｒ１１〜Ｒ１７で構成されており、各データ格納部
に所定の演算データＡ０〜Ａ７が格納できるようにして
ある。第２の入力レジスタ８４、即ちフラグレジスタ８
は、１ビットのビット長を有する少なくとも８個のフラ
グ格納部Ｆ０〜Ｆ７で構成されており、各フラグ格納部
に上記第１の形態での演算器１における出力データたる
条件フラグＴ０〜Ｔ７を格納している。出力レジスタ８
８は、１ビットのビット長を有する１０個のフラグ格納
部Ｇ０〜Ｇ９を有し、各フラグ格納部にそれぞれ所定の
フラグ（Ｕ０〜Ｕ７、ＵＰ、ＵＡ）が格納できるように
してある。
【００４０】この演算器８０では、第１の入力レジスタ
８２の各データ格納部Ｒ１０〜Ｒ１７に格納された入力
データＡ０〜Ａ７と第２の入力レジスタ８４（即ちフラ
グレジスタ８）の各フラグ格納部Ｒ２０〜Ｒ２７に格納
された条件フラグＴ０〜Ｔ７とをそれぞれ用いて演算部
８６において同時に各データと条件フラグの組に共通の
演算が行われ、その演算結果に対応したフラグＵ０〜Ｕ
７（０又は１）が出力レジスタ８８のフラグ格納部Ｇ０
〜Ｇ７に格納される。出力レジスタ８８のフラグ格納部
Ｇ８には、フラグ格納部Ｇ０〜Ｇ７に格納されている出
力フラグＵ０〜Ｕ７の論理和演算の結果に対応したフラ
グＵＰ（０又は１）が格納される。他方、出力レジスタ
のデータ格納部Ｇ９には、フラグ格納部Ｇ０〜Ｇ７に格
納されている出力フラグＵ０〜Ｕ７の論理積演算の結果
に対応したフラグＵＡ（０又は１）が格納される。
８２の各データ格納部Ｒ１０〜Ｒ１７に格納された入力
データＡ０〜Ａ７と第２の入力レジスタ８４（即ちフラ
グレジスタ８）の各フラグ格納部Ｒ２０〜Ｒ２７に格納
された条件フラグＴ０〜Ｔ７とをそれぞれ用いて演算部
８６において同時に各データと条件フラグの組に共通の
演算が行われ、その演算結果に対応したフラグＵ０〜Ｕ
７（０又は１）が出力レジスタ８８のフラグ格納部Ｇ０
〜Ｇ７に格納される。出力レジスタ８８のフラグ格納部
Ｇ８には、フラグ格納部Ｇ０〜Ｇ７に格納されている出
力フラグＵ０〜Ｕ７の論理和演算の結果に対応したフラ
グＵＰ（０又は１）が格納される。他方、出力レジスタ
のデータ格納部Ｇ９には、フラグ格納部Ｇ０〜Ｇ７に格
納されている出力フラグＵ０〜Ｕ７の論理積演算の結果
に対応したフラグＵＡ（０又は１）が格納される。
【００４１】図９において、出力レジスタ８８のフラグ
格納部Ｇ０〜Ｇ７に格納されるフラグＵ０〜Ｕ７は、上
記第１の実施の形態の演算器１の出力フラグと同様に、
桁上がりを示すキャリーフラグである。
格納部Ｇ０〜Ｇ７に格納されるフラグＵ０〜Ｕ７は、上
記第１の実施の形態の演算器１の出力フラグと同様に、
桁上がりを示すキャリーフラグである。
【００４２】図１０は図９に示す演算器の変形例を示
す。第１の入力レジスタ９２は、１６ビットのビット長
を有する４個のデータ格納部Ｒ１０〜Ｒ１３で構成され
ており、各データ格納部に所定の演算データＡ０〜Ａ３
が格納できるようにしてある。第２の入力レジスタ９
４、即ちフラグレジスタ１８は、１ビットのビット長を
有する少なくとも４個のフラグ格納部Ｆ０〜Ｆ３で構成
されており、各フラグ格納部に上記第１の形態での演算
器１０における出力データたる条件フラグＴ０〜Ｔ３を
格納している。出力レジスタ９８は１ビットのビット長
を有する６個のフラグ格納部Ｇ０〜Ｇ５を有し、各フラ
グ格納部にそれぞれ所定のフラグ（Ｕ０〜Ｕ３、ＵＰ、
ＵＡ）が格納できるようにしてある。ここで、出力レジ
スタ９８のフラグ格納部Ｇ０〜Ｇ３に格納されるフラグ
Ｕ０〜Ｕ３は、上記図９の実施の形態の演算器８０のフ
ラグＵ０〜Ｕ７と同様に求められ格納される。出力レジ
スタ９８のフラグ格納部Ｇ４にはフラグＵＰが格納され
るが、上記図９の実施の形態と概略同様で、フラグ格納
部Ｇ０〜Ｇ３に格納されている出力フラグＵ０〜Ｕ３の
論理和演算の結果に対応したものである。同様に、出力
レジスタ９８のフラグ格納部Ｇ５にはフラグＵＡが格納
され、フラグ格納部Ｇ０〜Ｇ３に格納されている出力フ
ラグＵ０〜Ｕ３の論理積演算の結果に対応する。
す。第１の入力レジスタ９２は、１６ビットのビット長
を有する４個のデータ格納部Ｒ１０〜Ｒ１３で構成され
ており、各データ格納部に所定の演算データＡ０〜Ａ３
が格納できるようにしてある。第２の入力レジスタ９
４、即ちフラグレジスタ１８は、１ビットのビット長を
有する少なくとも４個のフラグ格納部Ｆ０〜Ｆ３で構成
されており、各フラグ格納部に上記第１の形態での演算
器１０における出力データたる条件フラグＴ０〜Ｔ３を
格納している。出力レジスタ９８は１ビットのビット長
を有する６個のフラグ格納部Ｇ０〜Ｇ５を有し、各フラ
グ格納部にそれぞれ所定のフラグ（Ｕ０〜Ｕ３、ＵＰ、
ＵＡ）が格納できるようにしてある。ここで、出力レジ
スタ９８のフラグ格納部Ｇ０〜Ｇ３に格納されるフラグ
Ｕ０〜Ｕ３は、上記図９の実施の形態の演算器８０のフ
ラグＵ０〜Ｕ７と同様に求められ格納される。出力レジ
スタ９８のフラグ格納部Ｇ４にはフラグＵＰが格納され
るが、上記図９の実施の形態と概略同様で、フラグ格納
部Ｇ０〜Ｇ３に格納されている出力フラグＵ０〜Ｕ３の
論理和演算の結果に対応したものである。同様に、出力
レジスタ９８のフラグ格納部Ｇ５にはフラグＵＡが格納
され、フラグ格納部Ｇ０〜Ｇ３に格納されている出力フ
ラグＵ０〜Ｕ３の論理積演算の結果に対応する。
【００４３】図１１も図９に示す演算器の変形例を示
す。第１の入力レジスタ１０２は、３２ビットのビット
長を有する２個のデータ格納部Ｒ１０〜Ｒ１１で構成さ
れており、各データ格納部に所定の演算データＡ０〜Ａ
１が格納できるようにしてある。第２の入力レジスタ１
０４、即ちフラグレジスタ２８は、１ビットのビット長
を有する少なくとも２個のフラグ格納部Ｆ０〜Ｆ１で構
成されており、各フラグ格納部に上記第１の形態での演
算器２０における出力データたる条件フラグＴ０〜Ｔ１
を格納している。出力レジスタ１０８は１ビットのビッ
ト長を有する４個のフラグ格納部Ｇ０〜Ｇ３を有し、各
フラグ格納部にそれぞれ所定のフラグ（Ｕ０〜Ｕ１、Ｕ
Ｐ、ＵＡ）が格納できるようにしてある。ここで、出力
レジスタ１０８のフラグ格納部Ｇ０〜Ｇ１に格納される
フラグＵ０〜Ｕ１は、上記図９の実施の形態の演算器８
０のフラグＵ０〜Ｕ７と同様に求められ格納される。出
力レジスタ１０８のフラグ格納部Ｇ２にはフラグＵＰが
格納されるが、上記図９の実施の形態と概略同様で、フ
ラグ格納部Ｇ０〜Ｇ１に格納されている出力フラグＵ０
〜Ｕ１の論理和演算の結果に対応したものである。同様
に、出力レジスタ１０８のフラグ格納部Ｇ３にはフラグ
ＵＡが格納され、フラグ格納部Ｇ０〜Ｇ１に格納されて
いる出力フラグＵ０〜Ｕ１の論理積演算の結果に対応す
る。
す。第１の入力レジスタ１０２は、３２ビットのビット
長を有する２個のデータ格納部Ｒ１０〜Ｒ１１で構成さ
れており、各データ格納部に所定の演算データＡ０〜Ａ
１が格納できるようにしてある。第２の入力レジスタ１
０４、即ちフラグレジスタ２８は、１ビットのビット長
を有する少なくとも２個のフラグ格納部Ｆ０〜Ｆ１で構
成されており、各フラグ格納部に上記第１の形態での演
算器２０における出力データたる条件フラグＴ０〜Ｔ１
を格納している。出力レジスタ１０８は１ビットのビッ
ト長を有する４個のフラグ格納部Ｇ０〜Ｇ３を有し、各
フラグ格納部にそれぞれ所定のフラグ（Ｕ０〜Ｕ１、Ｕ
Ｐ、ＵＡ）が格納できるようにしてある。ここで、出力
レジスタ１０８のフラグ格納部Ｇ０〜Ｇ１に格納される
フラグＵ０〜Ｕ１は、上記図９の実施の形態の演算器８
０のフラグＵ０〜Ｕ７と同様に求められ格納される。出
力レジスタ１０８のフラグ格納部Ｇ２にはフラグＵＰが
格納されるが、上記図９の実施の形態と概略同様で、フ
ラグ格納部Ｇ０〜Ｇ１に格納されている出力フラグＵ０
〜Ｕ１の論理和演算の結果に対応したものである。同様
に、出力レジスタ１０８のフラグ格納部Ｇ３にはフラグ
ＵＡが格納され、フラグ格納部Ｇ０〜Ｇ１に格納されて
いる出力フラグＵ０〜Ｕ１の論理積演算の結果に対応す
る。
【００４４】図１２もまた、図９に示す演算器の変形例
を示す。第１の入力レジスタ１１２は、６４ビットのビ
ット長を有する１個のデータ格納部Ｒ１０で構成されて
おり、所定の演算データＡ０が格納できるようにしてあ
る。第２の入力レジスタ１１４、即ちフラグレジスタ３
８は、１ビットのビット長を有する少なくとも１個のフ
ラグ格納部Ｆ０で構成されており、上記第１の形態での
演算器３０における出力データたる条件フラグＴ０を格
納している。出力レジスタ１１８は、１ビットのビット
長を有する１個のフラグ格納部Ｇ０を有し、そのフラグ
格納部には所定のフラグＵ０が格納できるようにしてあ
る。ここで、出力レジスタ１１８のフラグ格納部Ｇ０に
格納されるフラグＵ０は、上記図９の実施の形態の演算
器８０のフラグＵ０〜Ｕ７と同様に求められ格納され
る。
を示す。第１の入力レジスタ１１２は、６４ビットのビ
ット長を有する１個のデータ格納部Ｒ１０で構成されて
おり、所定の演算データＡ０が格納できるようにしてあ
る。第２の入力レジスタ１１４、即ちフラグレジスタ３
８は、１ビットのビット長を有する少なくとも１個のフ
ラグ格納部Ｆ０で構成されており、上記第１の形態での
演算器３０における出力データたる条件フラグＴ０を格
納している。出力レジスタ１１８は、１ビットのビット
長を有する１個のフラグ格納部Ｇ０を有し、そのフラグ
格納部には所定のフラグＵ０が格納できるようにしてあ
る。ここで、出力レジスタ１１８のフラグ格納部Ｇ０に
格納されるフラグＵ０は、上記図９の実施の形態の演算
器８０のフラグＵ０〜Ｕ７と同様に求められ格納され
る。
【００４５】このように構成された演算器によれば、先
行して実行したＳＩＭＤ型演算の結果を後続するＳＩＭ
Ｄ型演算に演算単位で反映させるのが容易になる。
行して実行したＳＩＭＤ型演算の結果を後続するＳＩＭ
Ｄ型演算に演算単位で反映させるのが容易になる。
【００４６】図９の形態では、６４ビットのビット長の
入力レジスタを備えた演算器を１個だけ用意し、その１
個の演算器の内部で８つの演算を並列的に行うことがで
きるので、同一ビット長の入力レジスタを有する演算器
を８個も用意する必要がない。その結果、小さい回路規
模を実現できる。図９の形態のみならず、図１０及び図
１１においても同様である。
入力レジスタを備えた演算器を１個だけ用意し、その１
個の演算器の内部で８つの演算を並列的に行うことがで
きるので、同一ビット長の入力レジスタを有する演算器
を８個も用意する必要がない。その結果、小さい回路規
模を実現できる。図９の形態のみならず、図１０及び図
１１においても同様である。
【００４７】本発明の第４の実施の形態の演算器を図１
３に示す。演算器１２０は、入力レジスタ１２２と、演
算部１２６と、出力レジスタ１２８とを有する。入力レ
ジスタ１２２と、出力レジスタ１２８のビット長は６４
ビットである。
３に示す。演算器１２０は、入力レジスタ１２２と、演
算部１２６と、出力レジスタ１２８とを有する。入力レ
ジスタ１２２と、出力レジスタ１２８のビット長は６４
ビットである。
【００４８】図１３の演算器１２０では、入力レジスタ
１２２は、１６ビットのビット長を有する４個のデータ
格納部Ｒ１０〜Ｒ１３で構成されており、各データ格納
部に所定の演算データＡ０〜Ａ３が格納できるようにし
てある。出力レジスタ１２８は、１６ビットのビット長
を有する４個のデータ格納部Ｒ３０〜Ｒ３３で構成され
ており、各データ格納部に所定の演算結果データＺ０〜
Ｚ３が格納できるようにしてある。
１２２は、１６ビットのビット長を有する４個のデータ
格納部Ｒ１０〜Ｒ１３で構成されており、各データ格納
部に所定の演算データＡ０〜Ａ３が格納できるようにし
てある。出力レジスタ１２８は、１６ビットのビット長
を有する４個のデータ格納部Ｒ３０〜Ｒ３３で構成され
ており、各データ格納部に所定の演算結果データＺ０〜
Ｚ３が格納できるようにしてある。
【００４９】この演算器１２０においては、入力レジス
タ１２２の各データ格納部Ｒ１０〜Ｒ１３に格納された
入力データＡ０〜Ａ３をそれぞれ用いて演算部１２６の
において同時に各データに共通の演算が行われるが、そ
の際、上記第１の実施の形態での演算器１０におけるフ
ラグレジスタ１８に格納される条件フラグＴ０〜Ｔ３の
おのおのが、演算部１２６での各演算に条件を与える。
その演算結果Ｚ０〜Ｚ３が出力レジスタ１２８のデータ
格納部Ｒ３０〜Ｒ３３に格納される。
タ１２２の各データ格納部Ｒ１０〜Ｒ１３に格納された
入力データＡ０〜Ａ３をそれぞれ用いて演算部１２６の
において同時に各データに共通の演算が行われるが、そ
の際、上記第１の実施の形態での演算器１０におけるフ
ラグレジスタ１８に格納される条件フラグＴ０〜Ｔ３の
おのおのが、演算部１２６での各演算に条件を与える。
その演算結果Ｚ０〜Ｚ３が出力レジスタ１２８のデータ
格納部Ｒ３０〜Ｒ３３に格納される。
【００５０】上記図１３の実施の形態の演算器について
具体例を図１４に示す。図１４においては、入力レジス
タ１３２に格納されているＡ０〜Ａ３の４つのデータを
条件フラグＴ０〜Ｔ３の値により、符号変換する様子を
示す。Ａ０は‘１２’であり、対応する条件フラグＴ０
が‘１’であるため符号変換を行い、演算結果データＺ
０は‘−１２’となる。Ａ１は‘−５６’であり、対応
する条件フラグＴ１が‘０’であるため符号変換を行わ
ず、演算結果データＺ１はそのまま‘−５６’となる。
Ａ２及びＡ３についても同様の変換を行う。
具体例を図１４に示す。図１４においては、入力レジス
タ１３２に格納されているＡ０〜Ａ３の４つのデータを
条件フラグＴ０〜Ｔ３の値により、符号変換する様子を
示す。Ａ０は‘１２’であり、対応する条件フラグＴ０
が‘１’であるため符号変換を行い、演算結果データＺ
０は‘−１２’となる。Ａ１は‘−５６’であり、対応
する条件フラグＴ１が‘０’であるため符号変換を行わ
ず、演算結果データＺ１はそのまま‘−５６’となる。
Ａ２及びＡ３についても同様の変換を行う。
【００５１】このように構成された演算器によれば、先
行して実行したＳＩＭＤ型演算の結果によって、条件を
満足（あるいは不満足）している演算データに対する処
理を選択的に実行できる。
行して実行したＳＩＭＤ型演算の結果によって、条件を
満足（あるいは不満足）している演算データに対する処
理を選択的に実行できる。
【００５２】図１３、図１４の形態では、６４ビットの
ビット長を有する入力レジスタを備えた演算器を１個だ
け用意し、その１個の演算器の内部で４つの演算を並列
的に行うことができるので、同一ビット長の入力レジス
タを有する演算器を４個も用意する必要がない。その結
果、小さい回路規模を実現できる。
ビット長を有する入力レジスタを備えた演算器を１個だ
け用意し、その１個の演算器の内部で４つの演算を並列
的に行うことができるので、同一ビット長の入力レジス
タを有する演算器を４個も用意する必要がない。その結
果、小さい回路規模を実現できる。
【００５３】本発明の第５の実施の形態の演算器を図１
５に示す。演算器１４０は、第１の入力レジスタ１４２
と、第２の入力レジスタ１４４と、演算部１４６と、出
力レジスタ１４８とを有する。本構成は、上記の第１の
実施の形態の演算器１０と概略同様の構成である。但
し、第２の入力レジスタ１４４がただ１個だけのデータ
格納部Ｂ０を有することが、異なる点である。
５に示す。演算器１４０は、第１の入力レジスタ１４２
と、第２の入力レジスタ１４４と、演算部１４６と、出
力レジスタ１４８とを有する。本構成は、上記の第１の
実施の形態の演算器１０と概略同様の構成である。但
し、第２の入力レジスタ１４４がただ１個だけのデータ
格納部Ｂ０を有することが、異なる点である。
【００５４】第１の入力レジスタ１４２は、８ビットの
ビット長を有する８個のデータ格納部Ｒ１０〜Ｒ１７で
構成されており、各データ格納部に所定の演算データＡ
０〜Ａ７を格納できるようにしてある。第２の入力レジ
スタ１４４は、８ビットのビット長を有する１個のデー
タ格納部Ｒ２０で構成されており、そこに所定の演算デ
ータＢ０を格納できるようにしてある。出力レジスタ１
４８は、１ビットのビット長を有する１０個のフラグ格
納部Ｆ０〜Ｆ９を有し、各フラグ格納部にそれぞれ所定
のフラグ（Ｔ０〜Ｔ７、ＴＰ、ＴＡ）が格納できるよう
にしてある。
ビット長を有する８個のデータ格納部Ｒ１０〜Ｒ１７で
構成されており、各データ格納部に所定の演算データＡ
０〜Ａ７を格納できるようにしてある。第２の入力レジ
スタ１４４は、８ビットのビット長を有する１個のデー
タ格納部Ｒ２０で構成されており、そこに所定の演算デ
ータＢ０を格納できるようにしてある。出力レジスタ１
４８は、１ビットのビット長を有する１０個のフラグ格
納部Ｆ０〜Ｆ９を有し、各フラグ格納部にそれぞれ所定
のフラグ（Ｔ０〜Ｔ７、ＴＰ、ＴＡ）が格納できるよう
にしてある。
【００５５】この演算器１４０では、第１の入力レジス
タ１４２の各データ格納部Ｒ１０〜Ｒ１７に格納された
入力データＡ０〜Ａ７と第２の入力レジスタ１４４の１
個のデータ格納部Ｒ２０に格納された入力データＢ０と
をそれぞれ用いて演算部１４６において同時に各データ
の組に共通の演算が行われ、その演算結果に対応したフ
ラグＴ０〜Ｔ７（０又は１）が出力レジスタ１４８のフ
ラグ格納部Ｆ０〜Ｆ７に格納される。出力レジスタ１４
８のフラグ格納部Ｆ８には、フラグ格納部Ｆ０〜Ｆ７に
格納されている出力フラグＴ０〜Ｔ７の論理和演算の結
果に対応したフラグＴＰ（０又は１）が格納される。他
方、出力レジスタ１４８のデータ格納部Ｆ９には、フラ
グ格納部Ｆ０〜Ｆ７に格納されている出力フラグＴ０〜
Ｔ７の論理積演算の結果に対応したフラグＴＡ（０又は
１）が格納される。
タ１４２の各データ格納部Ｒ１０〜Ｒ１７に格納された
入力データＡ０〜Ａ７と第２の入力レジスタ１４４の１
個のデータ格納部Ｒ２０に格納された入力データＢ０と
をそれぞれ用いて演算部１４６において同時に各データ
の組に共通の演算が行われ、その演算結果に対応したフ
ラグＴ０〜Ｔ７（０又は１）が出力レジスタ１４８のフ
ラグ格納部Ｆ０〜Ｆ７に格納される。出力レジスタ１４
８のフラグ格納部Ｆ８には、フラグ格納部Ｆ０〜Ｆ７に
格納されている出力フラグＴ０〜Ｔ７の論理和演算の結
果に対応したフラグＴＰ（０又は１）が格納される。他
方、出力レジスタ１４８のデータ格納部Ｆ９には、フラ
グ格納部Ｆ０〜Ｆ７に格納されている出力フラグＴ０〜
Ｔ７の論理積演算の結果に対応したフラグＴＡ（０又は
１）が格納される。
【００５６】図１５において、出力レジスタ１４８のフ
ラグ格納部Ｆ０〜Ｆ７に格納されるフラグＴ０〜Ｔ７
は、上記第１の実施の形態の演算器１の出力フラグと同
様に、桁上がりを示すキャリーフラグである。
ラグ格納部Ｆ０〜Ｆ７に格納されるフラグＴ０〜Ｔ７
は、上記第１の実施の形態の演算器１の出力フラグと同
様に、桁上がりを示すキャリーフラグである。
【００５７】このように構成された演算器によれば、上
記第１の実施の形態の演算器１０の場合で得られる効果
のみならず、例えば同じデータを複数のデータに対して
加算したい場合、予め同じデータＢ０をＢ１〜Ｂ７に並
列に並べる手間が省け、高速化に寄与するという、固有
の利点がある。
記第１の実施の形態の演算器１０の場合で得られる効果
のみならず、例えば同じデータを複数のデータに対して
加算したい場合、予め同じデータＢ０をＢ１〜Ｂ７に並
列に並べる手間が省け、高速化に寄与するという、固有
の利点がある。
【００５８】第３の実施の形態の演算器に関する上記説
明においては、第１の実施の形態の演算器により予め出
力されている出力レジスタを、第２の入力レジスタとし
て用いるとしているが、この第２の入力レジスタとして
用いる手段は、第３の実施の形態の演算器により予め出
力されている出力レジスタであってもよい。同様に、第
２の実施の形態の演算器での第２の入力レジスタや、第
４の実施の形態の演算器での演算に条件を与えるレジス
タとして用いる手段も、第３の実施の形態の演算器によ
り予め出力されている出力レジスタであってもよい。
明においては、第１の実施の形態の演算器により予め出
力されている出力レジスタを、第２の入力レジスタとし
て用いるとしているが、この第２の入力レジスタとして
用いる手段は、第３の実施の形態の演算器により予め出
力されている出力レジスタであってもよい。同様に、第
２の実施の形態の演算器での第２の入力レジスタや、第
４の実施の形態の演算器での演算に条件を与えるレジス
タとして用いる手段も、第３の実施の形態の演算器によ
り予め出力されている出力レジスタであってもよい。
【００５９】次に本発明の演算器で得られる結果を応用
した処理のプログラム例を示す。ここで示す例は、コー
ドのパターンマッチングを行うものである。表１に示す
ようなテーブルに基づいて多量のデータをコード変換に
より圧縮し、この圧縮データを蓄積あるいは通信する場
合に利用される。あるデータを圧縮する場合、そのデー
タよりも符号量の小さいコードへの変換が行われる。逆
に、圧縮されたデータは、圧縮されたコードから復号値
を得て、即ち伸張をして利用することになる。
した処理のプログラム例を示す。ここで示す例は、コー
ドのパターンマッチングを行うものである。表１に示す
ようなテーブルに基づいて多量のデータをコード変換に
より圧縮し、この圧縮データを蓄積あるいは通信する場
合に利用される。あるデータを圧縮する場合、そのデー
タよりも符号量の小さいコードへの変換が行われる。逆
に、圧縮されたデータは、圧縮されたコードから復号値
を得て、即ち伸張をして利用することになる。
【００６０】
【表１】
【００６１】表１の符号化／複合化テーブルによる圧縮
／伸張の手順を例示する。圧縮したいデータが‘Ｖ５’
であれば、これをもとに表１から圧縮された符号Ｃ５を
得る。逆に伸張する場合は、圧縮され、かつ復号値が未
知のコードを表１のＣ０、Ｃ１、Ｃ２、・・・・と比較
していき、一致したときの復号値をテーブルから得る。
本例の場合、コードが‘Ｃ５’に一致したとき、そのと
きの復号値Ｖ５を得る。このような圧縮／伸張方法の代
表的なものの一つとして、当業者には周知の手段である
可変長（ハフマン）符号化／復号化があり、これらはＭ
ＰＥＧの画像圧縮／伸張等に広く利用されている。以下
に、表１の符号化／復号化テーブルを用い、圧縮データ
から復号値を得る伸張処理の例を示す。
／伸張の手順を例示する。圧縮したいデータが‘Ｖ５’
であれば、これをもとに表１から圧縮された符号Ｃ５を
得る。逆に伸張する場合は、圧縮され、かつ復号値が未
知のコードを表１のＣ０、Ｃ１、Ｃ２、・・・・と比較
していき、一致したときの復号値をテーブルから得る。
本例の場合、コードが‘Ｃ５’に一致したとき、そのと
きの復号値Ｖ５を得る。このような圧縮／伸張方法の代
表的なものの一つとして、当業者には周知の手段である
可変長（ハフマン）符号化／復号化があり、これらはＭ
ＰＥＧの画像圧縮／伸張等に広く利用されている。以下
に、表１の符号化／復号化テーブルを用い、圧縮データ
から復号値を得る伸張処理の例を示す。
【００６２】図１６は、当該伸張処理で使用するレジス
タ群の構成を示す。レジスタＲ０に格納されているｘが
圧縮コードであり、レジスタＲ１に格納するｙが求める
復号値である。レジスタＲ２は、符号値テーブルが格納
されているメモリ上の先頭（ベース）アドレスであり、
レジスタＲ３は復号値テーブルが格納されているメモリ
上の先頭（ベース）アドレスである。レジスタＲ４とレ
ジスタＲ５はいずれもワーキングレジスタである。符号
値テーブルと復号値テーブルのメモリ上の格納の様子を
図１７に示す。当該伸張処理例では符号値及び復号値共
に１６ビット（２バイト）データである。以上のような
条件をもとに、復号値が未知である符号コードｘの復号
値を得るためのフローチャートを図１８に示す。
タ群の構成を示す。レジスタＲ０に格納されているｘが
圧縮コードであり、レジスタＲ１に格納するｙが求める
復号値である。レジスタＲ２は、符号値テーブルが格納
されているメモリ上の先頭（ベース）アドレスであり、
レジスタＲ３は復号値テーブルが格納されているメモリ
上の先頭（ベース）アドレスである。レジスタＲ４とレ
ジスタＲ５はいずれもワーキングレジスタである。符号
値テーブルと復号値テーブルのメモリ上の格納の様子を
図１７に示す。当該伸張処理例では符号値及び復号値共
に１６ビット（２バイト）データである。以上のような
条件をもとに、復号値が未知である符号コードｘの復号
値を得るためのフローチャートを図１８に示す。
【００６３】図１８のフローチャートに沿って復号値を
得るためにアセンブリ言語で組まれたプログラムの例を
図１９に示し、またその詳細な処理内容も図中に示す。
得るためにアセンブリ言語で組まれたプログラムの例を
図１９に示し、またその詳細な処理内容も図中に示す。
【００６４】図１９において、第２行から第５行が表１
の符号化／復号化テーブル上の最初のコードＣ０と符号
コードｘとの比較を示す。第２行にてレジスタＲ４にメ
モリ上の符号値テーブルの最初の符号値Ｃ０を格納す
る。第３行にてこのコードを格納するレジスタＲ４と、
復号値が未知である符号コードｘを格納するレジスタＲ
０との、比較演算を行い、その結果、一致すれば一致し
たことを示すフラグＴ０（条件フラグ）をＴ０＝‘１’
として１ビット出力する。この比較の演算は、加算の例
を示した演算器の第１の実施の形態で、特に図４におい
て、加算演算と比較演算とを置き換えたものである。上
記第３行にて符号が一致し、ビットＴ０に‘１’が格納
された場合には、第４行にてＴ０の内容に従い分岐処理
を行う。分岐先は第３０行からの復号値ロードシーケン
スである。符合が一致せずＴ０に‘０’が格納された場
合、第４行で分岐せず、以下第５行へと進む。
の符号化／復号化テーブル上の最初のコードＣ０と符号
コードｘとの比較を示す。第２行にてレジスタＲ４にメ
モリ上の符号値テーブルの最初の符号値Ｃ０を格納す
る。第３行にてこのコードを格納するレジスタＲ４と、
復号値が未知である符号コードｘを格納するレジスタＲ
０との、比較演算を行い、その結果、一致すれば一致し
たことを示すフラグＴ０（条件フラグ）をＴ０＝‘１’
として１ビット出力する。この比較の演算は、加算の例
を示した演算器の第１の実施の形態で、特に図４におい
て、加算演算と比較演算とを置き換えたものである。上
記第３行にて符号が一致し、ビットＴ０に‘１’が格納
された場合には、第４行にてＴ０の内容に従い分岐処理
を行う。分岐先は第３０行からの復号値ロードシーケン
スである。符合が一致せずＴ０に‘０’が格納された場
合、第４行で分岐せず、以下第５行へと進む。
【００６５】第５行では、上記比較演算にて一致しなか
ったことをうけて復号値テーブルアドレスＲ３をインク
リメントする。以後、概略、上記第２行から第５行のよ
うな比較演算のシーケンスを、比較対象コードを順に変
えつつ繰り返すことになる。ここで、復号値が未知であ
る符号コードｘがＣ５である場合、図１９の第２９行で
符号Ｃ５との一致を検出し、第３０行の復号値ロードシ
ーケンスに分岐する。以上の実施例では符号がＣ５のと
き、復号処理を終了するのに２４命令を実行する必要が
あることがわかる。
ったことをうけて復号値テーブルアドレスＲ３をインク
リメントする。以後、概略、上記第２行から第５行のよ
うな比較演算のシーケンスを、比較対象コードを順に変
えつつ繰り返すことになる。ここで、復号値が未知であ
る符号コードｘがＣ５である場合、図１９の第２９行で
符号Ｃ５との一致を検出し、第３０行の復号値ロードシ
ーケンスに分岐する。以上の実施例では符号がＣ５のと
き、復号処理を終了するのに２４命令を実行する必要が
あることがわかる。
【００６６】上記の例においては、レジスタＲ０とレジ
スタＲ４に１個ずつコードを格納して比較演算処理を行
い、結果に対応するフラグＴ０を１ビット出力し、その
フラグを判断条件として分岐処理を行うが、２つの入力
レジスタにそれぞれ複数のコードを格納し、ＳＩＭＤ方
式で演算処理を行いフラグを複数（Ｔ０、Ｔ１、・・・
Ｔｎ）ビット出力し、それぞれのフラグを判断条件とし
て分岐処理を行うことも可能である。
スタＲ４に１個ずつコードを格納して比較演算処理を行
い、結果に対応するフラグＴ０を１ビット出力し、その
フラグを判断条件として分岐処理を行うが、２つの入力
レジスタにそれぞれ複数のコードを格納し、ＳＩＭＤ方
式で演算処理を行いフラグを複数（Ｔ０、Ｔ１、・・・
Ｔｎ）ビット出力し、それぞれのフラグを判断条件とし
て分岐処理を行うことも可能である。
【００６７】図２０ではさらに条件論理和フラグを利用
した復号処理のプログラム例を示す。第２行から第５行
が４つの符号コード（符号Ｃ０、Ｃ１、Ｃ２、Ｃ３）
と、復号値が未知である符号コードｘとの、ＳＩＭＤ方
式による比較演算部分である。第２行でこれら４つの符
号コード（計６４ビット）をメモリからレジスタＲ４に
格納し、第３行で復号値が未知である符号コードｘとの
比較を行っている。この比較演算処理の演算器の様子を
図２１に示す。
した復号処理のプログラム例を示す。第２行から第５行
が４つの符号コード（符号Ｃ０、Ｃ１、Ｃ２、Ｃ３）
と、復号値が未知である符号コードｘとの、ＳＩＭＤ方
式による比較演算部分である。第２行でこれら４つの符
号コード（計６４ビット）をメモリからレジスタＲ４に
格納し、第３行で復号値が未知である符号コードｘとの
比較を行っている。この比較演算処理の演算器の様子を
図２１に示す。
【００６８】図２１において、レジスタＲｓ１のデータ
格納部Ａ０〜Ａ３に符号コードＣ０〜Ｃ３が格納され、
レジスタＲｓ２のデータ格納部Ｂ０に復号値が未知であ
る符号コードｘが格納される。ここでは、第５の実施の
形態の演算器１４０が応用されている。各比較演算の結
果が条件フラグＴ０〜Ｔ３に設定され、Ｔ０〜Ｔ３を元
に条件論理和フラグＴＰと条件論理積フラグＴＡの内容
が設定され、これらフラグはフラグレジスタの対応する
フラグ格納部に格納される。
格納部Ａ０〜Ａ３に符号コードＣ０〜Ｃ３が格納され、
レジスタＲｓ２のデータ格納部Ｂ０に復号値が未知であ
る符号コードｘが格納される。ここでは、第５の実施の
形態の演算器１４０が応用されている。各比較演算の結
果が条件フラグＴ０〜Ｔ３に設定され、Ｔ０〜Ｔ３を元
に条件論理和フラグＴＰと条件論理積フラグＴＡの内容
が設定され、これらフラグはフラグレジスタの対応する
フラグ格納部に格納される。
【００６９】図２０の第４行にて、４つの比較演算のう
ちで一致が発生したかどうかを条件論理和フラグＴＰに
より判断し、一致があった場合は第１０行以降の復号値
ロードシーケンスに分岐する。一致がなかった場合は、
次の符号コードＣ４、Ｃ５、Ｃ６、Ｃ７との比較を行う
ため符号テーブルのベースアドレスＲ２をコード４つ分
（計８バイト）インクリメントする。図１９の例で示し
たように復号値が未知であるコードｘがＣ５である場
合、図２０の第９行でＣ４、Ｃ５、Ｃ６、Ｃ７のいずれ
かと一致したことが条件論理和フラグＴＰにより検出さ
れ、第１０行以降の復号値ロードシーケンスに分岐す
る。
ちで一致が発生したかどうかを条件論理和フラグＴＰに
より判断し、一致があった場合は第１０行以降の復号値
ロードシーケンスに分岐する。一致がなかった場合は、
次の符号コードＣ４、Ｃ５、Ｃ６、Ｃ７との比較を行う
ため符号テーブルのベースアドレスＲ２をコード４つ分
（計８バイト）インクリメントする。図１９の例で示し
たように復号値が未知であるコードｘがＣ５である場
合、図２０の第９行でＣ４、Ｃ５、Ｃ６、Ｃ７のいずれ
かと一致したことが条件論理和フラグＴＰにより検出さ
れ、第１０行以降の復号値ロードシーケンスに分岐す
る。
【００７０】第１１行の‘ＴＳＣＨ Ｒ５’命令は、フ
ラグレジスタ上のフラグＴ３、Ｔ２、Ｔ１、Ｔ０を左
（上位）側から検索し、レジスタ上の最初の‘１’の位
置をＲ５に格納する。本実施例では復号値は２バイトデ
ータであるため、第１１行で得た一致位置の値を第１２
行で２倍し、第１３行にて直前に求めたアドレス増分Ｒ
５と復号テーブルベースアドレスＲ３との加算値をアド
レスとして、レジスタＲ１に復号値をロードし、復号処
理は終わりとなる。この例で、未知のコードｘがＣ５の
場合、実行される命令数は１０となり、前述の例の図１
９の２４命令に比べ、半分以下に実行命令数が減少して
おり、処理が高速化されることがわかる。
ラグレジスタ上のフラグＴ３、Ｔ２、Ｔ１、Ｔ０を左
（上位）側から検索し、レジスタ上の最初の‘１’の位
置をＲ５に格納する。本実施例では復号値は２バイトデ
ータであるため、第１１行で得た一致位置の値を第１２
行で２倍し、第１３行にて直前に求めたアドレス増分Ｒ
５と復号テーブルベースアドレスＲ３との加算値をアド
レスとして、レジスタＲ１に復号値をロードし、復号処
理は終わりとなる。この例で、未知のコードｘがＣ５の
場合、実行される命令数は１０となり、前述の例の図１
９の２４命令に比べ、半分以下に実行命令数が減少して
おり、処理が高速化されることがわかる。
【００７１】前述したＭＰＥＧ復号処理では、このよう
な復号化処理が大量に行われるため、本発明による高速
化の効果はかなり大きいものになる。
な復号化処理が大量に行われるため、本発明による高速
化の効果はかなり大きいものになる。
【００７２】上記の例においては、条件論理和フラグを
判断条件として分岐処理を行うが、プログラムのロジッ
ク次第では分岐処理の判断条件として、条件論理積フラ
グを用いて分岐処理を行うこともあり得る。
判断条件として分岐処理を行うが、プログラムのロジッ
ク次第では分岐処理の判断条件として、条件論理積フラ
グを用いて分岐処理を行うこともあり得る。
【００７３】
【発明の効果】以上の説明から明らかなように、本発明
のＳＩＭＤ式の演算処理装置によれば、以下のような効
果が存する。
のＳＩＭＤ式の演算処理装置によれば、以下のような効
果が存する。
【００７４】２つの入力手段間で対応する各データ格納
部に格納される２つのデータを用いてそれぞれ同時に共
通の演算をし、それぞれの演算結果に対応する条件フラ
グを出力手段の対応するフラグ格納部に格納する、本発
明のＳＩＭＤ型演算器では、１ステップの命令実行であ
っても複数かつ共通の演算が同時に行われ、それら結果
から複数の条件を生成できるので、単一の演算を繰り返
して複数の条件を生成するよりも、費やす時間が少なく
て済み処理の高速化につながる。また、条件を満足する
（あるいは不満足な）演算がどれかを検索することが容
易となる。さらに、条件フラグの論理和である条件論理
和フラグを出力すれば、一度に演算した複数の演算デー
タの全てが条件に不満足なのか、それとも少なくともひ
とつ以上は条件に満足なのかが、この条件論理和フラグ
を確認するだけで判明する。同様に条件論理積フラグを
出力すれば、一度に演算した複数の演算データの全てが
条件に満足なのか、それとも少なくともひとつ以上は条
件に不満足なのかが、この条件論理積フラグを確認する
だけで判明する。
部に格納される２つのデータを用いてそれぞれ同時に共
通の演算をし、それぞれの演算結果に対応する条件フラ
グを出力手段の対応するフラグ格納部に格納する、本発
明のＳＩＭＤ型演算器では、１ステップの命令実行であ
っても複数かつ共通の演算が同時に行われ、それら結果
から複数の条件を生成できるので、単一の演算を繰り返
して複数の条件を生成するよりも、費やす時間が少なく
て済み処理の高速化につながる。また、条件を満足する
（あるいは不満足な）演算がどれかを検索することが容
易となる。さらに、条件フラグの論理和である条件論理
和フラグを出力すれば、一度に演算した複数の演算デー
タの全てが条件に不満足なのか、それとも少なくともひ
とつ以上は条件に満足なのかが、この条件論理和フラグ
を確認するだけで判明する。同様に条件論理積フラグを
出力すれば、一度に演算した複数の演算データの全てが
条件に満足なのか、それとも少なくともひとつ以上は条
件に不満足なのかが、この条件論理積フラグを確認する
だけで判明する。
【００７５】上記のＳＩＭＤ演算器において、第２の入
力手段が少なくとも第１の入力手段のデータ格納部のビ
ット長以上の長さであり、かつ第１の入力手段のデータ
格納部と長さが等しい１個のデータ格納部を有し、第１
の入力手段の各データ格納部に格納されるデータと第２
の入力手段の１個のデータ格納部に格納されるデータと
を用いて同時に各データの組に共通の演算を行うもので
ある場合、特に複数データに対して一定の数値を加算す
るようなときに、処理速度、命令の指定の容易さ、の点
で有利である。
力手段が少なくとも第１の入力手段のデータ格納部のビ
ット長以上の長さであり、かつ第１の入力手段のデータ
格納部と長さが等しい１個のデータ格納部を有し、第１
の入力手段の各データ格納部に格納されるデータと第２
の入力手段の１個のデータ格納部に格納されるデータと
を用いて同時に各データの組に共通の演算を行うもので
ある場合、特に複数データに対して一定の数値を加算す
るようなときに、処理速度、命令の指定の容易さ、の点
で有利である。
【００７６】入力手段のうちの１つが上記のＳＩＭＤ演
算器の出力手段、即ちフラグレジスタである、本発明の
ＳＩＭＤ演算器では、先行して実行した演算の結果を後
続する演算に反映することができる。
算器の出力手段、即ちフラグレジスタである、本発明の
ＳＩＭＤ演算器では、先行して実行した演算の結果を後
続する演算に反映することができる。
【００７７】フラグレジスタに格納される条件フラグ
を、入力手段の各データ格納部に格納されるデータに対
応付けて、条件フラグの内容により演算に条件を与え
る、本発明のＳＩＭＤ演算器では、先行して実行したＳ
ＩＭＤ演算の結果によって、条件を満足（あるいは不満
足）しているデータだけに対する処理を選択的に実行す
ることができる。条件フラグに対応する演算データ単位
の実行内容の変更ができなければ、条件を満足（あるい
は不満足）しているデータだけを抽出して処理するか、
条件を満足（あるいは不満足）しないデータに対し後続
の処理の影響が与えられないような工夫が必要であり、
処理速度、処理の容易さの点で、不利である。
を、入力手段の各データ格納部に格納されるデータに対
応付けて、条件フラグの内容により演算に条件を与え
る、本発明のＳＩＭＤ演算器では、先行して実行したＳ
ＩＭＤ演算の結果によって、条件を満足（あるいは不満
足）しているデータだけに対する処理を選択的に実行す
ることができる。条件フラグに対応する演算データ単位
の実行内容の変更ができなければ、条件を満足（あるい
は不満足）しているデータだけを抽出して処理するか、
条件を満足（あるいは不満足）しないデータに対し後続
の処理の影響が与えられないような工夫が必要であり、
処理速度、処理の容易さの点で、不利である。
【００７８】本発明のＳＩＭＤ演算器にて生成される条
件フラグを分岐処理の判断条件とする条件分岐処理機能
を備えるＣＰＵでは、演算は一度に実行しても結果の条
件フラグによりその後個別の処理を与えることができ
る。さらに、条件論理和フラグまたは条件論理積フラグ
を分岐処理の判断条件とする条件分岐処理機能により、
それぞれのフラグの内容による個別の処理を設定するこ
とが可能となる。
件フラグを分岐処理の判断条件とする条件分岐処理機能
を備えるＣＰＵでは、演算は一度に実行しても結果の条
件フラグによりその後個別の処理を与えることができ
る。さらに、条件論理和フラグまたは条件論理積フラグ
を分岐処理の判断条件とする条件分岐処理機能により、
それぞれのフラグの内容による個別の処理を設定するこ
とが可能となる。
【００７９】上記条件フラグを格納した出力手段上で最
上位（あるいは最下位）に位置する“１”（あるいは
“０”）を格納したフラグ格納部の位置を数値化する機
能を備えるＣＰＵでは、条件を満足（あるいは不満足）
した演算が、どの演算であったのか容易に判明しうる。
この機能がない場合は、条件フラグの個々について
“１”（あるいは“０”）の有無を検査し、初めて見つ
かった“１”（あるいは“０”）の条件フラグが所望の
データの位置であるとするプログラムにより位置の数値
化を行わねばならず、処理速度、容易さの点で不利であ
る。
上位（あるいは最下位）に位置する“１”（あるいは
“０”）を格納したフラグ格納部の位置を数値化する機
能を備えるＣＰＵでは、条件を満足（あるいは不満足）
した演算が、どの演算であったのか容易に判明しうる。
この機能がない場合は、条件フラグの個々について
“１”（あるいは“０”）の有無を検査し、初めて見つ
かった“１”（あるいは“０”）の条件フラグが所望の
データの位置であるとするプログラムにより位置の数値
化を行わねばならず、処理速度、容易さの点で不利であ
る。
【図１】 ＳＩＭＤ演算器による条件フラグ生成の説明
図（１）。
図（１）。
【図２】 ＳＩＭＤ演算器による条件フラグ生成の説明
図（２）。
図（２）。
【図３】 ＳＩＭＤ演算器による条件フラグ生成の説明
図（３）。
図（３）。
【図４】 ＳＩＭＤ演算器による条件フラグ生成の説明
図（４）。
図（４）。
【図５】 条件フラグを用いたＳＩＭＤ演算器による演
算の説明図（１）。
算の説明図（１）。
【図６】 条件フラグを用いたＳＩＭＤ演算器による演
算の説明図（２）。
算の説明図（２）。
【図７】 条件フラグを用いたＳＩＭＤ演算器による演
算の説明図（３）。
算の説明図（３）。
【図８】 条件フラグを用いたＳＩＭＤ演算器による演
算の説明図（４）。
算の説明図（４）。
【図９】 条件フラグを用いたＳＩＭＤ演算器による演
算の説明図（５）。
算の説明図（５）。
【図１０】 条件フラグを用いたＳＩＭＤ演算器による
演算の説明図（６）。
演算の説明図（６）。
【図１１】 条件フラグを用いたＳＩＭＤ演算器による
演算の説明図（７）。
演算の説明図（７）。
【図１２】 条件フラグを用いたＳＩＭＤ演算器による
演算の説明図（８）。
演算の説明図（８）。
【図１３】 条件フラグビットによるＳＩＭＤ演算制御
の説明図。
の説明図。
【図１４】 条件フラグビットによるＳＩＭＤ演算制御
の具体的説明図。
の具体的説明図。
【図１５】 ブロードキャスト方式を用いた本発明の条
件フラグ生成の説明図。
件フラグ生成の説明図。
【図１６】 伸張処理で使用するレジスタの説明図。
【図１７】 符号値と復号値のメモリ上の格納の説明
図。
図。
【図１８】 符号コードｘの復号値を得るためのフロー
チャート。
チャート。
【図１９】 符号コードｘの復号値を得るためのプログ
ラム。
ラム。
【図２０】 条件論理和フラグを利用した符号コードｘ
の復号値を得るためのプログラム。
の復号値を得るためのプログラム。
【図２１】 図２０のプログラムでのブロードキャスト
方式を用いた比較演算の説明図。
方式を用いた比較演算の説明図。
１、１０，２０，３０・・・ＳＩＭＤ型演算器、２、１
２、２２、３２・・・第１の入力レジスタ、４、１４、
２４、３４・・・第２の入力レジスタ、６、１６、２
６、３６・・・演算部、８、１８、２８、３８・・・出
力レジスタ、４０、５０，６０，７０・・・ＳＩＭＤ型
演算器、４２、５２、６２、７２・・・第１の入力レジ
スタ、４４、５４、６４、７４・・・第２の入力レジス
タ、４６、５６、６６、７６・・・演算部、４８、５
８、６８、７８・・・出力レジスタ、８０、９０，１０
０，１１０・・・ＳＩＭＤ型演算器、８２、９２、１０
２、１１２・・・第１の入力レジスタ、８４、９４、１
０４、１１４・・・第２の入力レジスタ、８６、９６、
１０６、１１６・・・演算部、８８、９８、１０８、１
１８・・・出力レジスタ、１２０、１３０・・・ＳＩＭ
Ｄ型演算器、１２２、１３２・・・入力レジスタ、１２
６、１３６・・・演算部、１２８、１３８・・・出力レ
ジスタ、１４０・・・ＳＩＭＤ型演算器、１４２・・・
第１の入力レジスタ、１４４・・・第２の入力レジス
タ、１４６・・・演算部、１４８・・・出力レジスタ、
Ｒｓ１・・・レジスタ、Ｒｓ２・・・レジスタ
２、２２、３２・・・第１の入力レジスタ、４、１４、
２４、３４・・・第２の入力レジスタ、６、１６、２
６、３６・・・演算部、８、１８、２８、３８・・・出
力レジスタ、４０、５０，６０，７０・・・ＳＩＭＤ型
演算器、４２、５２、６２、７２・・・第１の入力レジ
スタ、４４、５４、６４、７４・・・第２の入力レジス
タ、４６、５６、６６、７６・・・演算部、４８、５
８、６８、７８・・・出力レジスタ、８０、９０，１０
０，１１０・・・ＳＩＭＤ型演算器、８２、９２、１０
２、１１２・・・第１の入力レジスタ、８４、９４、１
０４、１１４・・・第２の入力レジスタ、８６、９６、
１０６、１１６・・・演算部、８８、９８、１０８、１
１８・・・出力レジスタ、１２０、１３０・・・ＳＩＭ
Ｄ型演算器、１２２、１３２・・・入力レジスタ、１２
６、１３６・・・演算部、１２８、１３８・・・出力レ
ジスタ、１４０・・・ＳＩＭＤ型演算器、１４２・・・
第１の入力レジスタ、１４４・・・第２の入力レジス
タ、１４６・・・演算部、１４８・・・出力レジスタ、
Ｒｓ１・・・レジスタ、Ｒｓ２・・・レジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山浦 慎一 東京都大田区中馬込１丁目３番６号 株式 会社リコー内 (72)発明者 門脇 幸男 東京都大田区中馬込１丁目３番６号 株式 会社リコー内
Claims (17)
- 【請求項１】 ２つの入力手段と１つの出力手段をもつ
演算器であって、 第１の入力手段及び第２の入力手段はいずれも所定のビ
ット長の長さであり、かつ格納するデータのビット長に
応じて個数及びビット長が変化するデータ格納部を有
し、 出力手段は一方の入力手段における上記データ格納部の
個数以上の個数まで長さ１ビットであるフラグ格納部を
有し、 第１の入力手段の各データ格納部に格納されるデータと
これに対応する第２の入力手段の各データ格納部に格納
されるデータとを用いて同時に各データの組に共通の演
算を行う演算器において、 ２つの入力手段間で対応する各データ格納部に格納され
る２つのデータを用いてそれぞれ演算した結果に対応す
る条件フラグを出力手段の対応するフラグ格納部に格納
する演算器。 - 【請求項２】 請求項１に記載の演算器において、 第２の入力手段は少なくとも第１の入力手段のデータ格
納部のビット長以上の長さであり、かつ第１の入力手段
のデータ格納部と長さが等しい１個のデータ格納部を有
し、 第１の入力手段の各データ格納部に格納されるデータと
第２の入力手段の１個のデータ格納部に格納されるデー
タとを用いて同時に各データの組に共通の演算を行い、 第１の入力手段の各データと第２の入力手段のデータと
を用いて演算した結果に対応する条件フラグを出力手段
の対応するフラグ格納部に格納する演算器。 - 【請求項３】 ２つの入力手段と１つの出力手段をもつ
演算器であって、 第１の入力手段は所定のビット長の長さであり、かつ格
納するデータのビット長に応じて個数及びビット長が変
化するデータ格納部を有し、 第２の入力手段は第１の入力手段における上記データ格
納部の個数以上の個数まで長さ１ビットであるフラグ格
納部を有し、かつそれぞれのフラグ格納部中に先行する
演算における演算結果に対応した条件フラグを格納し、 第１の入力手段の各データ格納部に格納されるデータと
これに対応する第２の入力手段の各フラグ格納部に格納
される条件フラグとを用いて同時に各データと条件フラ
グの組に共通の演算を行い出力手段に格納する演算器。 - 【請求項４】 少なくとも１つの入力手段と、１つの出
力手段をもつ演算器であって、 入力手段及び出力手段は所定のビット長の長さであり、
かつ格納するデータのビット長に応じて個数及びビット
長が変化するデータ格納部を有し、 入力手段の各データ格納部に格納されるデータを用いて
同時に各データに共通の演算を行った結果得られたデー
タを対応する出力手段のデータ格納部に格納する演算器
において、 演算制御手段が入力手段における上記データ格納部の個
数以上の個数まで長さ１ビットであるフラグ格納部を有
し、かつそれぞれのフラグ格納部中に先行する演算にお
ける演算結果に対応した条件フラグを格納し、 各フラグ格納部が入力手段の各データ格納部に対応して
おり、入力手段の各データ格納部に格納されるデータが
演算に用いられる際に、当該データ格納部に対応する各
フラグ格納部に格納される条件フラグの内容によりデー
タ毎に演算に条件が与えられる演算器。 - 【請求項５】 請求項１または請求項２に記載の演算器
において、すべての条件フラグの論理和を求めて条件論
理和フラグとし、それを出力手段の対応するフラグ格納
部に格納する演算器。 - 【請求項６】 請求項１または請求項２に記載の演算器
において、すべての条件フラグの論理積を求めて条件論
理積フラグとし、それを出力手段の対応するフラグ格納
部に格納する演算器。 - 【請求項７】 請求項１に記載の演算器を備えた中央演
算処理装置。 - 【請求項８】 請求項２に記載の演算器を備えた中央演
算処理装置。 - 【請求項９】 請求項１に記載の演算器と請求項３に記
載の演算器とを備えた中央演算処理装置。 - 【請求項１０】 請求項１に記載の演算器と請求項４に
記載の演算器とを備えた中央演算処理装置。 - 【請求項１１】 請求項１に記載の演算器と請求項５に
記載の演算器と請求項６に記載の演算器とを備えた中央
演算処理装置。 - 【請求項１２】 請求項１に記載の演算器と請求項２に
記載の演算器と請求項３に記載の演算器と請求項４に記
載の演算器と請求項５に記載の演算器と請求項６に記載
の演算器とを備えた中央演算処理装置。 - 【請求項１３】 生成された複数の上記条件フラグを分
岐処理の判断条件とする条件分岐処理機能を備える、請
求項７、請求項８、請求項９、請求項１０、請求項１
１、または請求項１２に記載の中央演算処理装置。 - 【請求項１４】 請求項１または請求項２に記載の出力
手段上で最上位（あるいは最下位）に位置する“１”を
格納したフラグ格納部の位置を数値化する機能を備え
る、請求項７、請求項８、請求項９、請求項１０、請求
項１１、請求項１２または請求項１３に記載の中央演算
処理装置。 - 【請求項１５】 請求項１または請求項２に記載の出力
手段上で最上位（あるいは最下位）に位置する“０”を
格納したフラグ格納部の位置を数値化する機能を備え
る、請求項７、請求項８、請求項９、請求項１０、請求
項１１、請求項１２または請求項１３に記載の中央演算
処理装置。 - 【請求項１６】 請求項５に記載の条件論理和フラグを
分岐処理の判断条件とする条件分岐処理機能を備える、
請求項１１または請求項１２に記載の中央演算処理装
置。 - 【請求項１７】 請求項５に記載の条件論理積フラグを
分岐処理の判断条件とする条件分岐処理機能を備える、
請求項１１または請求項１２に記載の中央演算処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21702798A JP3652518B2 (ja) | 1998-07-31 | 1998-07-31 | Ｓｉｍｄ方式の演算器及び演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21702798A JP3652518B2 (ja) | 1998-07-31 | 1998-07-31 | Ｓｉｍｄ方式の演算器及び演算処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000047998A true JP2000047998A (ja) | 2000-02-18 |
| JP3652518B2 JP3652518B2 (ja) | 2005-05-25 |
Family
ID=16697697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21702798A Expired - Fee Related JP3652518B2 (ja) | 1998-07-31 | 1998-07-31 | Ｓｉｍｄ方式の演算器及び演算処理装置 |
Country Status (1)
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|---|---|
| JP (1) | JP3652518B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006066262A2 (en) * | 2004-12-17 | 2006-06-22 | Intel Corporation | Evalutation unit for single instruction, multiple data execution engine flag registers |
| US7185176B2 (en) | 2002-06-03 | 2007-02-27 | Matsushita Electric Industrial Co., Ltd, | Processor executing SIMD instructions |
| US7281117B2 (en) | 2002-09-25 | 2007-10-09 | Matsushita Electric Industrial Co., Ltd. | Processor executing SIMD instructions |
| JP2007268156A (ja) * | 2006-03-31 | 2007-10-18 | Aloka Co Ltd | 超音波診断装置用プロセッサ |
| JP2008071130A (ja) * | 2006-09-14 | 2008-03-27 | Ricoh Co Ltd | Ｓｉｍｄ型マイクロプロセッサ |
| KR100863515B1 (ko) | 2006-10-13 | 2008-10-15 | 연세대학교 산학협력단 | 비디오 신호의 디코딩 방법 및 장치 |
| US8086830B2 (en) | 2005-03-31 | 2011-12-27 | Panasonic Corporation | Arithmetic processing apparatus |
| JP2014179076A (ja) * | 2013-03-14 | 2014-09-25 | Intel Corp | 複数データ要素対複数データ要素比較プロセッサ、方法、システム、および命令 |
| EP2798458A1 (en) * | 2011-12-29 | 2014-11-05 | Intel Corporation | Packed data operation mask comparison processors, methods, systems, and instructions |
-
1998
- 1998-07-31 JP JP21702798A patent/JP3652518B2/ja not_active Expired - Fee Related
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7185176B2 (en) | 2002-06-03 | 2007-02-27 | Matsushita Electric Industrial Co., Ltd, | Processor executing SIMD instructions |
| US7281117B2 (en) | 2002-09-25 | 2007-10-09 | Matsushita Electric Industrial Co., Ltd. | Processor executing SIMD instructions |
| US7594099B2 (en) | 2002-09-25 | 2009-09-22 | Panasonic Corporation | Processor executing SIMD instructions |
| GB2436499A (en) * | 2004-12-17 | 2007-09-26 | Intel Corp | Evalutation unit for single instruction, multiple data execution engine flag registers |
| DE112005003130B4 (de) * | 2004-12-17 | 2009-09-17 | Intel Corporation, Santa Clara | Verfahren und Vorrichtung zum Bewerten von Flag-Registern in einer Einzelbefehl-Mehrdaten-Ausführungsmaschine |
| US7219213B2 (en) | 2004-12-17 | 2007-05-15 | Intel Corporation | Flag bits evaluation for multiple vector SIMD channels execution |
| JP4901754B2 (ja) * | 2004-12-17 | 2012-03-21 | インテル・コーポレーション | 単一命令複数データ実行エンジンのフラグレジスタのための評価ユニット |
| WO2006066262A2 (en) * | 2004-12-17 | 2006-06-22 | Intel Corporation | Evalutation unit for single instruction, multiple data execution engine flag registers |
| JP2008524723A (ja) * | 2004-12-17 | 2008-07-10 | インテル・コーポレーション | 単一命令複数データ実行エンジンのフラグレジスタのための評価ユニット |
| WO2006066262A3 (en) * | 2004-12-17 | 2006-12-14 | Intel Corp | Evalutation unit for single instruction, multiple data execution engine flag registers |
| GB2436499B (en) * | 2004-12-17 | 2009-07-22 | Intel Corp | Evalutation unit for single instruction, multiple data execution engine flag registers |
| US8086830B2 (en) | 2005-03-31 | 2011-12-27 | Panasonic Corporation | Arithmetic processing apparatus |
| JP2007268156A (ja) * | 2006-03-31 | 2007-10-18 | Aloka Co Ltd | 超音波診断装置用プロセッサ |
| JP2008071130A (ja) * | 2006-09-14 | 2008-03-27 | Ricoh Co Ltd | Ｓｉｍｄ型マイクロプロセッサ |
| KR100863515B1 (ko) | 2006-10-13 | 2008-10-15 | 연세대학교 산학협력단 | 비디오 신호의 디코딩 방법 및 장치 |
| EP2798458A1 (en) * | 2011-12-29 | 2014-11-05 | Intel Corporation | Packed data operation mask comparison processors, methods, systems, and instructions |
| EP2798458A4 (en) * | 2011-12-29 | 2017-05-17 | Intel Corporation | Packed data operation mask comparison processors, methods, systems, and instructions |
| JP2014179076A (ja) * | 2013-03-14 | 2014-09-25 | Intel Corp | 複数データ要素対複数データ要素比較プロセッサ、方法、システム、および命令 |
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