JPH09198231A - 演算処理装置 - Google Patents
演算処理装置Info
- Publication number
- JPH09198231A JPH09198231A JP8027264A JP2726496A JPH09198231A JP H09198231 A JPH09198231 A JP H09198231A JP 8027264 A JP8027264 A JP 8027264A JP 2726496 A JP2726496 A JP 2726496A JP H09198231 A JPH09198231 A JP H09198231A
- Authority
- JP
- Japan
- Prior art keywords
- arithmetic
- register
- mask
- processing
- fields
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Executing Machine-Instructions (AREA)
- Advance Control (AREA)
Abstract
(57)【要約】
【課題】 同一の演算処理を並行して行う複数個の演算
器を備えた演算処理装置に於いて、マスク処理を高速に
行えるようにする。 【解決手段】 マスク用レジスタ１０２の各ビットＦ０
〜Ｆ３には、演算結果格納用レジスタ１０５のフィール
ド１０５−０〜１０５−３をマスクするか否かを示すマ
スク情報が格納されており、マスク用レジスタ１０２
は、各ビットＦ０〜Ｆ３に格納されているマスク情報に
従った書き込みイネーブル信号を各フィールド１０５−
０〜１０５−３に対して出力する。従って、マスク用レ
ジスタ１０２にマスク情報を書き込んでおくだけで、演
算器１０１−０〜１０１−３の演算結果をフィールド１
０５−０〜１０５−３に書き込むか否かを制御するとい
ったマスク処理を行うことができる。
器を備えた演算処理装置に於いて、マスク処理を高速に
行えるようにする。 【解決手段】 マスク用レジスタ１０２の各ビットＦ０
〜Ｆ３には、演算結果格納用レジスタ１０５のフィール
ド１０５−０〜１０５−３をマスクするか否かを示すマ
スク情報が格納されており、マスク用レジスタ１０２
は、各ビットＦ０〜Ｆ３に格納されているマスク情報に
従った書き込みイネーブル信号を各フィールド１０５−
０〜１０５−３に対して出力する。従って、マスク用レ
ジスタ１０２にマスク情報を書き込んでおくだけで、演
算器１０１−０〜１０１−３の演算結果をフィールド１
０５−０〜１０５−３に書き込むか否かを制御するとい
ったマスク処理を行うことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロプロセッ
サ等に使用される演算処理装置に関し、特に、単一の命
令によって制御される同一構造の演算器を複数備えた演
算処理装置に関する。
サ等に使用される演算処理装置に関し、特に、単一の命
令によって制御される同一構造の演算器を複数備えた演
算処理装置に関する。
【０００２】
【従来の技術】従来、ＲＩＳＣ（Ｒｅｄｕｃｅｄ Ｉｎ
ｓｔｒｕｃｔｉｏｎ Ｓｅｔ Ｃｏｍｐｕｔｅｒ）型の
汎用マイクロプロセッサでは、１命令で処理できるワー
ド長を増やしたり（高精度化）、ＲＩＳＣ命令の実行パ
イプラインの段数を増加させて動作周波数を向上させた
り（スーパーパイプライン化）、或いは演算器等を複数
個搭載して演算処理を並列実行する（スーパースカラ
化）等の工夫をすることによって、整数演算や浮動小数
点演算の処理性能の向上を図ってきた。一方、ＪＰＥＧ
（Ｊｏｉｎｔ Ｐｈｏｔｏｇｒａｐｈｉｃ Ｅｘｐｅｒ
ｔｓ Ｇｒｏｕｐ）やＭＰＥＧ（Ｍｏｖｉｎｇ Ｐｉｃ
ｔｕｒｅ Ｅｘｐｅｒｔｓ Ｇｒｏｕｐ）等の画像圧縮
伸張処理や、３Ｄレンダリング処理に代表される画像処
理では、画素データの精度（ダイナミックレンジ）は高
々８ビットから１６ビット程度である。従って、これら
の画像処理を、従来のＲＩＳＣプロセッサであるＲ４０
００や２１１６４等で実行する場合、データの必要精度
に関係なく、６４ビットの演算器を用いて１画素ずつ処
理を行わなければならず、非効率的であった。
ｓｔｒｕｃｔｉｏｎ Ｓｅｔ Ｃｏｍｐｕｔｅｒ）型の
汎用マイクロプロセッサでは、１命令で処理できるワー
ド長を増やしたり（高精度化）、ＲＩＳＣ命令の実行パ
イプラインの段数を増加させて動作周波数を向上させた
り（スーパーパイプライン化）、或いは演算器等を複数
個搭載して演算処理を並列実行する（スーパースカラ
化）等の工夫をすることによって、整数演算や浮動小数
点演算の処理性能の向上を図ってきた。一方、ＪＰＥＧ
（Ｊｏｉｎｔ Ｐｈｏｔｏｇｒａｐｈｉｃ Ｅｘｐｅｒ
ｔｓ Ｇｒｏｕｐ）やＭＰＥＧ（Ｍｏｖｉｎｇ Ｐｉｃ
ｔｕｒｅ Ｅｘｐｅｒｔｓ Ｇｒｏｕｐ）等の画像圧縮
伸張処理や、３Ｄレンダリング処理に代表される画像処
理では、画素データの精度（ダイナミックレンジ）は高
々８ビットから１６ビット程度である。従って、これら
の画像処理を、従来のＲＩＳＣプロセッサであるＲ４０
００や２１１６４等で実行する場合、データの必要精度
に関係なく、６４ビットの演算器を用いて１画素ずつ処
理を行わなければならず、非効率的であった。
【０００３】これに対して、ＵｌｔｒａＳＰＡＣやＰＡ
７１００ＬＣ等のＲＩＳＣプロセッサでは、画素データ
を処理する専用の演算器や命令セットを拡張することに
よって、画像処理を効率良く実行できるようにしてい
る。処理単位が６４ビットのＵｌｔｒａＳＰＡＣや処理
単位が３２ビットのＰＡ７１００ＬＣでは、６４ビット
または３２ビットの演算器を、８ビットまたは１６ビッ
トという低精度の複数個の演算器に分割し、更に、各演
算器の演算結果を格納するレジスタに関しても、それを
各演算器の精度に応じたビット幅を有する複数のフィー
ルドに分割することにより、複数の画像データを並列に
演算処理できるようにしたＳＩＭＤ（Ｓｉｎｇｌｅ Ｉ
ｎｓｔｒｕｃｔｉｏｎ Ｍｕｌｔｉｐｌｅ Ｄａｔａ）
構造を採用している。このようにすることにより、Ｒ４
０００や２１１６４と比較して画像データに対する演算
処理性能は向上される。
７１００ＬＣ等のＲＩＳＣプロセッサでは、画素データ
を処理する専用の演算器や命令セットを拡張することに
よって、画像処理を効率良く実行できるようにしてい
る。処理単位が６４ビットのＵｌｔｒａＳＰＡＣや処理
単位が３２ビットのＰＡ７１００ＬＣでは、６４ビット
または３２ビットの演算器を、８ビットまたは１６ビッ
トという低精度の複数個の演算器に分割し、更に、各演
算器の演算結果を格納するレジスタに関しても、それを
各演算器の精度に応じたビット幅を有する複数のフィー
ルドに分割することにより、複数の画像データを並列に
演算処理できるようにしたＳＩＭＤ（Ｓｉｎｇｌｅ Ｉ
ｎｓｔｒｕｃｔｉｏｎ Ｍｕｌｔｉｐｌｅ Ｄａｔａ）
構造を採用している。このようにすることにより、Ｒ４
０００や２１１６４と比較して画像データに対する演算
処理性能は向上される。
【０００４】図４は従来のＳＩＭＤ構造を採用したプロ
セッサの演算処理装置の構成例を示したブロック図であ
り、演算器１０１と、演算対象となるデータが格納され
るデータ格納用レジスタ１０３，１０４と、演算結果格
納用レジスタ４０１とから構成されている。
セッサの演算処理装置の構成例を示したブロック図であ
り、演算器１０１と、演算対象となるデータが格納され
るデータ格納用レジスタ１０３，１０４と、演算結果格
納用レジスタ４０１とから構成されている。
【０００５】演算器１０１は、外部から与えられる演算
制御信号によってより低い精度の４個の演算器１０１−
０〜１０１−３として動作可能な構造を有する。データ
格納用レジスタ１０３，１０４及び演算結果格納用レジ
スタ４０１は、それぞれ演算器１０１−０〜１０１−３
に対応する４個のフィールドに分割されている。このよ
うに、演算器１０１を４個の演算器１０１−０〜１０１
−３に分割すると共に、データ格納用レジスタ１０３，
１０４をそれぞれ４個のフィールドに分割することによ
り、各フィールドに格納されているデータをそれぞれ独
立したデータと見做して４個の演算器１０１−０〜１０
１−３で並列に同一の演算処理を行うことができるの
で、演算処理性能を向上させることができる。尚、各演
算器１０１−０〜１０１−３の演算結果は、演算結果格
納用レジスタ４０１の対応するフィールドに格納され
る。
制御信号によってより低い精度の４個の演算器１０１−
０〜１０１−３として動作可能な構造を有する。データ
格納用レジスタ１０３，１０４及び演算結果格納用レジ
スタ４０１は、それぞれ演算器１０１−０〜１０１−３
に対応する４個のフィールドに分割されている。このよ
うに、演算器１０１を４個の演算器１０１−０〜１０１
−３に分割すると共に、データ格納用レジスタ１０３，
１０４をそれぞれ４個のフィールドに分割することによ
り、各フィールドに格納されているデータをそれぞれ独
立したデータと見做して４個の演算器１０１−０〜１０
１−３で並列に同一の演算処理を行うことができるの
で、演算処理性能を向上させることができる。尚、各演
算器１０１−０〜１０１−３の演算結果は、演算結果格
納用レジスタ４０１の対応するフィールドに格納され
る。
【０００６】
【発明が解決しようとする課題】上述した従来のＳＩＭ
Ｄ構造を採用したプロセッサの演算処理装置は、データ
格納用レジスタの各フィールドに格納されたデータに対
して同一の演算処理を行い、演算結果を演算結果格納用
レジスタの各フィールドに直接書き込む構造であるた
め、演算結果格納用レジスタの特定のフィールドを新た
な演算結果で更新し、他のフィールドは古い値のままに
するといったマスク処理を行う場合、多くの命令が必要
となる。画像処理の場合、奥行き（Ｚ値）判定処理，画
像の奥行きに応じた重ね合わせ処理，動き補償予測処理
等に於いて、マスク処理は多用されるため、マスク処理
のために多くの命令が必要になる従来の演算処理装置で
は処理速度の大幅な低下を招いてしまう。
Ｄ構造を採用したプロセッサの演算処理装置は、データ
格納用レジスタの各フィールドに格納されたデータに対
して同一の演算処理を行い、演算結果を演算結果格納用
レジスタの各フィールドに直接書き込む構造であるた
め、演算結果格納用レジスタの特定のフィールドを新た
な演算結果で更新し、他のフィールドは古い値のままに
するといったマスク処理を行う場合、多くの命令が必要
となる。画像処理の場合、奥行き（Ｚ値）判定処理，画
像の奥行きに応じた重ね合わせ処理，動き補償予測処理
等に於いて、マスク処理は多用されるため、マスク処理
のために多くの命令が必要になる従来の演算処理装置で
は処理速度の大幅な低下を招いてしまう。
【０００７】図５は、図４に示した演算処理装置にマス
ク処理を行わせるために必要となる命令列を示した図で
ある。
ク処理を行わせるために必要となる命令列を示した図で
ある。
【０００８】図５に於いて、第１番目の命令「ＡＤＤ４
ｒ４，ｒ０，ｒ３」は、レジスタｒ３（図４のレジス
タ４０１に対応）に格納されている古い値と常に０を保
持しているレジスタｒ０の内容とを加算し、レジスタｒ
４に格納することを指示する命令である。
ｒ４，ｒ０，ｒ３」は、レジスタｒ３（図４のレジス
タ４０１に対応）に格納されている古い値と常に０を保
持しているレジスタｒ０の内容とを加算し、レジスタｒ
４に格納することを指示する命令である。
【０００９】第２番目の命令「ＡＤＤ４ ｒ３，ｒ１，
ｒ２」は、レジスタｒ１，ｒ２（図４のレジスタ１０
３，１０４に対応）に格納されている値を加算し、加算
結果をレジスタｒ３に格納することを指示する命令であ
る。
ｒ２」は、レジスタｒ１，ｒ２（図４のレジスタ１０
３，１０４に対応）に格納されている値を加算し、加算
結果をレジスタｒ３に格納することを指示する命令であ
る。
【００１０】第３番目の命令「ＡＤＤ４ ｒ５，ｒ０，
ｉｍｍ」は、即値ｉｍｍとレジスタｒ０の内容とを加算
することによりマスクパタンを生成し、生成したマスク
パタンをレジスタｒ５に格納することを指示する命令で
ある。
ｉｍｍ」は、即値ｉｍｍとレジスタｒ０の内容とを加算
することによりマスクパタンを生成し、生成したマスク
パタンをレジスタｒ５に格納することを指示する命令で
ある。
【００１１】第４番目の命令「ＡＮＤ ｒ３，ｒ３，ｒ
５」は、レジスタｒ３，ｒ５の論理積をとり、その結果
をレジスタｒ３に格納することを指示する命令である。
５」は、レジスタｒ３，ｒ５の論理積をとり、その結果
をレジスタｒ３に格納することを指示する命令である。
【００１２】第５番目の命令「ＮＯＲ ｒ５，ｒ０，ｒ
５」は、レジスタｒ０，ｒ５の否定論理和をとり、その
結果をレジスタｒ５に格納することを指示する命令であ
る。
５」は、レジスタｒ０，ｒ５の否定論理和をとり、その
結果をレジスタｒ５に格納することを指示する命令であ
る。
【００１３】第６番目の命令「ＡＮＤ ｒ４，ｒ４，ｒ
５」は、レジスタｒ４，ｒ５の論理積をとり、その結果
をレジスタｒ４に格納することを指示する命令である。
５」は、レジスタｒ４，ｒ５の論理積をとり、その結果
をレジスタｒ４に格納することを指示する命令である。
【００１４】第７番目の命令「ＯＲ ｒ３，ｒ３，ｒ
４」は、レジスタｒ３，ｒ４の論理和をとり、その結果
をレジスタｒ３に格納することを指示する命令である。
４」は、レジスタｒ３，ｒ４の論理和をとり、その結果
をレジスタｒ３に格納することを指示する命令である。
【００１５】以上の７個の命令を実行することにより、
マスク処理が行われ、その結果がレジスタｒ３に格納さ
れる。
マスク処理が行われ、その結果がレジスタｒ３に格納さ
れる。
【００１６】尚、ＳＩＭＤ構造を採用したプロセッサの
演算処理装置としては、特願平５−１８９５８５号公報
に記載されている演算処理装置のように、演算制御信号
入力を持たず、複数の演算器を最初から備えたものも知
られているが、特願平５−１８９５８５号公報に記載さ
れている演算処理装置も、図４に示した演算処理装置と
同様に、各演算器の演算結果をレジスタに直接書き込む
構造であるので、上述したと同様の問題点がある。
演算処理装置としては、特願平５−１８９５８５号公報
に記載されている演算処理装置のように、演算制御信号
入力を持たず、複数の演算器を最初から備えたものも知
られているが、特願平５−１８９５８５号公報に記載さ
れている演算処理装置も、図４に示した演算処理装置と
同様に、各演算器の演算結果をレジスタに直接書き込む
構造であるので、上述したと同様の問題点がある。
【００１７】そこで、本発明の目的は、マスク処理を行
うために必要となる命令数を少なくすることができる演
算処理装置を提供することにある。
うために必要となる命令数を少なくすることができる演
算処理装置を提供することにある。
【００１８】
【課題を解決するための手段】本発明は上記目的を達成
するため、同一の演算処理を並行して行う複数個の演算
器を備えた演算処理装置に於いて、書込イネーブル信号
によって書き込み制御が可能な、前記各演算器毎の演算
結果格納用レジスタと、該各演算結果格納用レジスタ毎
のマスク情報を保持し、保持している各マスク情報に従
って、前記各演算結果格納用レジスタに対して対応する
演算器の演算結果を書き込むか否かを制御する書込イネ
ーブル信号を出力するマスク用レジスタとを備えたもの
である。
するため、同一の演算処理を並行して行う複数個の演算
器を備えた演算処理装置に於いて、書込イネーブル信号
によって書き込み制御が可能な、前記各演算器毎の演算
結果格納用レジスタと、該各演算結果格納用レジスタ毎
のマスク情報を保持し、保持している各マスク情報に従
って、前記各演算結果格納用レジスタに対して対応する
演算器の演算結果を書き込むか否かを制御する書込イネ
ーブル信号を出力するマスク用レジスタとを備えたもの
である。
【００１９】この構成に於いては、マスク用レジスタ
が、保持している各演算結果格納用レジスタ毎のマスク
情報に従って、各演算結果格納用レジスタに対して対応
する演算器の演算結果を書き込むか否かを制御する書込
イネーブル信号を出力する。
が、保持している各演算結果格納用レジスタ毎のマスク
情報に従って、各演算結果格納用レジスタに対して対応
する演算器の演算結果を書き込むか否かを制御する書込
イネーブル信号を出力する。
【００２０】また、本発明は、各演算器の演算結果に従
ってマスク処理を行うことを可能にすると共に、その際
の命令数を少なくするため、同一の演算処理を並行して
行う複数個の演算器を備えた演算処理装置に於いて、書
込イネーブル信号によって書き込み制御が可能な、前記
各演算器毎の演算結果格納用レジスタと、前記各演算器
が生成する演算フラグに基づいて、前記各演算結果格納
用レジスタに対して対応する演算器の演算結果を書き込
むか否かを制御する書込イネーブル信号を出力する論理
回路とを備えたものである。
ってマスク処理を行うことを可能にすると共に、その際
の命令数を少なくするため、同一の演算処理を並行して
行う複数個の演算器を備えた演算処理装置に於いて、書
込イネーブル信号によって書き込み制御が可能な、前記
各演算器毎の演算結果格納用レジスタと、前記各演算器
が生成する演算フラグに基づいて、前記各演算結果格納
用レジスタに対して対応する演算器の演算結果を書き込
むか否かを制御する書込イネーブル信号を出力する論理
回路とを備えたものである。
【００２１】この構成に於いては、論理回路が、各演算
器で生成された演算フラグに基づいて、各演算結果格納
用レジスタに対して対応する演算器の演算結果を書き込
むか否かを制御する書込イネーブル信号を出力する。
器で生成された演算フラグに基づいて、各演算結果格納
用レジスタに対して対応する演算器の演算結果を書き込
むか否かを制御する書込イネーブル信号を出力する。
【００２２】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して詳細に説明する。
図面を参照して詳細に説明する。
【００２３】図１は本発明の一実施例のブロック図であ
り、演算器１０１と、マスク用レジスタ１０２と、デー
タ格納用レジスタ１０３，１０４と、演算結果格納用レ
ジスタ１０５とから構成されている。
り、演算器１０１と、マスク用レジスタ１０２と、デー
タ格納用レジスタ１０３，１０４と、演算結果格納用レ
ジスタ１０５とから構成されている。
【００２４】演算器１０１は、外部から与えられる演算
制御信号によって４個の演算器１０１−０〜１０１−３
として並列動作可能な構造を有している。
制御信号によって４個の演算器１０１−０〜１０１−３
として並列動作可能な構造を有している。
【００２５】データ格納用レジスタ１０３，１０４は、
それぞれ演算器１０１−０〜１０１−３に対応する４個
のフィールドに分割されており、各フィールドには演算
器１０１−０〜１０１−３で演算を行うデータが格納さ
れる。
それぞれ演算器１０１−０〜１０１−３に対応する４個
のフィールドに分割されており、各フィールドには演算
器１０１−０〜１０１−３で演算を行うデータが格納さ
れる。
【００２６】演算結果格納用レジスタ１０５は、演算器
１０１−０〜１０１−３に対応する４個のフィールド１
０５−０〜１０５−３に分割されている。また、各フィ
ールド１０５−０〜１０５−３は書込イネーブル信号に
よって個別に書き込み制御が可能になっている。
１０１−０〜１０１−３に対応する４個のフィールド１
０５−０〜１０５−３に分割されている。また、各フィ
ールド１０５−０〜１０５−３は書込イネーブル信号に
よって個別に書き込み制御が可能になっている。
【００２７】マスク用レジスタ１０２は、４ビット構成
のレジスタであり、各ビットＦ０〜Ｆ３には、演算結果
格納用レジスタ１０５の各フィールド１０５−０〜１０
５−３をマスクするか否かを示すマスク情報が格納され
る。また、マスク用レジスタ１０２は、各ビットＦ０〜
Ｆ３の値に従った書込イネーブル信号を、各フィールド
１０５−０〜１０５−３に対して出力する。
のレジスタであり、各ビットＦ０〜Ｆ３には、演算結果
格納用レジスタ１０５の各フィールド１０５−０〜１０
５−３をマスクするか否かを示すマスク情報が格納され
る。また、マスク用レジスタ１０２は、各ビットＦ０〜
Ｆ３の値に従った書込イネーブル信号を、各フィールド
１０５−０〜１０５−３に対して出力する。
【００２８】このような構成をとることにより、図５の
命令列によって行われるマスク処理と同等のマスク処理
を、図２に示す命令列で実行することが可能になる。
命令列によって行われるマスク処理と同等のマスク処理
を、図２に示す命令列で実行することが可能になる。
【００２９】図２に於いて、第１番目の命令「ＳＥＴ
ｒ４，ｉｍｍ」は、レジスタｒ４（図１のマスク用レジ
スタ１０２に対応）にマスク処理のためのビット列ｉｍ
ｍを格納することを指示する命令であり、第２番目の命
令「ＡＤＤ４ ｒ３，ｒ１，ｒ２，ｒ４」は、レジスタ
ｒ４の内容に従って演算結果格納用レジスタ１０５の各
フィールド１０５−０〜１０５−３をマスクすることを
指示すると共に、レジスタｒ１，ｒ２（図１のデータ格
納用レジスタ１０３，１０４に対応）の内容を加算して
加算結果をレジスタｒ３（図１の演算結果格納用レジス
タ１０５に対応）に格納することを指示する命令であ
る。このように、本実施例によれば、図５に示した７個
の命令から構成される命令列を、図２に示すような２個
の命令から構成される命令列で置き換えることが可能に
なるため、マスク処理を実行するために必要となる命令
数を約７０％削減できる。
ｒ４，ｉｍｍ」は、レジスタｒ４（図１のマスク用レジ
スタ１０２に対応）にマスク処理のためのビット列ｉｍ
ｍを格納することを指示する命令であり、第２番目の命
令「ＡＤＤ４ ｒ３，ｒ１，ｒ２，ｒ４」は、レジスタ
ｒ４の内容に従って演算結果格納用レジスタ１０５の各
フィールド１０５−０〜１０５−３をマスクすることを
指示すると共に、レジスタｒ１，ｒ２（図１のデータ格
納用レジスタ１０３，１０４に対応）の内容を加算して
加算結果をレジスタｒ３（図１の演算結果格納用レジス
タ１０５に対応）に格納することを指示する命令であ
る。このように、本実施例によれば、図５に示した７個
の命令から構成される命令列を、図２に示すような２個
の命令から構成される命令列で置き換えることが可能に
なるため、マスク処理を実行するために必要となる命令
数を約７０％削減できる。
【００３０】次に、現画面の奇数ライン上の画素データ
と前画面の奇数ライン上の画素データとの誤差、及び現
画面の偶数ライン上の画素データと前画面の偶数ライン
上の画素データとの誤差をそれぞれ求める場合を例にと
って、本実施例の動作を説明する。尚、上述したような
処理は、ＭＰＥＧ等の動画像圧縮処理の動き補償予測処
理に於いて行われる処理である。
と前画面の奇数ライン上の画素データとの誤差、及び現
画面の偶数ライン上の画素データと前画面の偶数ライン
上の画素データとの誤差をそれぞれ求める場合を例にと
って、本実施例の動作を説明する。尚、上述したような
処理は、ＭＰＥＧ等の動画像圧縮処理の動き補償予測処
理に於いて行われる処理である。
【００３１】先ず、ＳＥＴ命令を用いてマスク用レジス
タ１０２の各ビットＦ０，Ｆ１，Ｆ２，Ｆ３にそれぞれ
“１”，“０”，“１”，“０”のマスクパタンを格納
する。これにより、マスク用レジスタ１０２から各フィ
ールド１０５−０〜１０５−３に供給される書込イネー
ブル信号がそれぞれ“１”，“０”，“１”，“１”と
なり、フィールド１０５−１，１０５−３に対する演算
結果の書き込みがマスクされる。
タ１０２の各ビットＦ０，Ｆ１，Ｆ２，Ｆ３にそれぞれ
“１”，“０”，“１”，“０”のマスクパタンを格納
する。これにより、マスク用レジスタ１０２から各フィ
ールド１０５−０〜１０５−３に供給される書込イネー
ブル信号がそれぞれ“１”，“０”，“１”，“１”と
なり、フィールド１０５−１，１０５−３に対する演算
結果の書き込みがマスクされる。
【００３２】次いで、演算結果格納用レジスタ１０５の
各フィールド１０５−０〜１０５−３に０を格納すると
共に、図示を省略した累積値保存用レジスタに０を格納
する。
各フィールド１０５−０〜１０５−３に０を格納すると
共に、図示を省略した累積値保存用レジスタに０を格納
する。
【００３３】その後、データ格納用レジスタ１０３の４
個のフィールドに、それぞれ現画面の第１ライン〜第４
ライン上の第１番目の画素データを書き込むと共に、デ
ータ格納用レジスタ１０４の４個のフィールドに、それ
ぞれ前画面の第１ライン〜第４ライン上の第１番目の画
素データを書き込む。
個のフィールドに、それぞれ現画面の第１ライン〜第４
ライン上の第１番目の画素データを書き込むと共に、デ
ータ格納用レジスタ１０４の４個のフィールドに、それ
ぞれ前画面の第１ライン〜第４ライン上の第１番目の画
素データを書き込む。
【００３４】次いで、各演算器１０１−０〜１０１−３
に減算動作を行わせる。これにより、各演算器１０１−
０〜１０１−３から、前画面の第１ライン〜第４ライン
の第１番目の画素データと現画面の第１ライン〜第４ラ
インの第１番目の画素データとの誤差が出力される。
に減算動作を行わせる。これにより、各演算器１０１−
０〜１０１−３から、前画面の第１ライン〜第４ライン
の第１番目の画素データと現画面の第１ライン〜第４ラ
インの第１番目の画素データとの誤差が出力される。
【００３５】この時、演算結果格納用レジスタ１０５の
フィールド１０５−１，１０５−３は、書込イネーブル
信号によってマスクされているので、演算器１０１−
１，１０１−３から出力される第２ライン，第４ライン
の誤差はフィールド１０５−１，１０５−３に格納され
ず、演算器１０１−０，１０１−２から出力される第１
ライン，第３ラインの誤差のみがフィールド１０５−
０，１０５−２に格納される。
フィールド１０５−１，１０５−３は、書込イネーブル
信号によってマスクされているので、演算器１０１−
１，１０１−３から出力される第２ライン，第４ライン
の誤差はフィールド１０５−１，１０５−３に格納され
ず、演算器１０１−０，１０１−２から出力される第１
ライン，第３ラインの誤差のみがフィールド１０５−
０，１０５−２に格納される。
【００３６】その後、図示を省略した演算手段によって
演算結果格納用レジスタ１０５の各フィールド１０５−
０〜１０５−３に格納されている誤差を累算し、更に、
累積値保存用レジスタに保存されている累積値と上記累
算結果とを加算した値を累積値保存用レジスタに格納す
る。
演算結果格納用レジスタ１０５の各フィールド１０５−
０〜１０５−３に格納されている誤差を累算し、更に、
累積値保存用レジスタに保存されている累積値と上記累
算結果とを加算した値を累積値保存用レジスタに格納す
る。
【００３７】次いで、データ格納用レジスタ１０３の４
個のフィールドに、それぞれ現画面の第１ライン〜第４
ライン上の第２番目の画素データを書き込むと共に、デ
ータ格納用レジスタ１０４の４個のフィールドに、それ
ぞれ前画面の第１ライン〜第４ライン上の第２番目の画
素データを書き込み、以下前述したと同様の処理を全ラ
インについて行う。この時、レジスタ１０５のフィール
ド１０５−１，１０５−３はマスクされ、０を保持して
いるので、上記した処理を行うことにより、現画面の奇
数ライン上の画素データと前画面の奇数ライン上の画素
データとの誤差を求めることができる。
個のフィールドに、それぞれ現画面の第１ライン〜第４
ライン上の第２番目の画素データを書き込むと共に、デ
ータ格納用レジスタ１０４の４個のフィールドに、それ
ぞれ前画面の第１ライン〜第４ライン上の第２番目の画
素データを書き込み、以下前述したと同様の処理を全ラ
インについて行う。この時、レジスタ１０５のフィール
ド１０５−１，１０５−３はマスクされ、０を保持して
いるので、上記した処理を行うことにより、現画面の奇
数ライン上の画素データと前画面の奇数ライン上の画素
データとの誤差を求めることができる。
【００３８】その後、現画面の偶数ライン上の画像デー
タと前画面の偶数ライン上の画像データとの誤差を求め
るために、ＳＥＴ命令を用いてマスク用レジスタ１０２
の各ビットＦ０，Ｆ１，Ｆ２，Ｆ３にそれぞれ“０”，
“１”，“０”，“１”のマスクパタンを格納する。こ
れにより、マスク用レジスタ１０２から各フィールド１
０５−０〜１０５−３に供給される書込イネーブル信号
がそれぞれ“０”，“１”，“０”，“１”となり、フ
ィールド１０５−０，１０５−２がマスクされる。
タと前画面の偶数ライン上の画像データとの誤差を求め
るために、ＳＥＴ命令を用いてマスク用レジスタ１０２
の各ビットＦ０，Ｆ１，Ｆ２，Ｆ３にそれぞれ“０”，
“１”，“０”，“１”のマスクパタンを格納する。こ
れにより、マスク用レジスタ１０２から各フィールド１
０５−０〜１０５−３に供給される書込イネーブル信号
がそれぞれ“０”，“１”，“０”，“１”となり、フ
ィールド１０５−０，１０５−２がマスクされる。
【００３９】以後、前述したと同様の処理を全てのライ
ンについて行う。この場合、レジスタ１０５のフィール
ド１０５−０，１０５−２はマスクされ、０を保持して
いるので、上記した処理を行うことにより、現画面の偶
数ライン上の画素データと前画面の偶数ライン上の画素
データとの誤差を求めることができる。
ンについて行う。この場合、レジスタ１０５のフィール
ド１０５−０，１０５−２はマスクされ、０を保持して
いるので、上記した処理を行うことにより、現画面の偶
数ライン上の画素データと前画面の偶数ライン上の画素
データとの誤差を求めることができる。
【００４０】次に本発明の他の実施例について説明す
る。図３は本発明の他の実施例のブロック図であり、演
算器２０１と、論理回路２０２と、データ格納用レジス
タ１０３，１０４と、演算結果格納用レジスタ１０５と
から構成されている。
る。図３は本発明の他の実施例のブロック図であり、演
算器２０１と、論理回路２０２と、データ格納用レジス
タ１０３，１０４と、演算結果格納用レジスタ１０５と
から構成されている。
【００４１】演算器２０１は、外部から与えられる演算
制御信号によって４個の演算器２０１−０〜２０１−３
として並列動作可能な構成を有する。また、各演算器２
０１−１〜２０３−３はそれぞれ演算フラグを生成する
構造を有している。ここで、演算フラグとは、符号フラ
グ，ゼロフラグ等である。
制御信号によって４個の演算器２０１−０〜２０１−３
として並列動作可能な構成を有する。また、各演算器２
０１−１〜２０３−３はそれぞれ演算フラグを生成する
構造を有している。ここで、演算フラグとは、符号フラ
グ，ゼロフラグ等である。
【００４２】データ格納用レジスタ１０３，１０４は、
それぞれ演算器２０１−０〜２０１−３に対応する４個
のフィールドに分割されており、各フィールドには対応
する演算器２０１−０〜２０１−３で演算を行うデータ
が格納される。
それぞれ演算器２０１−０〜２０１−３に対応する４個
のフィールドに分割されており、各フィールドには対応
する演算器２０１−０〜２０１−３で演算を行うデータ
が格納される。
【００４３】演算結果格納用レジスタ１０５は、演算器
２０１−０〜２０１−３に対応する４個のフィールド１
０５−０〜１０５−３に分割されている。また、各フィ
ールド１０５−０〜１０５−３は書込イネーブル信号に
よって個別に書き込み制御が可能になっている。
２０１−０〜２０１−３に対応する４個のフィールド１
０５−０〜１０５−３に分割されている。また、各フィ
ールド１０５−０〜１０５−３は書込イネーブル信号に
よって個別に書き込み制御が可能になっている。
【００４４】論理回路２０２は、各演算器２０１−０〜
２０１−３が生成する演算フラグに対して論理演算を行
い、演算結果格納用レジスタ１０５の各フィールド１０
５−０〜１０５−３に対して演算器２０１−０〜２０１
−３の演算結果を書き込むか否かを制御する書込イネー
ブル信号を出力する機能を有する。
２０１−３が生成する演算フラグに対して論理演算を行
い、演算結果格納用レジスタ１０５の各フィールド１０
５−０〜１０５−３に対して演算器２０１−０〜２０１
−３の演算結果を書き込むか否かを制御する書込イネー
ブル信号を出力する機能を有する。
【００４５】次に、３Ｄレンダリング処理に於ける奥行
き（Ｚ値）判定処理を例にとって本実施例の動作を説明
する。
き（Ｚ値）判定処理を例にとって本実施例の動作を説明
する。
【００４６】先ず、現在スクリーンに表示されている第
１ラインの第１番目〜第４番目の画素のＺ値を、データ
格納用レジスタ１０３，演算結果格納用レジスタ１０５
の各フィールドに格納すると共に、次に表示しようとす
る画面の第１ラインの第１番目〜第４番目の画素のＺ値
をデータ格納レジスタ１０４の各フィールドに格納す
る。
１ラインの第１番目〜第４番目の画素のＺ値を、データ
格納用レジスタ１０３，演算結果格納用レジスタ１０５
の各フィールドに格納すると共に、次に表示しようとす
る画面の第１ラインの第１番目〜第４番目の画素のＺ値
をデータ格納レジスタ１０４の各フィールドに格納す
る。
【００４７】その後、各演算器２０１−０〜２０１−３
が、データ格納用レジスタ１０４の各フィールドに格納
されているＺ値からデータ格納用レジスタ１０３の対応
するフィールドに格納されているＺ値を減算し、減算結
果の符号を演算フラグとして出力する。
が、データ格納用レジスタ１０４の各フィールドに格納
されているＺ値からデータ格納用レジスタ１０３の対応
するフィールドに格納されているＺ値を減算し、減算結
果の符号を演算フラグとして出力する。
【００４８】論理回路２０２は、各演算器２０１−０〜
２０１−３から出力された演算フラグに基づいて演算結
果格納用レジスタ１０５の各フィールド１０５−０〜１
０５−３に対する書込イネーブル信号を生成する。その
際、論理演算回路２０１−０〜２０１−３から出力され
る演算フラグが負を示すものである場合には、各フィー
ルド１０５−０〜１０５−３へ出力する書込イネーブル
信号を“１”にし、正を示すものである場合には、書込
イネーブル信号を“０”にする等の論理演算を行う。
２０１−３から出力された演算フラグに基づいて演算結
果格納用レジスタ１０５の各フィールド１０５−０〜１
０５−３に対する書込イネーブル信号を生成する。その
際、論理演算回路２０１−０〜２０１−３から出力され
る演算フラグが負を示すものである場合には、各フィー
ルド１０５−０〜１０５−３へ出力する書込イネーブル
信号を“１”にし、正を示すものである場合には、書込
イネーブル信号を“０”にする等の論理演算を行う。
【００４９】今、例えば、論理回路２０２から各フィー
ルド１０５−０〜１０５−３に出力される書込イネーブ
ル信号の内、フィールド１０５−０に対する書込イネー
ブル信号が“１”、他のフィールド１０５−１〜１０５
−３に対する書込イネーブル信号が“０”になったとす
る。
ルド１０５−０〜１０５−３に出力される書込イネーブ
ル信号の内、フィールド１０５−０に対する書込イネー
ブル信号が“１”、他のフィールド１０５−１〜１０５
−３に対する書込イネーブル信号が“０”になったとす
る。
【００５０】その後、各演算器２０１−０〜２０１−３
が、データ格納用レジスタ１０４の各フィールドに格納
されているＺ値を出力する。
が、データ格納用レジスタ１０４の各フィールドに格納
されているＺ値を出力する。
【００５１】この時、各フィールド１０５−０〜１０５
−３に対する書込イネーブル信号の内、フィールド１０
５−０に対する書込イネーブル信号のみが“１”となっ
ているので、演算器２０１−０〜２０１−３の演算結果
の内、演算器２０１−０の演算結果のみがレジスタ１０
５のフィールド１０５−０に書き込まれる。次いで、演
算結果格納用レジスタ１０５の４個のフィールド１０５
−０〜１０５−３に格納されているＺ値を、第１ライン
の第１番目〜第４番目の画素の最新のＺ値として所定の
記憶領域に保存する。
−３に対する書込イネーブル信号の内、フィールド１０
５−０に対する書込イネーブル信号のみが“１”となっ
ているので、演算器２０１−０〜２０１−３の演算結果
の内、演算器２０１−０の演算結果のみがレジスタ１０
５のフィールド１０５−０に書き込まれる。次いで、演
算結果格納用レジスタ１０５の４個のフィールド１０５
−０〜１０５−３に格納されているＺ値を、第１ライン
の第１番目〜第４番目の画素の最新のＺ値として所定の
記憶領域に保存する。
【００５２】その後、現在スクリーンに表示されている
第１ラインの第５番目〜第８番目の画素のＺ値を、デー
タ格納用レジスタ１０３，演算結果格納用レジスタ１０
５の各フィールドに格納すると共に、次に表示しようと
する画面の第１ラインの第５番目〜第８番目の画素のＺ
値をデータ格納レジスタ１０４の各フィールドに格納
し、以後、前述したと同様の処理を行う。以上の処理を
全ての画素について繰り返し行う。
第１ラインの第５番目〜第８番目の画素のＺ値を、デー
タ格納用レジスタ１０３，演算結果格納用レジスタ１０
５の各フィールドに格納すると共に、次に表示しようと
する画面の第１ラインの第５番目〜第８番目の画素のＺ
値をデータ格納レジスタ１０４の各フィールドに格納
し、以後、前述したと同様の処理を行う。以上の処理を
全ての画素について繰り返し行う。
【００５３】このように、本実施例によれば、演算器２
０１−０〜２０１−３の演算結果に従ってマスクするフ
ィールドを選択する際、条件分岐命令を使用する必要が
なくなり、条件分岐命令実行に伴うオーバヘッドを皆無
にすることができるので、マスク処理を高速化すること
ができる。
０１−０〜２０１−３の演算結果に従ってマスクするフ
ィールドを選択する際、条件分岐命令を使用する必要が
なくなり、条件分岐命令実行に伴うオーバヘッドを皆無
にすることができるので、マスク処理を高速化すること
ができる。
【００５４】尚、上述した実施例は、演算器を４つに分
割した場合について説明したが、本発明はこれに限られ
るものではない。また、演算制御信号入力を持たない、
複数の演算器を最初から備えた演算処理装置に対して
も、本発明を適用できることは勿論である。
割した場合について説明したが、本発明はこれに限られ
るものではない。また、演算制御信号入力を持たない、
複数の演算器を最初から備えた演算処理装置に対して
も、本発明を適用できることは勿論である。
【００５５】
【発明の効果】以上説明したように、本発明は、各演算
結果格納用レジスタ毎のマスク情報を格納し、格納して
いる各マスク情報に従って、各演算結果格納レジスタに
対して対応する演算器の演算結果を書き込むか否かを制
御する信号を出力するマスク用レジスタを備えているの
で、マスク処理を行うために必要となる命令数を少なく
し、３Ｄレンダリング処理等のマスク処理を必要とする
画像処理を高速化することができる。
結果格納用レジスタ毎のマスク情報を格納し、格納して
いる各マスク情報に従って、各演算結果格納レジスタに
対して対応する演算器の演算結果を書き込むか否かを制
御する信号を出力するマスク用レジスタを備えているの
で、マスク処理を行うために必要となる命令数を少なく
し、３Ｄレンダリング処理等のマスク処理を必要とする
画像処理を高速化することができる。
【００５６】また、本発明は、各演算器で生成された演
算フラグに基づいて、各演算結果格納用レジスタに対し
て対応する演算器の演算結果を書き込むか否かを制御す
る書込イネーブル信号を出力する論理回路を備えている
ので、各演算器の演算結果に従ったマスク処理を条件分
岐命令を実行することなく行え、その結果、処理速度を
高速化することができる。
算フラグに基づいて、各演算結果格納用レジスタに対し
て対応する演算器の演算結果を書き込むか否かを制御す
る書込イネーブル信号を出力する論理回路を備えている
ので、各演算器の演算結果に従ったマスク処理を条件分
岐命令を実行することなく行え、その結果、処理速度を
高速化することができる。
【図１】本発明の一実施例のブロック図である。
【図２】図１の実施例に於いてマスク処理を行う際に必
要となる命令列を示した図である。
要となる命令列を示した図である。
【図３】本発明の他の実施例のブロック図である。
【図４】従来の技術の一例を示すブロック図である。
【図５】図４に示した従来の技術に於いて、マスク処理
を行う際に必要となる命令列を示した図である。
を行う際に必要となる命令列を示した図である。
１０１，１０１−０〜１０１−３，２０１，２０１−０
〜２０１−３…演算器 １０２…マスク用レジスタ １０３，１０４…データ格納用レジスタ １０５，４０１…演算結果格納用レジスタ ２０２…論理回路
〜２０１−３…演算器 １０２…マスク用レジスタ １０３，１０４…データ格納用レジスタ １０５，４０１…演算結果格納用レジスタ ２０２…論理回路
Claims (3)
- 【請求項１】 同一の演算処理を並行して行う複数個の
演算器を備えた演算処理装置に於いて、 書込イネーブル信号によって書き込み制御が可能な、前
記各演算器毎の演算結果格納用レジスタと、 該各演算結果格納用レジスタ毎のマスク情報を保持し、
保持している各マスク情報に従って、前記各演算結果格
納用レジスタに対して対応する演算器の演算結果を書き
込むか否かを制御する書込イネーブル信号を出力するマ
スク用レジスタとを備えたことを特徴とする演算処理装
置。 - 【請求項２】 同一の演算処理を並行して行う複数個の
演算器を備えた演算処理装置に於いて、 書込イネーブル信号によって書き込み制御が可能な、前
記各演算器毎の演算結果格納用レジスタと、 前記各演算器が生成する演算フラグに基づいて、前記各
演算結果格納用レジスタに対して対応する演算器の演算
結果を書き込むか否かを制御する書込イネーブル信号を
出力する論理回路とを備えたことを特徴とする演算処理
装置。 - 【請求項３】 前記演算器が生成する演算フラグは、演
算結果の符号を示すものであることを特徴とする請求項
２記載の演算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8027264A JP2806346B2 (ja) | 1996-01-22 | 1996-01-22 | 演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8027264A JP2806346B2 (ja) | 1996-01-22 | 1996-01-22 | 演算処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09198231A true JPH09198231A (ja) | 1997-07-31 |
| JP2806346B2 JP2806346B2 (ja) | 1998-09-30 |
Family
ID=12216225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8027264A Expired - Fee Related JP2806346B2 (ja) | 1996-01-22 | 1996-01-22 | 演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2806346B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003510682A (ja) * | 1999-09-20 | 2003-03-18 | インテル・コーポレーション | プレディケーションを用いたマスクに基づくパックされたデータからのデータ要素の選択的書き込み |
| WO2006112045A1 (ja) * | 2005-03-31 | 2006-10-26 | Matsushita Electric Industrial Co., Ltd. | 演算処理装置 |
| CN1300675C (zh) * | 2003-05-27 | 2007-02-14 | 国际商业机器公司 | 在寄存器中使用硬件辅助功能处理多个任意规模数据元素的系统和方法 |
| US7191310B2 (en) | 2000-01-19 | 2007-03-13 | Ricoh Company, Ltd. | Parallel processor and image processing apparatus adapted for nonlinear processing through selection via processor element numbers |
| JP2008071130A (ja) * | 2006-09-14 | 2008-03-27 | Ricoh Co Ltd | Ｓｉｍｄ型マイクロプロセッサ |
| JP2014510352A (ja) * | 2011-04-01 | 2014-04-24 | インテル・コーポレーション | レジスタをアライメントするためのシステム、装置、および方法 |
| JP2015191463A (ja) * | 2014-03-28 | 2015-11-02 | 富士通株式会社 | 演算処理装置及び演算処理装置の制御方法 |
| JP2020074074A (ja) * | 2009-06-19 | 2020-05-14 | シンギュラー コンピューティング、エルエルシー | コンパクトな演算処理要素を用いたプロセッシング |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58149556A (ja) * | 1982-02-27 | 1983-09-05 | Fujitsu Ltd | 並列処理装置 |
| JPH04312118A (ja) * | 1991-04-11 | 1992-11-04 | Nec Ibaraki Ltd | 演算回路 |
-
1996
- 1996-01-22 JP JP8027264A patent/JP2806346B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58149556A (ja) * | 1982-02-27 | 1983-09-05 | Fujitsu Ltd | 並列処理装置 |
| JPH04312118A (ja) * | 1991-04-11 | 1992-11-04 | Nec Ibaraki Ltd | 演算回路 |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003510682A (ja) * | 1999-09-20 | 2003-03-18 | インテル・コーポレーション | プレディケーションを用いたマスクに基づくパックされたデータからのデータ要素の選択的書き込み |
| JP4921665B2 (ja) * | 1999-09-20 | 2012-04-25 | インテル・コーポレーション | プレディケーションを用いたマスクに基づくパックされたデータからのデータ要素の選択的書き込み |
| US7191310B2 (en) | 2000-01-19 | 2007-03-13 | Ricoh Company, Ltd. | Parallel processor and image processing apparatus adapted for nonlinear processing through selection via processor element numbers |
| CN1300675C (zh) * | 2003-05-27 | 2007-02-14 | 国际商业机器公司 | 在寄存器中使用硬件辅助功能处理多个任意规模数据元素的系统和方法 |
| WO2006112045A1 (ja) * | 2005-03-31 | 2006-10-26 | Matsushita Electric Industrial Co., Ltd. | 演算処理装置 |
| US8086830B2 (en) | 2005-03-31 | 2011-12-27 | Panasonic Corporation | Arithmetic processing apparatus |
| JP2008071130A (ja) * | 2006-09-14 | 2008-03-27 | Ricoh Co Ltd | Ｓｉｍｄ型マイクロプロセッサ |
| JP2020074074A (ja) * | 2009-06-19 | 2020-05-14 | シンギュラー コンピューティング、エルエルシー | コンパクトな演算処理要素を用いたプロセッシング |
| JP2014510352A (ja) * | 2011-04-01 | 2014-04-24 | インテル・コーポレーション | レジスタをアライメントするためのシステム、装置、および方法 |
| JP2015191463A (ja) * | 2014-03-28 | 2015-11-02 | 富士通株式会社 | 演算処理装置及び演算処理装置の制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2806346B2 (ja) | 1998-09-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8832166B2 (en) | Floating point multiplier circuit with optimized rounding calculation | |
| EP0656584B1 (en) | Conditional memory store from a register pair | |
| US8074058B2 (en) | Providing extended precision in SIMD vector arithmetic operations | |
| US6463525B1 (en) | Merging single precision floating point operands | |
| JPH03218523A (ja) | データプロセッサ | |
| US4539635A (en) | Pipelined digital processor arranged for conditional operation | |
| JPH07210369A (ja) | 並列加算および平均演算を行うための回路およびその方法 | |
| JPS61122747A (ja) | デ−タ処理装置 | |
| JP2806346B2 (ja) | 演算処理装置 | |
| JPH03286332A (ja) | デジタルデータ処理装置 | |
| GB2120426A (en) | Operation processing apparatus | |
| US6499046B1 (en) | Saturation detection apparatus and method therefor | |
| JP2000322235A (ja) | 情報処理装置 | |
| US20040255100A1 (en) | Result partitioning within SIMD data processing systems | |
| JP2559868B2 (ja) | 情報処理装置 | |
| EP0334131B1 (en) | Data processor performing operation on data having length shorter than one-word length | |
| JPH0816364A (ja) | カウンタ回路とそれを用いたマイクロプロセッサ | |
| JP3867804B2 (ja) | 集積回路装置 | |
| JPH05274143A (ja) | 複合条件処理方式 | |
| JP2001216136A (ja) | 加算回路およびプロセッサ | |
| US20080256335A1 (en) | Microprocessor, microcomputer, and electronic instrument | |
| JP2003084972A (ja) | 条件付減算命令の実行速度を改善し、命令が正しく実行されるオペランドの範囲を拡大する方法 | |
| US6519620B1 (en) | Saturation select apparatus and method therefor | |
| US7590677B2 (en) | Processor with summation instruction using overflow counter | |
| JPH0228828A (ja) | 最大値最小値検出回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070724 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080724 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090724 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100724 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110724 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110724 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120724 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120724 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130724 Year of fee payment: 15 |
|
| LAPS | Cancellation because of no payment of annual fees |