JP2559868B2 - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JP2559868B2 JP2559868B2 JP2000813A JP81390A JP2559868B2 JP 2559868 B2 JP2559868 B2 JP 2559868B2 JP 2000813 A JP2000813 A JP 2000813A JP 81390 A JP81390 A JP 81390A JP 2559868 B2 JP2559868 B2 JP 2559868B2
- Authority
- JP
- Japan
- Prior art keywords
- flag
- arithmetic
- instruction
- result
- unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000010365 information processing Effects 0.000 title claims description 19
- 238000010586 diagram Methods 0.000 description 6
- 101710149863 C-C chemokine receptor type 4 Proteins 0.000 description 5
- 102100032976 CCR4-NOT transcription complex subunit 6 Human genes 0.000 description 5
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/3001—Arithmetic instructions
- G06F9/30014—Arithmetic instructions with variable precision
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30094—Condition code generation, e.g. Carry, Zero flag
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/3017—Runtime instruction translation, e.g. macros
- G06F9/30174—Runtime instruction translation, e.g. macros for non-native instruction set, e.g. Javabyte, legacy code
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30181—Instruction operation extension or modification
- G06F9/30196—Instruction operation extension or modification using decoder, e.g. decoder per instruction set, adaptable or programmable decoders
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3818—Decoding for concurrent execution
- G06F9/3822—Parallel decoding, e.g. parallel decode units
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】 〔概要〕 情報処理装置に関し、 下位機種に対して上位互換性を維持しつつ高機能化を
図り、低コストで小型化が容易な情報処理装置を提供す
ることを目的とし、 外部からの命令信号を解読し、その解読結果に基づい
て命令実行のための制御信号を出力する制御手段と、制
御手段からの制御信号に基づいて演算処理を行い、その
処理結果を出力する演算手段と、を備えた情報処理装置
において、前記演算手段は、算術論理演算を行うととも
に、その演算結果を出力する演算ユニットと、前記演算
ユニットの演算結果の状態を保持する第２の保持手段
と、前記制御信号が前記第２の保持手段の保持内容の変
更を促す場合に前記第２の保持手段に保持すべき内容を
保持する第１の保持手段とを有し、前記演算ユニット
は、算術論理演算を行う際、第１、第２の保持手段に保
持された演算結果の状態を選択的に読み出して演算を行
うことを特徴とする。
図り、低コストで小型化が容易な情報処理装置を提供す
ることを目的とし、 外部からの命令信号を解読し、その解読結果に基づい
て命令実行のための制御信号を出力する制御手段と、制
御手段からの制御信号に基づいて演算処理を行い、その
処理結果を出力する演算手段と、を備えた情報処理装置
において、前記演算手段は、算術論理演算を行うととも
に、その演算結果を出力する演算ユニットと、前記演算
ユニットの演算結果の状態を保持する第２の保持手段
と、前記制御信号が前記第２の保持手段の保持内容の変
更を促す場合に前記第２の保持手段に保持すべき内容を
保持する第１の保持手段とを有し、前記演算ユニット
は、算術論理演算を行う際、第１、第２の保持手段に保
持された演算結果の状態を選択的に読み出して演算を行
うことを特徴とする。
本発明は、情報処理装置に係り、詳しくは、MPU（Mic
ro Processing Unit）等に用いて好適な、従来装置に対
して上位互換性を有し、高機能、高性能化を図る情報処
理装置に関する。
ro Processing Unit）等に用いて好適な、従来装置に対
して上位互換性を有し、高機能、高性能化を図る情報処
理装置に関する。
近年、コンピュータシステムの高度化に伴い、従来開
発された情報処理装置（以下、下位機種という）に対
し、この下位機種との間に、同じ命令に対しては同じ動
作を行うという上位互換性を有し、より高機能、高性能
化を図る情報処理装置（以下、上位機種という）が数多
く開発されている。すなわち、上位機種では演算処理や
複雑な処理等での高機能化を図るために、例えば、下位
機種の命令をそのまま含み、さらに、新しい命令を追加
するという、命令のセットの拡張が行われている。
発された情報処理装置（以下、下位機種という）に対
し、この下位機種との間に、同じ命令に対しては同じ動
作を行うという上位互換性を有し、より高機能、高性能
化を図る情報処理装置（以下、上位機種という）が数多
く開発されている。すなわち、上位機種では演算処理や
複雑な処理等での高機能化を図るために、例えば、下位
機種の命令をそのまま含み、さらに、新しい命令を追加
するという、命令のセットの拡張が行われている。
しかし、処理の高機能化を求めるあまり命令セットの
変更、例えば、下位機種で種々の演算結果の状態を保持
するフラグが変わらなかった命令を上位機種でフラグが
変化する命令に変更する場合、下位機種で動作していた
ソフトウェアが上位機種では動作しないということが起
こり得る。この場合、今まで蓄積されたソフトウェアが
無駄になってしまう恐れがある。
変更、例えば、下位機種で種々の演算結果の状態を保持
するフラグが変わらなかった命令を上位機種でフラグが
変化する命令に変更する場合、下位機種で動作していた
ソフトウェアが上位機種では動作しないということが起
こり得る。この場合、今まで蓄積されたソフトウェアが
無駄になってしまう恐れがある。
また、従来からのソフトウェア資産の有効利用を考え
て、下位機種との互換性（上位互換性）を考慮しすぎる
と、あまり大きな変更を行うことができず、高機能、高
性能化への大きな妨げとなる。さらに、変更が規制され
ることにより上位機種開発における融通性をも損なう。
て、下位機種との互換性（上位互換性）を考慮しすぎる
と、あまり大きな変更を行うことができず、高機能、高
性能化への大きな妨げとなる。さらに、変更が規制され
ることにより上位機種開発における融通性をも損なう。
そこで、命令セットの変更により、例えば、下位機種
でフラグが変わらなかった命令を上位機種でフラグが変
わるような命令とする場合においても、下位機種に対し
て上位互換性を有することが必要となる。
でフラグが変わらなかった命令を上位機種でフラグが変
わるような命令とする場合においても、下位機種に対し
て上位互換性を有することが必要となる。
従来のこの種の情報処理装置としては、例えば、第３
図に示すものがある。第３図はMPUの内部構成の概念を
示す。この図において、１は演算手段としての実行ユニ
ット、２はレジスタ群であり、このレジスタ群２はレジ
スタ2a,2b,…,2zにより構成される。３は算術論理演算
を行う演算ユニットとしてのALU（Arithmetic Logical
Unit）、４は演算結果の状態を保持するフラグを格納し
ておくCCR（Condition Code Register）であり、このCC
R4は８ビットで構成されている。５は制御手段としての
命令デコーダ部であり、この命令デコーダ部５は、２個
の命令デコーダ5a,5bから構成される。なお、６はデー
タバス、７はアドレスバスである。
図に示すものがある。第３図はMPUの内部構成の概念を
示す。この図において、１は演算手段としての実行ユニ
ット、２はレジスタ群であり、このレジスタ群２はレジ
スタ2a,2b,…,2zにより構成される。３は算術論理演算
を行う演算ユニットとしてのALU（Arithmetic Logical
Unit）、４は演算結果の状態を保持するフラグを格納し
ておくCCR（Condition Code Register）であり、このCC
R4は８ビットで構成されている。５は制御手段としての
命令デコーダ部であり、この命令デコーダ部５は、２個
の命令デコーダ5a,5bから構成される。なお、６はデー
タバス、７はアドレスバスである。
このような情報処理装置では、下位機種に対して上位
機種の開発を行う際、処理の高機能化を図るために、例
えば、命令セットの拡張が行われる。この命令セットの
拡張とは、下位機種の有する命令をすべて含み、さらに
新しい命令を追加することをいう。そして、実際の命令
セットの拡張では、下位機種においてフラグが変化しな
かった命令を、上位機種においては高機能化やニーズの
変化等によりフラグが変化するように変更する場合が生
じる。このような場合、同一命令に対して下位機種と上
位機種とが異なる動作をしていたのではソフトウェアの
互換性を保つことができない。そこで、命令デコーダ部
５を２個の命令デコーダ5a,5bにより構成し、この命令
デコーダ5a,5bによって、１つの命令からフラグが変化
する命令とフラグが変化しない命令との２つの命令を作
成することで、上位機種は下位機種との間に上位互換性
を有することができる。
機種の開発を行う際、処理の高機能化を図るために、例
えば、命令セットの拡張が行われる。この命令セットの
拡張とは、下位機種の有する命令をすべて含み、さらに
新しい命令を追加することをいう。そして、実際の命令
セットの拡張では、下位機種においてフラグが変化しな
かった命令を、上位機種においては高機能化やニーズの
変化等によりフラグが変化するように変更する場合が生
じる。このような場合、同一命令に対して下位機種と上
位機種とが異なる動作をしていたのではソフトウェアの
互換性を保つことができない。そこで、命令デコーダ部
５を２個の命令デコーダ5a,5bにより構成し、この命令
デコーダ5a,5bによって、１つの命令からフラグが変化
する命令とフラグが変化しない命令との２つの命令を作
成することで、上位機種は下位機種との間に上位互換性
を有することができる。
次に、下位機種に対しての上位互換性について前述の
ように下位機種でフラグが変化しなかった命令を、上位
機種で高機能化やニーズの変化等によりフラグが変化す
るように変更された場合を考えて詳細に説明する。
ように下位機種でフラグが変化しなかった命令を、上位
機種で高機能化やニーズの変化等によりフラグが変化す
るように変更された場合を考えて詳細に説明する。
まず、外部からの命令信号が命令デコーダ部５で解読
され、解読結果に基づいて作成された制御信号が、MPU
バス（図示せず）を介して実行ユニット１に出力され
る。このとき、命令デコーダ部５内において、命令デコ
ーダ5aによりフラグが変化しない制御信号、命令デコー
ダ5bによりフラグが変化する制御信号がそれぞれ作成さ
れており、これらの制御信号は、命令信号に基づいて選
択的に実行ユニット１に出力される。実行ユニット１で
は、命令デコーダ部５から入力された制御信号に基づい
てALU3により算術演算や論理演算が行われる。そして、
このALU3により演算されたデータはアキュムレータと呼
ばれるレジスタ2aに保持され、ALU3の演算結果の状態は
CCR4に保持される。
され、解読結果に基づいて作成された制御信号が、MPU
バス（図示せず）を介して実行ユニット１に出力され
る。このとき、命令デコーダ部５内において、命令デコ
ーダ5aによりフラグが変化しない制御信号、命令デコー
ダ5bによりフラグが変化する制御信号がそれぞれ作成さ
れており、これらの制御信号は、命令信号に基づいて選
択的に実行ユニット１に出力される。実行ユニット１で
は、命令デコーダ部５から入力された制御信号に基づい
てALU3により算術演算や論理演算が行われる。そして、
このALU3により演算されたデータはアキュムレータと呼
ばれるレジスタ2aに保持され、ALU3の演算結果の状態は
CCR4に保持される。
したがって、命令デコーダ部５内で、フラグが変化し
ない制御信号とフラグが変化する制御信号との２つの命
令が作成されて、これらの命令が選択的に実行ユニット
１に送られることで、上位機種は下位機種に対して上記
互換性を有することができる。
ない制御信号とフラグが変化する制御信号との２つの命
令が作成されて、これらの命令が選択的に実行ユニット
１に送られることで、上位機種は下位機種に対して上記
互換性を有することができる。
しかしながら、このような従来の情報処理装置にあっ
ては、例えば、下位機種でフラグが変わらなかった命令
を上位機種でフラグが変わるような命令に変更する場合
において、この下位機種に対して上位互換性を保つため
には、命令デコーダ部５に２個の命令データ5a,5bを設
ける必要がある。すなわち、上位機種は下位機種に対し
て上位互換性を保つために２個の命令デコーダ5a,5bを
必要とする構成になっていたため、ハードウェアの増大
を招き、そのため、コストの低減化および装置の小型化
を妨げるという問題点があった。
ては、例えば、下位機種でフラグが変わらなかった命令
を上位機種でフラグが変わるような命令に変更する場合
において、この下位機種に対して上位互換性を保つため
には、命令デコーダ部５に２個の命令データ5a,5bを設
ける必要がある。すなわち、上位機種は下位機種に対し
て上位互換性を保つために２個の命令デコーダ5a,5bを
必要とする構成になっていたため、ハードウェアの増大
を招き、そのため、コストの低減化および装置の小型化
を妨げるという問題点があった。
そこで本発明は、下位機種に対して上位互換性を維持
しつつ高機能化を図り、低コストで小型化が容易な情報
処理装置を提供することを目的としている。
しつつ高機能化を図り、低コストで小型化が容易な情報
処理装置を提供することを目的としている。
本発明による情報処理装置は上記目的達成のため、外
部からの命令信号を解読し、その解読結果に基づいて命
令実行のための制御信号を出力する制御手段と、制御手
段からの制御信号に基づいて演算処理を行い、その処理
結果を出力する演算手段と、を備えた情報処理装置にお
いて、前記演算手段は、算術論理演算を行うとともに、
その演算結果を出力する演算ユニットと、前記演算ユニ
ットの演算結果の状態を保持する第２の保持手段と、前
記制御信号が前記第２の保持手段の保持内容の変更を促
す場合に前記第２の保持手段に保持すべき内容を保持す
る第１の保持手段とを有し、前記演算ユニットは、算術
論理演算を行う際、第１、第２の保持手段に保持された
演算結果の状態を選択的に読み出して演算を行うことを
特徴とする。
部からの命令信号を解読し、その解読結果に基づいて命
令実行のための制御信号を出力する制御手段と、制御手
段からの制御信号に基づいて演算処理を行い、その処理
結果を出力する演算手段と、を備えた情報処理装置にお
いて、前記演算手段は、算術論理演算を行うとともに、
その演算結果を出力する演算ユニットと、前記演算ユニ
ットの演算結果の状態を保持する第２の保持手段と、前
記制御信号が前記第２の保持手段の保持内容の変更を促
す場合に前記第２の保持手段に保持すべき内容を保持す
る第１の保持手段とを有し、前記演算ユニットは、算術
論理演算を行う際、第１、第２の保持手段に保持された
演算結果の状態を選択的に読み出して演算を行うことを
特徴とする。
本発明では、第２の保持手段の内容の変更が促される
と、第１の保持手段の内容が変更され、第２の保持手段
の内容は変更されない。すなわち、演算結果の状態が二
重化して保持されるため、第１の保持手段の内容と第２
の保持手段の内容とを使い分ける（例えば上位機種では
第１の保持手段の内容を使用し下位機種では第２の保持
手段の内容を使用する）ことにより、下位機種に対して
上記互換性を維持しつつ高機能化を図ることができる。
と、第１の保持手段の内容が変更され、第２の保持手段
の内容は変更されない。すなわち、演算結果の状態が二
重化して保持されるため、第１の保持手段の内容と第２
の保持手段の内容とを使い分ける（例えば上位機種では
第１の保持手段の内容を使用し下位機種では第２の保持
手段の内容を使用する）ことにより、下位機種に対して
上記互換性を維持しつつ高機能化を図ることができる。
以下、本発明を図面に基づいて説明する。
第１、２図は本発明に係る情報処理装置の一実施例を
示す図である。
示す図である。
まず、構成を説明する。
第１図は本装置の内部構成の概念を示す図であり、こ
の図において、第３図に示した従来例と同一構成部分は
同一番号を付して重複説明を省略する。
の図において、第３図に示した従来例と同一構成部分は
同一番号を付して重複説明を省略する。
本実施例の内部構成が従来例と異なるのは、本実施例
は、命令デコーダ部５を１個の命令デコーダ5aにより構
成する点と、演算補助ユニットとしてのCCR4の内部に、
第１の保持手段としてのフラグレジスタ10と、第２の保
持手段としてのバッファ11とを設けた点にある。これを
説明すると、第１図に示すCCR4の具体的な構成は第２図
のように示され、図中、10はフラグレジスタであり、こ
のフラグレジスタ10は、演算の実行によりMSBより桁上
がり／桁下がりを生じるとセットされるキャリーフラグ
Ｃ、演算の実行によりオーバフローを生じるとセットさ
れるオーバフローフラグＶ、演算結果がすべて０になっ
たときにセットされるゼロフラグＺ、演算結果のMSBが
１のときにセットされるネガティブフラグＮ、右シフト
命令を実行したときにキャリーよりシフトアウトされた
データに１つの以上１があったときにセットされるステ
ィッキィビットフラグＴ、スタック利用状態によりセッ
トされるスタックフラグＳ、割り込み利用状態により変
化する割込イネーブルフラグＩから構成される。11はバ
ッファであり、このバッファ11はネガティブフラグＮと
同様の機能を有する内部ネガティブフラグIN、ゼロフラ
グＺと同様の機能を有する内部ゼロフラグIZ、キャリー
フラグＣと同様の機能を有する内部キャリフラグICから
構成される。そして、12〜16はデータバス６上のデータ
を一定時間（次にクロックが発生するまで）保持するラ
ッチ、17〜23は所定の制御信号により信号路のオン、オ
フを行うスイッチである。フラグレジスタ10は、例え
ば、PUSH,POP命令等によりスイッチ17,18をオン、オフ
して、ユーザ側から自由に利用することができるように
なっている。
は、命令デコーダ部５を１個の命令デコーダ5aにより構
成する点と、演算補助ユニットとしてのCCR4の内部に、
第１の保持手段としてのフラグレジスタ10と、第２の保
持手段としてのバッファ11とを設けた点にある。これを
説明すると、第１図に示すCCR4の具体的な構成は第２図
のように示され、図中、10はフラグレジスタであり、こ
のフラグレジスタ10は、演算の実行によりMSBより桁上
がり／桁下がりを生じるとセットされるキャリーフラグ
Ｃ、演算の実行によりオーバフローを生じるとセットさ
れるオーバフローフラグＶ、演算結果がすべて０になっ
たときにセットされるゼロフラグＺ、演算結果のMSBが
１のときにセットされるネガティブフラグＮ、右シフト
命令を実行したときにキャリーよりシフトアウトされた
データに１つの以上１があったときにセットされるステ
ィッキィビットフラグＴ、スタック利用状態によりセッ
トされるスタックフラグＳ、割り込み利用状態により変
化する割込イネーブルフラグＩから構成される。11はバ
ッファであり、このバッファ11はネガティブフラグＮと
同様の機能を有する内部ネガティブフラグIN、ゼロフラ
グＺと同様の機能を有する内部ゼロフラグIZ、キャリー
フラグＣと同様の機能を有する内部キャリフラグICから
構成される。そして、12〜16はデータバス６上のデータ
を一定時間（次にクロックが発生するまで）保持するラ
ッチ、17〜23は所定の制御信号により信号路のオン、オ
フを行うスイッチである。フラグレジスタ10は、例え
ば、PUSH,POP命令等によりスイッチ17,18をオン、オフ
して、ユーザ側から自由に利用することができるように
なっている。
次に、下位機種に対しての上位互換性について、下位
機種でフラグが変化しなかった命令を、上位機種で高機
能化やニーズの変化等によりフラグが変化するように変
更された場合を考えて作用を説明する。
機種でフラグが変化しなかった命令を、上位機種で高機
能化やニーズの変化等によりフラグが変化するように変
更された場合を考えて作用を説明する。
まず、外部からの命令信号が命令レジスタ（図示せ
ず）に一時保持される（命令フェッチ）。そして、命令
レジスタに保持された命令が所定のタイミングで命令デ
コーダ部５により解読され、この解読結果に基づいて作
成された制御信号が、MPUバス（図示せず）を介して実
行ユニット１に出力される。命令デコーダ部５から出力
された制御信号は実行ユニット１内のALU3に入力され、
このALU3により算術演算や論理演算が行われる。ALU3に
より演算されたデータや演算結果はアキュムレータと呼
ばれるレジスタ2aに保持され、ALU3によって行われる算
術演算や論理演算の結果の状態はCCR4に保持される。こ
のCCR4では、ALU3の演算結果の状態によってネガティブ
フラグＮ、ゼロフラグＺ、キャリーフラグＣのいずれか
が変化する場合、通常、ネガティブフラグＮ、ゼロフラ
グＺ、キャリーフラグＣの状態はそのままで、これらの
フラグC,N,Zの代わりにバッファ11をなす内部ネガティ
ブフラグIN、内部ゼロフラグIZ、内部キャリーフラグIC
の状態が変化してこれらの内部フラグIN,IZ,ICがあたか
もフラグC,N,Zのごとく振る舞い、ALU3の演算結果の状
態を保持するものである。
ず）に一時保持される（命令フェッチ）。そして、命令
レジスタに保持された命令が所定のタイミングで命令デ
コーダ部５により解読され、この解読結果に基づいて作
成された制御信号が、MPUバス（図示せず）を介して実
行ユニット１に出力される。命令デコーダ部５から出力
された制御信号は実行ユニット１内のALU3に入力され、
このALU3により算術演算や論理演算が行われる。ALU3に
より演算されたデータや演算結果はアキュムレータと呼
ばれるレジスタ2aに保持され、ALU3によって行われる算
術演算や論理演算の結果の状態はCCR4に保持される。こ
のCCR4では、ALU3の演算結果の状態によってネガティブ
フラグＮ、ゼロフラグＺ、キャリーフラグＣのいずれか
が変化する場合、通常、ネガティブフラグＮ、ゼロフラ
グＺ、キャリーフラグＣの状態はそのままで、これらの
フラグC,N,Zの代わりにバッファ11をなす内部ネガティ
ブフラグIN、内部ゼロフラグIZ、内部キャリーフラグIC
の状態が変化してこれらの内部フラグIN,IZ,ICがあたか
もフラグC,N,Zのごとく振る舞い、ALU3の演算結果の状
態を保持するものである。
ここで、ALU3に入力される制御信号の内容が下位機種
においてフラグが変化しない命令の場合、制御信号に基
づいてスイッチ18,21〜23がオフされて、ALU3の演算処
理に必要な演算結果の状態はバッファ11をなす内部ネガ
ティブフラグIN、内部ゼロフラグIZ、内部キャリーフラ
グICに保持される。すなわち、フラグが変化しない命令
の場合はユーザ側から見たネガティブフラグＮ、ゼロフ
ラグＺ、キャリーフラグＣの状態は変化せず、演算処理
に必要な演算結果の状態はALU3の要求により内部フラグ
IN,IZ,ICから読み取ることで演算を行うことが可能とな
る。
においてフラグが変化しない命令の場合、制御信号に基
づいてスイッチ18,21〜23がオフされて、ALU3の演算処
理に必要な演算結果の状態はバッファ11をなす内部ネガ
ティブフラグIN、内部ゼロフラグIZ、内部キャリーフラ
グICに保持される。すなわち、フラグが変化しない命令
の場合はユーザ側から見たネガティブフラグＮ、ゼロフ
ラグＺ、キャリーフラグＣの状態は変化せず、演算処理
に必要な演算結果の状態はALU3の要求により内部フラグ
IN,IZ,ICから読み取ることで演算を行うことが可能とな
る。
逆に、上位機種においてのみフラグが変化する命令の
場合、制御信号に基づいて変化するフラグに対応するス
イッチ21〜23（これらのスイッチはバッファ11の入力側
に位置している点に留意）のいずれかがオンされて、ネ
ガティブフラグＮ、ゼロフラグＺ、キャリーフラグＣに
は、オンされたスイッチに対応する内部ネガティブフラ
グIN、内部ゼロフラグIZ、内部キャリーフラグICの入力
側の情報（ラッチ14〜16の出力）と同じ内容が保持され
ることとなる。なお、この場合、バッファ11のセット入
力は非アクティブとなり、内部フラグIN,IZ,ICの内容は
更新されない。すなわち、フラグが変化する命令の場合
はユーザ側から見たネガティブフラグＮ、ゼロフラグ
Ｚ、キャリーフラグＣの状態だけが変化し、内部フラグ
IN,IZ,ICの状態は変化しない。そして、演算処理に必要
な演算結果の状態はフラグが変化しない場合と同様にAL
U3の要求により内部フラグIN,IZ,ICから読み取ることで
演算を行うことが可能となる。
場合、制御信号に基づいて変化するフラグに対応するス
イッチ21〜23（これらのスイッチはバッファ11の入力側
に位置している点に留意）のいずれかがオンされて、ネ
ガティブフラグＮ、ゼロフラグＺ、キャリーフラグＣに
は、オンされたスイッチに対応する内部ネガティブフラ
グIN、内部ゼロフラグIZ、内部キャリーフラグICの入力
側の情報（ラッチ14〜16の出力）と同じ内容が保持され
ることとなる。なお、この場合、バッファ11のセット入
力は非アクティブとなり、内部フラグIN,IZ,ICの内容は
更新されない。すなわち、フラグが変化する命令の場合
はユーザ側から見たネガティブフラグＮ、ゼロフラグ
Ｚ、キャリーフラグＣの状態だけが変化し、内部フラグ
IN,IZ,ICの状態は変化しない。そして、演算処理に必要
な演算結果の状態はフラグが変化しない場合と同様にAL
U3の要求により内部フラグIN,IZ,ICから読み取ることで
演算を行うことが可能となる。
したがって、バッファ11をフラグレジスタ10とみなし
て、CCR4内にフラグが変化する状態と変化しない状態と
の２つの状態が作成されることで、バッファ11と比較し
て大きなハードウェア構成となる命令デコーダ部５の小
型化が可能となり、結果として装置全体の小型化が図れ
る。
て、CCR4内にフラグが変化する状態と変化しない状態と
の２つの状態が作成されることで、バッファ11と比較し
て大きなハードウェア構成となる命令デコーダ部５の小
型化が可能となり、結果として装置全体の小型化が図れ
る。
また、バッファ11はフラグレジスタ10の代用としてAL
U3の演算結果の状態を保持するだけでなく、ALU3の処理
ビット長以上の算術演算がALU3によって行われる際のテ
ンポラリとしても用いることができる。具体的には、例
えば、ALU3が16ビットで構成され、このALU3によって32
ビット長の演算が行われる場合を考えると、ALU3が32ビ
ット長の演算を行うためには16ビットずつ２回に分けて
演算を行わなければならず、２回目の演算を行うために
は１回目の演算結果の状態を保存しておく必要がある。
この場合、１回目の演算結果の状態がバッファ11に保持
され、このバッファ11に保持された１回目の演算結果の
状態と、新たに行われた２回目の演算結果の状態との最
終的な演算結果の状態がフラグレジスタ10に保持され
る。すなわち、１回目の演算結果の状態がバッファ11に
保持されてALU3に読み出されることにより32ビット演算
が可能となる。
U3の演算結果の状態を保持するだけでなく、ALU3の処理
ビット長以上の算術演算がALU3によって行われる際のテ
ンポラリとしても用いることができる。具体的には、例
えば、ALU3が16ビットで構成され、このALU3によって32
ビット長の演算が行われる場合を考えると、ALU3が32ビ
ット長の演算を行うためには16ビットずつ２回に分けて
演算を行わなければならず、２回目の演算を行うために
は１回目の演算結果の状態を保存しておく必要がある。
この場合、１回目の演算結果の状態がバッファ11に保持
され、このバッファ11に保持された１回目の演算結果の
状態と、新たに行われた２回目の演算結果の状態との最
終的な演算結果の状態がフラグレジスタ10に保持され
る。すなわち、１回目の演算結果の状態がバッファ11に
保持されてALU3に読み出されることにより32ビット演算
が可能となる。
したがって、バッファ11をテンポラリとして用いるこ
とでALU3の処理ビット長以上の算術演算が可能となる。
とでALU3の処理ビット長以上の算術演算が可能となる。
なお、上記実施例ではバッファ11はCCR4内に内蔵され
ているが、内蔵されていることに限らず、CCR4の外部に
設けられてあっても構わない。
ているが、内蔵されていることに限らず、CCR4の外部に
設けられてあっても構わない。
本発明によれば、比較的大きなハードウェア構成を有
する制御手段の部品点数を減らすことができ、ハードウ
ェアの増大を抑えることができる。
する制御手段の部品点数を減らすことができ、ハードウ
ェアの増大を抑えることができる。
したがって、下位機種に対して上位互換性を維持しつ
つ高機能化を図ることができ、容易に低コスト化および
小型化を図ることができる。
つ高機能化を図ることができ、容易に低コスト化および
小型化を図ることができる。
第１、２図は本発明に係る情報処理装置の一実施例を示
す図であり、 第１図はその構成図、 第２図はそのCCRの構成図、 第３図は従来の情報処理装置の構成図である。 １……実行ユニット（演算手段）、 ２……レジスタ群、 2a〜2z……レジスタ、 ３……ALU（演算ユニット）、 ４……CCR（演算補助ユニット）、 ５……命令デコーダ部（制御手段）、 ６……データバス、 ７……アドレスバス、 10……フラグレジスタ（第１の保持手段）、 11……バッファ（第２の保持手段）。
す図であり、 第１図はその構成図、 第２図はそのCCRの構成図、 第３図は従来の情報処理装置の構成図である。 １……実行ユニット（演算手段）、 ２……レジスタ群、 2a〜2z……レジスタ、 ３……ALU（演算ユニット）、 ４……CCR（演算補助ユニット）、 ５……命令デコーダ部（制御手段）、 ６……データバス、 ７……アドレスバス、 10……フラグレジスタ（第１の保持手段）、 11……バッファ（第２の保持手段）。
Claims (1)
- 【請求項１】外部からの命令信号を解読し、その解読結
果に基づいて命令実行のための制御信号を出力する制御
手段と、 制御手段からの制御信号に基づいて演算処理を行い、そ
の処理結果を出力する演算手段と、を備えた情報処理装
置において、 前記演算手段は、算術論理演算を行うとともに、その演
算結果を出力する演算ユニットと、 前記演算ユニットの演算結果の状態を保持する第２の保
持手段と、 前記制御信号が前記第２の保持手段の保持内容の変更を
促す場合に前記第２の保持手段に保持すべき内容を保持
する第１の保持手段とを有し、 前記演算ユニットは、算術論理演算を行う際、第１、第
２の保持手段に保持された演算結果の状態を選択的に読
み出して演算を行うことを特徴とする情報処理装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000813A JP2559868B2 (ja) | 1990-01-06 | 1990-01-06 | 情報処理装置 |
| EP91100066A EP0437207B1 (en) | 1990-01-06 | 1991-01-02 | Backward-compatible information processing system |
| DE69132261T DE69132261T2 (de) | 1990-01-06 | 1991-01-02 | Rückwärts kompatibles Datenverarbeitungssystem |
| KR1019910000105A KR950009271B1 (ko) | 1990-01-06 | 1991-01-07 | 정보처리시스템 |
| JP3000813A JPH04251367A (ja) | 1990-01-06 | 1991-01-09 | バス制御装置 |
| US08/224,682 US5539900A (en) | 1990-01-06 | 1994-04-07 | Information processing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000813A JP2559868B2 (ja) | 1990-01-06 | 1990-01-06 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03204718A JPH03204718A (ja) | 1991-09-06 |
| JP2559868B2 true JP2559868B2 (ja) | 1996-12-04 |
Family
ID=11484120
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000813A Expired - Fee Related JP2559868B2 (ja) | 1990-01-06 | 1990-01-06 | 情報処理装置 |
| JP3000813A Pending JPH04251367A (ja) | 1990-01-06 | 1991-01-09 | バス制御装置 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3000813A Pending JPH04251367A (ja) | 1990-01-06 | 1991-01-09 | バス制御装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5539900A (ja) |
| EP (1) | EP0437207B1 (ja) |
| JP (2) | JP2559868B2 (ja) |
| KR (1) | KR950009271B1 (ja) |
| DE (1) | DE69132261T2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5717947A (en) * | 1993-03-31 | 1998-02-10 | Motorola, Inc. | Data processing system and method thereof |
| JP2832899B2 (ja) * | 1993-05-31 | 1998-12-09 | 松下電器産業株式会社 | データ処理装置およびデータ処理方法 |
| US5640578A (en) * | 1993-11-30 | 1997-06-17 | Texas Instruments Incorporated | Arithmetic logic unit having plural independent sections and register storing resultant indicator bit from every section |
| US5694121A (en) * | 1994-09-30 | 1997-12-02 | Tandem Computers Incorporated | Latency reduction and routing arbitration for network message routers |
| US5758141A (en) * | 1995-02-10 | 1998-05-26 | International Business Machines Corporation | Method and system for selective support of non-architected instructions within a superscaler processor system utilizing a special access bit within a machine state register |
| US7228809B2 (en) * | 2004-04-15 | 2007-06-12 | Cupid Foundations, Inc. | Undergarments having finished edges and methods therefor |
| JP5614133B2 (ja) * | 2010-07-02 | 2014-10-29 | 富士通株式会社 | アクセス制御装置、アクセス制御方法およびストレージシステム |
| US9720661B2 (en) * | 2014-03-31 | 2017-08-01 | International Businesss Machines Corporation | Selectively controlling use of extended mode features |
| US20220066681A1 (en) * | 2020-08-27 | 2022-03-03 | Micron Technology, Inc. | Bubble break register in semiconductor device |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3676852A (en) * | 1970-07-20 | 1972-07-11 | Ibm | Multiple program digital computer |
| DE3587643T2 (de) * | 1984-03-02 | 1994-03-24 | Nec Corp | Informationsverarbeitungseinheit mit Unterbrechungsfunktion. |
| DE3577242D1 (de) * | 1984-08-14 | 1990-05-23 | Trt Telecom Radio Electr | Prozessor zur verarbeitung von daten verschiedener darstellungsarten und geeignetes multipliziergeraet fuer einen solchen prozessor. |
| JPS62180427A (ja) * | 1986-02-03 | 1987-08-07 | Nec Corp | プログラム制御回路 |
| CA1327080C (en) * | 1987-05-26 | 1994-02-15 | Yoshiko Yamaguchi | Reduced instruction set computer (risc) type microprocessor |
| US4967346A (en) * | 1988-03-14 | 1990-10-30 | Advanced Micro Devices, Inc. | Universal microprocessor interface circuit |
| US5109332A (en) * | 1988-09-09 | 1992-04-28 | Compaq Computer Corporation | System for controlling the transferring of different widths of data using two different sets of address control and state information signals |
| DE68927218T2 (de) * | 1988-10-18 | 1997-02-06 | Hewlett Packard Co | Verfahren und Vorrichtung für Zustandskode in einem Zentralprozessor |
| JPH02133827A (ja) * | 1988-11-14 | 1990-05-23 | Nec Corp | 情報処理装置 |
| JPH03131924A (ja) * | 1989-10-18 | 1991-06-05 | Hitachi Ltd | 情報処理装置 |
-
1990
- 1990-01-06 JP JP2000813A patent/JP2559868B2/ja not_active Expired - Fee Related
-
1991
- 1991-01-02 DE DE69132261T patent/DE69132261T2/de not_active Expired - Fee Related
- 1991-01-02 EP EP91100066A patent/EP0437207B1/en not_active Expired - Lifetime
- 1991-01-07 KR KR1019910000105A patent/KR950009271B1/ko not_active IP Right Cessation
- 1991-01-09 JP JP3000813A patent/JPH04251367A/ja active Pending
-
1994
- 1994-04-07 US US08/224,682 patent/US5539900A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0437207B1 (en) | 2000-06-28 |
| EP0437207A2 (en) | 1991-07-17 |
| JPH04251367A (ja) | 1992-09-07 |
| EP0437207A3 (en) | 1993-03-31 |
| US5539900A (en) | 1996-07-23 |
| DE69132261T2 (de) | 2000-12-21 |
| DE69132261D1 (de) | 2000-08-03 |
| KR910014823A (ko) | 1991-08-31 |
| JPH03204718A (ja) | 1991-09-06 |
| KR950009271B1 (ko) | 1995-08-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS61122747A (ja) | デ−タ処理装置 | |
| JP2559868B2 (ja) | 情報処理装置 | |
| JPH0769791B2 (ja) | マイクロプロセッサ | |
| US5410721A (en) | System and method for incrementing a program counter | |
| JP2682232B2 (ja) | 浮動小数点演算処理装置 | |
| JPH08212075A (ja) | 情報処理装置 | |
| JPH034936B2 (ja) | ||
| US20170329603A1 (en) | Conditional selection of data elements | |
| CN1100291C (zh) | 数据处理装置 | |
| TWI339354B (en) | Microcontroller instruction set | |
| US6564312B1 (en) | Data processor comprising an arithmetic logic unit | |
| JP2553200B2 (ja) | 情報処理装置 | |
| WO1987004541A1 (en) | Central processing unit | |
| JP3043861B2 (ja) | データ処理装置 | |
| JPH0831033B2 (ja) | データ処理装置 | |
| JPS62279438A (ja) | トレ−ス回路 | |
| JPH1020959A (ja) | 低消費電力マイクロプロセッサ | |
| JPH04195629A (ja) | 演算フラグ生成装置 | |
| JPS60134957A (ja) | 並列型演算処理装置 | |
| JP3031900B2 (ja) | データ処理装置及びレジスタファイル | |
| JPH02109130A (ja) | 演算回路 | |
| JPH04245333A (ja) | 情報処理装置 | |
| JPS61211741A (ja) | マイクロコンピユ−タ | |
| JPS63118835A (ja) | 演算装置 | |
| JPH01201730A (ja) | 情報処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |