JPH02133827A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH02133827A JPH02133827A JP28858788A JP28858788A JPH02133827A JP H02133827 A JPH02133827 A JP H02133827A JP 28858788 A JP28858788 A JP 28858788A JP 28858788 A JP28858788 A JP 28858788A JP H02133827 A JPH02133827 A JP H02133827A
- Authority
- JP
- Japan
- Prior art keywords
- emulation
- psw
- condition code
- signal
- status register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010365 information processing Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 8
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/3017—Runtime instruction translation, e.g. macros
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30094—Condition code generation, e.g. Carry, Zero flag
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/455—Emulation; Interpretation; Software simulation, e.g. virtualisation or emulation of application or operating system execution engines
- G06F9/45533—Hypervisors; Virtual machine monitors
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はエミュレーション機能を持つ情報処理装置の中
央処理装置に関する。
央処理装置に関する。
従来の中央処理装置について図面を用いて説明する。第
２図は従来の中央処理装置のデータ処理部分を示すブロ
ック図である。第２図において、２０１はプログラムに
てデータを格納するレジスタ群、２０２はＡＬＵ、２０
３はプログラムスティタスレジスタ（以後ＰＳＷと呼ぶ
）、２０４はメインデータバス、２０５はサブデータバ
ス、２０６はエミュレーション中であることを示すＥＭ
倍信号ある。
２図は従来の中央処理装置のデータ処理部分を示すブロ
ック図である。第２図において、２０１はプログラムに
てデータを格納するレジスタ群、２０２はＡＬＵ、２０
３はプログラムスティタスレジスタ（以後ＰＳＷと呼ぶ
）、２０４はメインデータバス、２０５はサブデータバ
ス、２０６はエミュレーション中であることを示すＥＭ
倍信号ある。
第２図の中央処理装置においては、レジスタ２０１から
読み出されたデータはメインデータバス２０４．サブデ
ータバス２０５を通ってＡＬＵ２０２により演算され、
演算結果はメインデータバス２０４を通ってレジスタ２
０１へ書き込まれる。この演算時に生じたキャリー、オ
ーパフロウ、サイン、ゼロなどのコンデイションコード
がＰＳＷ２０３の演算フラグにラッチされる。レジスタ
２０１．ＡＬＵ２０１．ＡＬＵ２０２．ＰＳＷ２０３は
それぞれＥＭ信号２０６に応じてエミュレーション動作
中には所定の動作を行う。例としてレジスタ２０１に対
する書き込みが本来３２ビツト長で行われるのに対し、
エミュレーション動作中にはレジスタの下位１６ビツト
長分にのみ書き込みが行われる。
読み出されたデータはメインデータバス２０４．サブデ
ータバス２０５を通ってＡＬＵ２０２により演算され、
演算結果はメインデータバス２０４を通ってレジスタ２
０１へ書き込まれる。この演算時に生じたキャリー、オ
ーパフロウ、サイン、ゼロなどのコンデイションコード
がＰＳＷ２０３の演算フラグにラッチされる。レジスタ
２０１．ＡＬＵ２０１．ＡＬＵ２０２．ＰＳＷ２０３は
それぞれＥＭ信号２０６に応じてエミュレーション動作
中には所定の動作を行う。例としてレジスタ２０１に対
する書き込みが本来３２ビツト長で行われるのに対し、
エミュレーション動作中にはレジスタの下位１６ビツト
長分にのみ書き込みが行われる。
第２図の中央処理装置においてエミュレーション動作に
移行する場合はメインデータバス２０４を通してＰＳＷ
２０３をメモリ上にセーブし、新たにエミユレーション
用のＰＳＷをＰＳＷ２０３にロードする。
移行する場合はメインデータバス２０４を通してＰＳＷ
２０３をメモリ上にセーブし、新たにエミユレーション
用のＰＳＷをＰＳＷ２０３にロードする。
上述した従来の中央処理装置は、ただひとつのＰＳＷを
エミュレーション時にも共用しているため、エミュレー
ション実行状態との遷移時にＰＳＷのセーブ／ロードを
必要とする。
エミュレーション時にも共用しているため、エミュレー
ション実行状態との遷移時にＰＳＷのセーブ／ロードを
必要とする。
また、例えば通常はキャリー、オーパフロウ。
サイン、ゼロの各コンデイションコードがＰＳＷのピッ
）３，２，１．Ｏの位置であり、エミュレーション実行
中はエミュレーション対象の中央処理装置において各コ
ンデイションがＰＳＷのピッ）０，１１，７．６である
場合が考えられる。
）３，２，１．Ｏの位置であり、エミュレーション実行
中はエミュレーション対象の中央処理装置において各コ
ンデイションがＰＳＷのピッ）０，１１，７．６である
場合が考えられる。
このようにエミュレーション実行中のｐｓｗ構成が異な
る場合には従来の中央処理装置ではＦＭ信号２０６に応
じてＰＳＷに対するコンデイションコードの更新位置を
切り替える回路を必要としていた欠点がある。
る場合には従来の中央処理装置ではＦＭ信号２０６に応
じてＰＳＷに対するコンデイションコードの更新位置を
切り替える回路を必要としていた欠点がある。
本発明の中央処理装置は、本来のプログラムスティタス
レジスタの他にエミュレーション専用のプログラムステ
ィタスレジスタと、エミュレーション動作中であること
を示すエミュレーション信号とを有している。
レジスタの他にエミュレーション専用のプログラムステ
ィタスレジスタと、エミュレーション動作中であること
を示すエミュレーション信号とを有している。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例による中央処理装置のデ
ータ処理部分を示すブロック図である。
ータ処理部分を示すブロック図である。
第１図においてレジスタ２０１．ＡＬＵ２０２．メイン
データバス２０４．サブデータバス２０５゜ＦＭ信号２
０６は第２図における従来例と同様のものである。第１
図において１０１は通常時のＰＳＷ、１０２はエミュレ
ーション実行時のプログラムスティタスレジスタＰＳＷ
ＥＭ％ １０３はＰＳＷＩ Ｏ１のイネーブル信号、１
０４はＰＳＷＥＭ１０２のイネーブル信号、１０５はＮ
ＯＴゲートである。
データバス２０４．サブデータバス２０５゜ＦＭ信号２
０６は第２図における従来例と同様のものである。第１
図において１０１は通常時のＰＳＷ、１０２はエミュレ
ーション実行時のプログラムスティタスレジスタＰＳＷ
ＥＭ％ １０３はＰＳＷＩ Ｏ１のイネーブル信号、１
０４はＰＳＷＥＭ１０２のイネーブル信号、１０５はＮ
ＯＴゲートである。
第１図においても、第２図に示した従来例と同様にレジ
スタ２０１．ＡＬＵ２０２．メインデータバス２０４．
サブデータバス２０５を用いてデータ処理が行われる。
スタ２０１．ＡＬＵ２０２．メインデータバス２０４．
サブデータバス２０５を用いてデータ処理が行われる。
このときＦＭ信号２０６がインアクティブであるとＮＯ
Ｔゲート１０５によりイネーブル信号１０３がアクティ
ブとなり通常時のＰＳＷＩ ０１が使用され、イネーブ
ル信号１０４はインアクティブとなりＰＳＷＥＭＩ ０
２は使用されない。すなわちＡＬＵ ２０２で演算が行
われた時のコンデイションコードはＰＳＷＩ ０１にラ
ッチされる。
Ｔゲート１０５によりイネーブル信号１０３がアクティ
ブとなり通常時のＰＳＷＩ ０１が使用され、イネーブ
ル信号１０４はインアクティブとなりＰＳＷＥＭＩ ０
２は使用されない。すなわちＡＬＵ ２０２で演算が行
われた時のコンデイションコードはＰＳＷＩ ０１にラ
ッチされる。
逆にエミュレーション実行中は、ＦＭ信号２０６がアク
ティブであるため、コンデジョンコードはＰＳＷＥＭＩ
Ｏ２にラッチされる。
ティブであるため、コンデジョンコードはＰＳＷＥＭＩ
Ｏ２にラッチされる。
この実施例ではエミユレーション用に専用のＰＳＷを設
けたことにより、エミュレーション実行中に割込み処理
などの本来のＰＳＷを使用する処理を行う場合にＰＳＷ
のセーブ／ロードを必要としないため高速な処理が行え
る。また、専用のＰＳＷを設けたためエミュレーション
実行中のＰＳＷＥＭＩ Ｏ２と通常時のＰＳＷＩ Ｏ１
とのビット構成が大きく異なる場合でもコンデイション
コードの更新は、各ＰＳＷのイネーブル信号のみで制御
すればよく回路は簡単になる。
けたことにより、エミュレーション実行中に割込み処理
などの本来のＰＳＷを使用する処理を行う場合にＰＳＷ
のセーブ／ロードを必要としないため高速な処理が行え
る。また、専用のＰＳＷを設けたためエミュレーション
実行中のＰＳＷＥＭＩ Ｏ２と通常時のＰＳＷＩ Ｏ１
とのビット構成が大きく異なる場合でもコンデイション
コードの更新は、各ＰＳＷのイネーブル信号のみで制御
すればよく回路は簡単になる。
第３図は本発明の第２の実施例による中央処理装置のデ
ータ処理部分を示すブロック図である。
ータ処理部分を示すブロック図である。
第３図においてレジスタ２０１．ＡＬＵ２０２゜メイン
データバス２０４．サブデータバス２０５゜ＦＭ信号２
０６．イネーブル信号１０３，１０４、ＮＯＴゲート１
０５は第２図および第１図におけるものと同様に働く。
データバス２０４．サブデータバス２０５゜ＦＭ信号２
０６．イネーブル信号１０３，１０４、ＮＯＴゲート１
０５は第２図および第１図におけるものと同様に働く。
本実施例においてＰＳＷは通常実行かエミュレーション
実行かにかかわらず中央処理装置の状態を示すフィール
ドＰＳＷＨ３０１と、コンデイションコードのように通
常実行とエミュレーション実行とでビット構成の異なる
フィールド（それぞれＰＳＷＣＣ３０３とＰＳＷＣＣＥ
Ｍ３０４）とからなる。すなわち通常実行中にＰＳＷが
読み出されるとＰＳＷＨ３０１とＰＳＷＣＣ３０・３と
がそれぞれメインデータバス２０４上の異なるフィール
ドに読み出されることにより、合せて１本のＰＳＷとし
ての値がメインデータバス２０４上に得られる。同様に
エミュレーション実行中にＰＳＷが読み出されるとＰＳ
ＷＨ３０１とＰＳＷＣＣＥＭ３０４とがメインデータバ
ス２０４上に読み出される。またＥＭ信号２０６はＰＳ
ＷＨ３０１に対し、書き込み禁止信号３０２として入力
される。
実行かにかかわらず中央処理装置の状態を示すフィール
ドＰＳＷＨ３０１と、コンデイションコードのように通
常実行とエミュレーション実行とでビット構成の異なる
フィールド（それぞれＰＳＷＣＣ３０３とＰＳＷＣＣＥ
Ｍ３０４）とからなる。すなわち通常実行中にＰＳＷが
読み出されるとＰＳＷＨ３０１とＰＳＷＣＣ３０・３と
がそれぞれメインデータバス２０４上の異なるフィール
ドに読み出されることにより、合せて１本のＰＳＷとし
ての値がメインデータバス２０４上に得られる。同様に
エミュレーション実行中にＰＳＷが読み出されるとＰＳ
ＷＨ３０１とＰＳＷＣＣＥＭ３０４とがメインデータバ
ス２０４上に読み出される。またＥＭ信号２０６はＰＳ
ＷＨ３０１に対し、書き込み禁止信号３０２として入力
される。
この実施例ではエミュレーション実行中に更新可能なＰ
ＳＷのフィールドを容易に限定できるた。
ＳＷのフィールドを容易に限定できるた。
め、エミュレーション実行中のプログラムが不用意にＰ
ＳＷ中の中央処理装置の状態を変えないように保護する
ことができる。
ＳＷ中の中央処理装置の状態を変えないように保護する
ことができる。
以上説明したように本発明は、通常のプログラムスティ
タスレジスタとは別にエミュレーション専用のプログラ
ムスティタスレジスタを設けることにより、プログラム
スティタスレジスタの更新回路を簡単にでき、通常時と
エミュレーション時とでレジスタのビット構成が大きく
変わる場合にも容易に対処できる効果がある。
タスレジスタとは別にエミュレーション専用のプログラ
ムスティタスレジスタを設けることにより、プログラム
スティタスレジスタの更新回路を簡単にでき、通常時と
エミュレーション時とでレジスタのビット構成が大きく
変わる場合にも容易に対処できる効果がある。
さらにプログラムスティタスレジスタのうちの特定フィ
ールドをエミュレーション実行中は更新不可能とするこ
とが容易なため、保護の効果もある。
ールドをエミュレーション実行中は更新不可能とするこ
とが容易なため、保護の効果もある。
第１図は本発明の第１の実施例による中央処理装置のデ
ータ処理部分の図、第２図は従来の中央処理装置のデー
タ処理部分の図、第３図は本発明の第２の実施例による
中央処理装置のデータ処理部分の図である。 ２０１・・・・・・レジスタ、２０２・・・・・・ＡＬ
Ｕ、１０１・・・・・・ＰＳＷ、１０２・・・・・・Ｐ
ＳＷＥＭ、２０４・・・・・・メインデータバス、２０
５・・・・・・サブデータバス、２０６・・・・・・Ｅ
Ｍ倍信号 代理人 弁理士 内 原 音 Ｍ１図 第Ｚ図
ータ処理部分の図、第２図は従来の中央処理装置のデー
タ処理部分の図、第３図は本発明の第２の実施例による
中央処理装置のデータ処理部分の図である。 ２０１・・・・・・レジスタ、２０２・・・・・・ＡＬ
Ｕ、１０１・・・・・・ＰＳＷ、１０２・・・・・・Ｐ
ＳＷＥＭ、２０４・・・・・・メインデータバス、２０
５・・・・・・サブデータバス、２０６・・・・・・Ｅ
Ｍ倍信号 代理人 弁理士 内 原 音 Ｍ１図 第Ｚ図
Claims (1)
- エミュレーション機能を有する情報処理装置であって、
本来のプログラムステイタスレジスタの他にエミュレー
ション専用のプログラムステイタスレジスタと、エミュ
レーション動作中であることを示すエミュレーション信
号とを備え、前記エミュレーション信号により、前記本
来のプログラムステイタスレジスタと、前記エミュレー
ション専用のプログラムステイタスレジスタとの使用を
切りかえることを特徴とする情報処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28858788A JPH02133827A (ja) | 1988-11-14 | 1988-11-14 | 情報処理装置 |
| EP19890121081 EP0369407A3 (en) | 1988-11-14 | 1989-11-14 | Central processing unit for data processor having emulation function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28858788A JPH02133827A (ja) | 1988-11-14 | 1988-11-14 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02133827A true JPH02133827A (ja) | 1990-05-23 |
Family
ID=17732195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28858788A Pending JPH02133827A (ja) | 1988-11-14 | 1988-11-14 | 情報処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0369407A3 (ja) |
| JP (1) | JPH02133827A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2559868B2 (ja) * | 1990-01-06 | 1996-12-04 | 富士通株式会社 | 情報処理装置 |
| JP2832899B2 (ja) * | 1993-05-31 | 1998-12-09 | 松下電器産業株式会社 | データ処理装置およびデータ処理方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6257638A (ja) * | 1985-09-04 | 1987-03-13 | Dai Ichi Kogyo Seiyaku Co Ltd | 撹拌装置 |
| JPS6267638A (ja) * | 1985-09-20 | 1987-03-27 | Hitachi Ltd | エミユレ−シヨン方式 |
| JPS62145432A (ja) * | 1985-12-20 | 1987-06-29 | Nec Corp | デ−タ処理装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3676852A (en) * | 1970-07-20 | 1972-07-11 | Ibm | Multiple program digital computer |
| FR2250449A5 (en) * | 1973-10-31 | 1975-05-30 | Honeywell Bull Soc Ind | Protection system for data processor interruption - has double memory bank with each bank divided into two parts |
| US4975836A (en) * | 1984-12-19 | 1990-12-04 | Hitachi, Ltd. | Virtual computer system |
| AU1682188A (en) * | 1987-04-02 | 1988-11-02 | Stellar Computer Inc. | Dynamically assignable shared register sets |
-
1988
- 1988-11-14 JP JP28858788A patent/JPH02133827A/ja active Pending
-
1989
- 1989-11-14 EP EP19890121081 patent/EP0369407A3/en not_active Withdrawn
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6257638A (ja) * | 1985-09-04 | 1987-03-13 | Dai Ichi Kogyo Seiyaku Co Ltd | 撹拌装置 |
| JPS6267638A (ja) * | 1985-09-20 | 1987-03-27 | Hitachi Ltd | エミユレ−シヨン方式 |
| JPS62145432A (ja) * | 1985-12-20 | 1987-06-29 | Nec Corp | デ−タ処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0369407A3 (en) | 1991-10-16 |
| EP0369407A2 (en) | 1990-05-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4924382A (en) | Debugging microprocessor capable of switching between emulation and monitor without accessing stack area | |
| JP3263135B2 (ja) | 情報処理装置 | |
| KR20030072550A (ko) | 데이터 처리장치와 복귀상태의 저장방법 | |
| JPH01130224A (ja) | 例外処理方式 | |
| JPH01124031A (ja) | マイクロ・コンピュータ | |
| JPS63279328A (ja) | 仮想計算機システムのゲスト実行制御方式 | |
| JPH02133827A (ja) | 情報処理装置 | |
| KR950009271B1 (ko) | 정보처리시스템 | |
| US5274792A (en) | Information processing apparatus with parallel instruction decoding | |
| JPH03271829A (ja) | 情報処理装置 | |
| JP2562838B2 (ja) | プロセッサ及びストアバッファ制御方法 | |
| US20050216708A1 (en) | Processor for performing context switching, a method for performing context switching, a computer program for perform context switching | |
| JPH0264740A (ja) | マイクロプロセッサ | |
| JPH0377137A (ja) | 情報処理装置 | |
| JPS623345A (ja) | 割込方式 | |
| JPH01201730A (ja) | 情報処理装置 | |
| JPH0258648B2 (ja) | ||
| JPH0271326A (ja) | 演算処理方法 | |
| JPH0352092B2 (ja) | ||
| JPS63120336A (ja) | メモリアクセスモ−ド切替え方式 | |
| JPS61184644A (ja) | 仮想計算機システム制御方式 | |
| JPH05250161A (ja) | マイクロコンピュータ装置 | |
| JPS621042A (ja) | 電子計算機 | |
| JPH05334074A (ja) | マイクロプロセッサ | |
| JPS6220033A (ja) | 割込み制御方式 |