JPS621042A - 電子計算機 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、電子計算機、特にそのプログラムデバッグ
作業を容易にするための構成に関するものである。

〔従来の技術〕

第２図に従来の電子計算機の中央処理装置（以下ＣＰＵ
という）におけるレジスタの構成のｍ個上爪す。図にお
いて（１）はＣＰＵ　、　（２ａ）、（２ｂ）、　−（
２ｍ）はレジスタである。

レジスタは、ＣＰＵ内で演算結果や其の他所侠の送する
機能をもち、処理、転送途中のデータ’ｔ　一時スドッ
クする装置である。

動作は、プログラムの命令によって実行される。

例えば、レジスタ（２ａ）のデータをレジスタ（２ｂ）
に転送する命令によって、レジスタ（２ｂ）にレジスタ
（２ａ）のデータが書込まれる。

〔発明が解決しようとする問題点〕

従来のＣＰＵ　（１１は以上のように構成されているの
で、レジスタごとのデータ操作をハードウェア上で検知
することができない。そのために、命令実行によるレジ
スタデータ操作を検知するには、ソフトウェアより認識
するか、あるいは、レジスタ内データの比較によらなけ
ればならず、プログラムデバッグ作業において負担にな
るという問題があった。

この発明は上記のような問題点を解消するためになされ
たもので、デバッグ時における各レジスタごとのデータ
操作検知に負担のかからない電子計算機を提供すること
を目的とする。

〔問題点を解決するための手段〕

この発明に係る電子計算機は、ＣＰＵｆｌｌの各レジス
タごとに、特定の命令あるいは外部信号によりリセット
され、該レジスタのデータ操作を検知することによりセ
ットされるフラグを備えたものである。

〔作用〕

この発明に係る電子計算機においては、ＣＰＵｆｌｌの
各レジスタのデータ操作は、当該レジスタに対するフラ
グによって検知でき、プログラムに依る必要がない。

〔発明の一実施例〕

以下、この発明の一実施例について説明する。

第１図にこの発明の一実施例の構成を示す。図において
（１）及び（２ａ）、（２ｂ）、　−（２ｍ）は第２図
の同一符号と同一または相当する部分全示し、（３ａ）
。

（３ｂ）・・・（３ｍ）はフラグである。

各フラグは、特定の命令（例えば、命令セット中に特別
に準備したフラグリセット命令）あるいは外部信号（例
えば、ＣＰＵｆｌｌ外部からのフラグリセット信号）に
よりクリアされ、対応するレジスタのデータ操作を検知
することによりセットされる。

フラグは一般的に言えば各レジスタに対し各操作別に複
数個設けられるが、仮に第１図に示すフラグ（３ａ）、
（３ｂ）、・・・（３ｍ）は当該レジスタがデスティネ
ーション（ｄｅｓｔｉｎａｔｉｏｎ　）としてデータ転
送を受けた場合にセットされるフラグとする。レジスタ
（２ａ）　’ｅソース（ｓｏｕｒｃｅ）、レジスタ（２
ｂ）　　’にデスティネーションとしてレジスタ（２ａ
）のデータをレジスタ（２ｂ）に書込んだ場合、この操
作がハードウェアで検知され、フラグ（３ｂ）がセット
される。

フラグがセットされると、それを検出するハードウェア
で検知され、割込み等の特殊な処理が行われる。この処
理によりフラグがセットされたときの内部状態がプログ
ラムによって調べられる。

以下、このフラグ（３ａ）、（３ｂ）、　−（３ｍ）　
ｋ使用してプログラムデバッグを行う場合の動作につい
て説明する。

デバッグ対象となるプログラムの実行前に、まず、該プ
ログラム実行中データを保持しておく必要があるレジス
タに対するフラグ、例えばレジスタ（２ａ）のデータを
保持しておく必要がある場合フラグ（３ａ）　　ｔリセ
ットしてクリア状態にしておく。次に、該プログラムを
実行する。

誤ってレジスタ（２ａ）のデータを破壊するデータ操作
すなわちレジスタ（２ａ）　’にデスティネーションと
しての書込みが行なわれると、対応するフラグ（３ａ）
がセットされ、ハードウェア的に割込みが発生し、その
時のＣＰＵ内部状態が割込み処理ルーチンによりＣＰＵ
外メモリ等に退避され、プログラムの実行が中断される
。

この後、上記ＣＰＵ内部状態を読出すことで、レジスタ
（２ａ）にデータ操作が発生した命令が検出され、プロ
グラムのデパックが容易となる。このプログラムのデバ
ッグ終了後は、これらの命令を除き、さらに各フラグに
よる割込み全禁止するモードでプログラムを実行する。

上記においては、割込みによりＣＰＵ内部状態が退避さ
れ、フラグのセットによりプログラムが中断される構成
として説明したが、割込みのかわりに、ハードウェアス
トップやハードウェア機構により　ＣＰＵ内部状態が退
避される構成でもよく、また、−回のフラグセットでは
プログラムが中断されることなく、複数回データ操作の
検知が行なわれる構成とすることもできる。

また、上記においては、レジスタへのデータ書込み操作
を検知するセットフラグを設けた場合について述べたが
、上記のほかに、−命令実行中にレジスタから読み出さ
れたデータが処理されて再び同じレジスタに書込まれる
操作全検知するモディファイフラグ、レジスタからデー
タが読み出される操作を検知するリードフラグなどを設
ければ、これらに関連するデバッグが容易になる。

〔発明の効果〕

以上のように、この発明によれば、プログラム実行時に
各レジスタのデータ操作検知をハードウェア上で行なう
ことができ、レジスタのデータ操作に関するデパック作
業の負担が軽減されるという効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す説明図、第２図は従
来の電子計算機のＣＰＵにおけるレジスタの構成の一例
を示す説明図である。 図において（１）はＣＰＵ、　　（２ｂ）　、（２ｂ）
　−（２ｍ）　？″ｉＬｉｉＬｉジスタ）、（３ｂ）、
　−（３ｍ）はフラグである。 なお各図中同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 中央処理装置の各レジスタごとに、特定の命令あるいは
   外部信号によりクリアされ、当該レジスタのデータ操作
   を検知することによりセットされるフラグを備えた電子
   計算機。