JPH02284223A - 非正規化データ処理装置 - Google Patents
非正規化データ処理装置Info
- Publication number
- JPH02284223A JPH02284223A JP1106262A JP10626289A JPH02284223A JP H02284223 A JPH02284223 A JP H02284223A JP 1106262 A JP1106262 A JP 1106262A JP 10626289 A JP10626289 A JP 10626289A JP H02284223 A JPH02284223 A JP H02284223A
- Authority
- JP
- Japan
- Prior art keywords
- data
- normalized
- normalized data
- address
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000010606 normalization Methods 0.000 claims description 12
- 238000001514 detection method Methods 0.000 claims description 5
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 241000251468 Actinopterygii Species 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、浮動小数点演算回路に利用する。特に浮動少
数点ロード命令の処理装置に関するものである。
数点ロード命令の処理装置に関するものである。
本発明は、浮動小数点ロード命令によりメモリに格納さ
れたデータのうち非正規化データを正規化データにした
のち演算用のレジスタファイルに転送する非正規化デー
タ処理装置において、非正規化データである場合は、い
ったんレジスタファイルの非正規化データ格納用の特定
のアドレスに格納して正規化したのち通常のアドレスに
格納することにより、 処理速度を向上させるものである。
れたデータのうち非正規化データを正規化データにした
のち演算用のレジスタファイルに転送する非正規化デー
タ処理装置において、非正規化データである場合は、い
ったんレジスタファイルの非正規化データ格納用の特定
のアドレスに格納して正規化したのち通常のアドレスに
格納することにより、 処理速度を向上させるものである。
従来、浮動小数点ロード命令の処理を行う非正規化処理
装置は、メモリから読み出されたデータは、正規化デー
タであるか非正規化データであるかの判断が行われ、正
規化データであるときは、次の命令で浮動小数点演算用
のレジスタファイルに格納され、非正規化データである
ときは、正規化回路により正規化した後にレジスタファ
イルに格納されるものであった。
装置は、メモリから読み出されたデータは、正規化デー
タであるか非正規化データであるかの判断が行われ、正
規化データであるときは、次の命令で浮動小数点演算用
のレジスタファイルに格納され、非正規化データである
ときは、正規化回路により正規化した後にレジスタファ
イルに格納されるものであった。
しかし、このような従来装置の浮動小数点ロード命令の
処理は、正規化データであるか非正規化データであるか
の判断をファームウェアで行い、次の命令でレジスタフ
ァイルに格納する構成であるため、正規化データの場合
には次の命令まで待ってレジスタファイルに転送するの
で、正規化データに対する処理速度が遅くなる問題があ
った。
処理は、正規化データであるか非正規化データであるか
の判断をファームウェアで行い、次の命令でレジスタフ
ァイルに格納する構成であるため、正規化データの場合
には次の命令まで待ってレジスタファイルに転送するの
で、正規化データに対する処理速度が遅くなる問題があ
った。
本発明は上述の問題を解決するもので、正規化データに
対する処理を早くすることができる非正規化データ処理
装置を提供することを目的とする。
対する処理を早くすることができる非正規化データ処理
装置を提供することを目的とする。
本発明は、浮動少数魚形式データが格納されるメモリと
、このメモリから読み出された浮動少数点形式データが
正規化データであるか非正規化データであるかをチェッ
クし、非正規化データであるときには、前記メモリから
読み出された非正規化データを正規化回路により正規化
させ、この正規化回路で正規化された後にレジスタに転
送する手段とを備えた非正規化データ処理装置において
、前記メモリから読み出された浮動少数点形式データが
正規化データであるか非正規化データであるかをチェッ
クして非正規化データである旨の信号を出力するデータ
チェック回路と、前記データチェック回路の検出出力に
より通常の正規化データを書き込むべき前記レジスタの
アドレスを退避させ、非正規化データを格納すべき特定
のアドレスを生成するアドレス生成回路と、前記データ
チェック回路の検出出力により前記レジスタの特定のア
ドレスに前記非正規化データを格納し、前記特定のアド
レスに格納された非正規データを上記正規化回路により
正規化させたのち前記レジスタの退避させたアドレスに
正規化データを格納させる制御部とを備えたことを特徴
とする。
、このメモリから読み出された浮動少数点形式データが
正規化データであるか非正規化データであるかをチェッ
クし、非正規化データであるときには、前記メモリから
読み出された非正規化データを正規化回路により正規化
させ、この正規化回路で正規化された後にレジスタに転
送する手段とを備えた非正規化データ処理装置において
、前記メモリから読み出された浮動少数点形式データが
正規化データであるか非正規化データであるかをチェッ
クして非正規化データである旨の信号を出力するデータ
チェック回路と、前記データチェック回路の検出出力に
より通常の正規化データを書き込むべき前記レジスタの
アドレスを退避させ、非正規化データを格納すべき特定
のアドレスを生成するアドレス生成回路と、前記データ
チェック回路の検出出力により前記レジスタの特定のア
ドレスに前記非正規化データを格納し、前記特定のアド
レスに格納された非正規データを上記正規化回路により
正規化させたのち前記レジスタの退避させたアドレスに
正規化データを格納させる制御部とを備えたことを特徴
とする。
メモリから読み出されたデータが正規化データであるこ
とが検出されたときは、そのままレジスタファイルのア
ドレスに格納される。
とが検出されたときは、そのままレジスタファイルのア
ドレスに格納される。
非正規化データであるときには、非正規化データである
旨の検出出力によりアドレス生成回路で通常のアドレス
を退避させて非正規化データを格納するための特定アド
レスを発生させてこのアドレスに非正規化データを格納
する。この非正規化データは正規化回路で正規化された
のち、退避されたアドレスに格納される。
旨の検出出力によりアドレス生成回路で通常のアドレス
を退避させて非正規化データを格納するための特定アド
レスを発生させてこのアドレスに非正規化データを格納
する。この非正規化データは正規化回路で正規化された
のち、退避されたアドレスに格納される。
この結果、正規化データは次の命令を待たずにレジスタ
ファイルに格納されるので、正規化データに対する処理
速度を向上させることができる。
ファイルに格納されるので、正規化データに対する処理
速度を向上させることができる。
以下図面を参照して本発明の詳細な説明する。
第１図は本発明の一実施例の非正規化データ処理装置の
構成を示すブロック図である。
構成を示すブロック図である。
この実施例は、浮動少数魚形式データが格納されるメモ
リ１と、このメモリ１から読み出されたデータを一時格
納するデータレジスタ２と、このデータレジスタ２に格
納されたデータが正規化データであるか非正規化データ
であるかをチェックし、非正規化データであるときには
、後述の非正規化データの正規化処理制御を行うファー
ムウェア制御部９に割り込み信号１０を出力するデータ
チェック回路３と、浮動小数点ロード命令を解読する命
令解読部４と、この命令解読部４が解読した命令のアド
レス部分をデコードする命令デコード部５と、この命令
デコード部５の出力であるアドレスに基づいてデータチ
ェック回路３の検出出力により通常の正規化データを書
き込むべき前記レジスタのアドレスを退避させ、非正規
化データを格納すべき特定のアドレスを生成して浮動小
数点演算用にデータを保持するレジスタファイル７に出
力するアドレス生成回路６と、レジスタファイル７から
出力された非正規化データを正規化する正規化回路と、
データチェック回路３の検出出力によりレジスタファイ
ル７の特定のアドレスに上記非正規化データを格納し、
前記特定のアドレスに格納された非正規化データを上記
正規化回路により正規化させたのち前記レジスタの退避
させたアドレスに正規化データを格納させる制御を行う
ファームウェア制御部９とを備える。このファームウェ
ア制御部９の制御出力は、メモリ１、データレジスタ２
、アドレス生成回路６、レジスタファイル７、正規化回
路８にそれぞれ人力される。
リ１と、このメモリ１から読み出されたデータを一時格
納するデータレジスタ２と、このデータレジスタ２に格
納されたデータが正規化データであるか非正規化データ
であるかをチェックし、非正規化データであるときには
、後述の非正規化データの正規化処理制御を行うファー
ムウェア制御部９に割り込み信号１０を出力するデータ
チェック回路３と、浮動小数点ロード命令を解読する命
令解読部４と、この命令解読部４が解読した命令のアド
レス部分をデコードする命令デコード部５と、この命令
デコード部５の出力であるアドレスに基づいてデータチ
ェック回路３の検出出力により通常の正規化データを書
き込むべき前記レジスタのアドレスを退避させ、非正規
化データを格納すべき特定のアドレスを生成して浮動小
数点演算用にデータを保持するレジスタファイル７に出
力するアドレス生成回路６と、レジスタファイル７から
出力された非正規化データを正規化する正規化回路と、
データチェック回路３の検出出力によりレジスタファイ
ル７の特定のアドレスに上記非正規化データを格納し、
前記特定のアドレスに格納された非正規化データを上記
正規化回路により正規化させたのち前記レジスタの退避
させたアドレスに正規化データを格納させる制御を行う
ファームウェア制御部９とを備える。このファームウェ
ア制御部９の制御出力は、メモリ１、データレジスタ２
、アドレス生成回路６、レジスタファイル７、正規化回
路８にそれぞれ人力される。
次に本実施例装置の動作を説明する。
まず、正規化処理の対象とする浮動少数点形式データが
ファームウェア制御部９の制御を受けて、メモリ１から
データレジスタ２に出力されてセットされる。テ゛−タ
レジスタ２の出力は、データチェック回路３によって正
規化データであるか非正規化データであるかが判断され
る。正規化データの場合は、データチェック回路３の検
出出力によりアドレス生成回路６は命令デコード部５か
ら出力されたアドレスをそのままレジスタファイル７に
出力して、データを格納させる。データチェク回路３が
、非正規データであるときにファームウェア制御部９に
割り込み信号１０を出力し、アドレス生成回路６は、非
正規化データを格納するための特定のアドレスを生成し
、レジスタファイル７はこのアドレスに非正規化データ
のまま格納する。
ファームウェア制御部９の制御を受けて、メモリ１から
データレジスタ２に出力されてセットされる。テ゛−タ
レジスタ２の出力は、データチェック回路３によって正
規化データであるか非正規化データであるかが判断され
る。正規化データの場合は、データチェック回路３の検
出出力によりアドレス生成回路６は命令デコード部５か
ら出力されたアドレスをそのままレジスタファイル７に
出力して、データを格納させる。データチェク回路３が
、非正規データであるときにファームウェア制御部９に
割り込み信号１０を出力し、アドレス生成回路６は、非
正規化データを格納するための特定のアドレスを生成し
、レジスタファイル７はこのアドレスに非正規化データ
のまま格納する。
割り込み信号１０をデータチェック回路３から受は取っ
たファームウェア制御部９は、通常の処理を中断し、レ
ジスタファイル７に書き込まれた非正規化データを正規
化回路８に出力する。正規化回路８で非正規化データが
正規化され、この正規化されたデータは、レジスタファ
イル７に出力され、アドレス生成回路６で退避されてい
たアドレスに書き込まれる。
たファームウェア制御部９は、通常の処理を中断し、レ
ジスタファイル７に書き込まれた非正規化データを正規
化回路８に出力する。正規化回路８で非正規化データが
正規化され、この正規化されたデータは、レジスタファ
イル７に出力され、アドレス生成回路６で退避されてい
たアドレスに書き込まれる。
非正規化データの正規化処理が終わるとファームウェア
制御部９は通常の制御に戻る。
制御部９は通常の制御に戻る。
この本実施例の動作フローチャートを第２図に示す。
以上説明したように、本発明では、正規化データと非正
規化データとの処理を分け、正規化データについては、
次の命令ロードを待たずにレジスタファイルに格納する
ため、正規化データの処理が早くなり、全体としての処
理速度が向上する効果がある。
規化データとの処理を分け、正規化データについては、
次の命令ロードを待たずにレジスタファイルに格納する
ため、正規化データの処理が早くなり、全体としての処
理速度が向上する効果がある。
部、１０・・・割り込み信号。
Claims (1)
- 【特許請求の範囲】 １、浮動少数点形式データが格納されるメモリと、この
メモリから読み出された浮動小数点形式データが正規化
データであるか非正規化データであるかをチェックし、
非正規化データであるときには、前記メモリから読み出
された非正規化データを正規化回路により正規化させ、
この正規化回路で正規化された後にレジスタに転送する
手段とを備えた非正規化データ処理装置において、前記
メモリから読み出された浮動小数点形式データが正規化
データであるか非正規化データであるかをチェックして
非正規化データである旨の信号を出力するデータチェッ
ク回路と、 前記データチェック回路の検出出力により通常の正規化
データを書き込むべき前記レジスタのアドレスを退避さ
せ、非正規化データを格納すべき特定のアドレスを生成
するアドレス生成回路と、前記データチェック回路の検
出出力により前記レジスタの特定のアドレスに前記非正
規化データを格納し、前記特定のアドレスに格納された
非正規データを上記正規化回路により正規化させたのち
前記レジスタの退避させたアドレスに正規化データを格
納させる制御部と を備えたことを特徴とする非正規化データ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1106262A JP2748537B2 (ja) | 1989-04-26 | 1989-04-26 | 非正規化データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1106262A JP2748537B2 (ja) | 1989-04-26 | 1989-04-26 | 非正規化データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02284223A true JPH02284223A (ja) | 1990-11-21 |
| JP2748537B2 JP2748537B2 (ja) | 1998-05-06 |
Family
ID=14429184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1106262A Expired - Lifetime JP2748537B2 (ja) | 1989-04-26 | 1989-04-26 | 非正規化データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2748537B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04326119A (ja) * | 1991-04-25 | 1992-11-16 | Koufu Nippon Denki Kk | 事前正規化回路 |
-
1989
- 1989-04-26 JP JP1106262A patent/JP2748537B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04326119A (ja) * | 1991-04-25 | 1992-11-16 | Koufu Nippon Denki Kk | 事前正規化回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2748537B2 (ja) | 1998-05-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6233670B1 (en) | Superscalar processor with direct result bypass between execution units having comparators in execution units for comparing operand and result addresses and activating result bypassing | |
| US4961161A (en) | Arithmetic processor performing mask and trap operations for exceptions | |
| US5146459A (en) | Electronic equipment with check-sum function | |
| KR960001991A (ko) | 정보 처리 장치 | |
| JPH02284223A (ja) | 非正規化データ処理装置 | |
| EP0385136B1 (en) | Microprocessor cooperating with a coprocessor | |
| JPS6230455B2 (ja) | ||
| JPS59123055A (ja) | 命令処理方式 | |
| JPH02287625A (ja) | シングルチップマイクロコンピュータ | |
| JPH064331A (ja) | １０進チェック回路 | |
| JPS6175446A (ja) | アドレス比較方式 | |
| JPH04267438A (ja) | 二重例外検出装置 | |
| JPS6238902A (ja) | シ−ケンス演算の処理方式 | |
| KR890001798B1 (ko) | 8비트 및 16비트 중앙처리 장치를 이용한 데이타신호 처리장치 | |
| KR100336743B1 (ko) | 데이터처리회로 | |
| JPS6226484B2 (ja) | ||
| JP2560312B2 (ja) | 情報処理システム | |
| JPH05143320A (ja) | 浮動小数点演算方式および浮動小数点演算装置 | |
| JPS59144246A (ja) | デ−タ受信制御方式 | |
| JPH01191941A (ja) | 情報処理装置 | |
| JPS621042A (ja) | 電子計算機 | |
| JPH06337785A (ja) | 情報処理装置およびその命令実行制御方法 | |
| JPH0715662B2 (ja) | 命令の先取りを行なう情報処理装置 | |
| JPH0258648B2 (ja) | ||
| JPH0335323A (ja) | 命令実行制御方式 |