JPH06337785A - 情報処理装置およびその命令実行制御方法 - Google Patents

Abstract

(57)【要約】 【目的】 命令実行速度を落とすことなくパイプライン
を２本に減らすことができ、チップサイズの縮小化を図
る。 【構成】 命令デコーダ１１１で得た整数演算命令、ロ
ード／ストア命令、並びに一部の浮動小数点演算命令の
制御情報をパイプライン構造で蓄積するパイプライン１
１３と、前記一部の浮動小数点演算命令を除く浮動小数
点演算命令の制御情報をパイプライン構造で蓄積するパ
イプライン１１４と、命令デコーダ１１１からの入力情
報を基にデコード命令の種類を識別し、その識別結果に
従って命令デコーダ１１１のデコード情報をどのパイプ
ライン１１３、１１４に入力するかを決定するパイプラ
イン制御回路１１２とを有して構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、浮動小数点演算回路
を内蔵するマイクロプロセッサ等の情報処理装置および
その命令実行制御方法に関する。

【０００２】

【従来の技術】近年、パイプライン方式で命令を高速に
実行するマイクロプロセッサが普及している。図５はこ
のようなマイクロプロセッサの構成を示す図である。同
図において、１はマイクロプロセッサ、２はマイクロプ
ロセッサ１で実行する命令やデータを格納する主メモリ
である。マイクロプロセッサ１はメモリ制御回路１０、
命令デコーダ１１、パイプライン制御回路１２、浮動小
数点演算用パイプライン１３、ロード／ストア用パイプ
ライン１４、整数演算用パイプライン１５、浮動小数点
演算制御回路１６、ロード／ストア制御回路１７、整数
演算制御回路１８、汎用レジスタ１９、整数演算回路２
０、および浮動小数点演算回路２１を有する。 メモリ
制御回路１０はマイクロプロセッサ１と主メモリ２また
はＩ／０ボート（図示せず）との間におけるデータの入
出力を制御する。命令デコーダ１１はメモリ制御回路１
０を通じて主メモリ２より読み込んだ命令をデコードし
て命令実行に必要な制御情報を生成する。パイプライン
制御回路１２は浮動小数点演算用パイプライン１３、ロ
ード／ストア用パイプライン１４および整数演算用パイ
プライン１５の制御を行う。浮動小数点演算用パイプラ
イン１３は命令デコーダ１１で得た浮動小数点演算命令
の制御情報をパイプライン構造で蓄積する。ロード／ス
トア用パイプライン１４は命令デコーダ１１で得たロー
ド／ストア命令の制御情報をパイプライン構造で蓄積す
る。整数演算用パイプライン１５は命令デコーダ１１で
得た整数演算命令の制御情報をパイプライン構造で蓄積
する。浮動小数点演算制御回路１６は浮動小数点演算用
パイプライン１３より取り出した浮動小数点演算命令の
制御情報から、浮動小数点演算回路２１にて浮動小数点
演算を実行するために必要な制御コードを生成する。ロ
ード／ストア制御回路１７はロード／ストア用パイプラ
イン１４より取り出したロード／ストア命令の制御情報
に基づき、汎用レジスタ１９または浮動小数点演算回路
２１内の浮動小数点演算用レジスタ（図示せず）に対す
るデータのロード／ストアを制御する。整数演算制御回
路１８は整数演算用パイプライン１５より取り出した整
数演算命令の制御情報から整数演算回路２０にて整数演
算を実行するために必要な制御コードを生成する。整数
演算回路２０は整数演算制御回路１８より入力した制御
コードに基づいて整数演算を実行する。そして浮動小数
点演算回路２１は浮動小数点演算制御回路１６より入力
した制御コードに基づいて浮動小数点演算を実行する。

【０００３】次にこのマイクロプロセッサの動作を説明
する。メモリ制御回路１０は主メモリ２から１つまたは
２つの命令を読出して命令デコーダ１１に送る。命令デ
コーダ１１は入力した命令をデコードして命令実行に必
要な制御情報を生成する。

【０００４】ここで、命令が浮動小数点演算命令である
場合、命令デコーダ１１で得た制御情報は浮動小数点演
算用パイプライン１３に入力され保持される。また命令
が汎用レジスタ１９または浮動小数点演算用レジスタに
対するロード／ストア命令の場合、制御情報はロード／
ストア用パイプライン１４に入力され保持される。さら
に命令が整数演算命令の場合、制御情報は整数演算用パ
イプライン１５に入力され保持される。制御情報をどの
パイプラインに入力するかは、パイプライン制御回路１
２が命令デコーダ１１からの入力情報を基にデコード命
令を識別し、その識別結果に従って決定する。

【０００５】パイプライン制御回路１２は各パイプライ
ン１３、１４、１５の保持情報を１段ずつ進める制御を
行い、必要に応じて同一パイプライン上の各命令を正し
い順序で実行するなどのパイプライン制御を行う。

【０００６】ここで浮動小数点演算制御回路１６、ロー
ド／ストア制御回路１７および整数演算制御回路１８は
それぞれ、浮動小数点演算用パイプライン１３、ロード
／ストア用パイプライン１４、整数演算用パイプライン
１５に保持された情報に基づきそれぞれ並列的に動作す
ることが可能である。すなわち、浮動小数点演算制御回
路１６は浮動小数点演算用パイプライン１３より取り出
した浮動小数点演算命令の制御情報から、浮動小数点演
算回路２１にて浮動小数点命令を実行するために必要な
制御コードを生成し、この制御コードを浮動小数点演算
回路２１に送る。この制御コートを基に浮動小数点演算
回路２１は浮動小数点演算を実行する。このとき浮動小
数点演算回路２１は浮動小数点演算用レジスタに対して
データのリード／ライトを行うことによって演算を実行
する。

【０００７】またロード／ストア制御回路１７は、ロー
ド／ストア用パイプライン１４より取り出したロード／
ストア命令の制御情報に基づき、汎用レジスタ１９に対
する整数データのロード／ストアおよび浮動小数点演算
用レジスタ（図示せず）に対する浮動小数点データのロ
ード／ストアの実行を制御をする。なお、ここでロード
は主メモリ２から送られてきたデータを汎用レジスタ１
９または浮動小数点演算用レジスタに転送する処理を指
す。また、ストアは主メモリ２に汎用レジスタ１９また
は浮動小数点演算用レジスタのデータを転送する処理を
指す。

【０００８】さらに整数演算制御回路１８は整数演算用
パイプライン１５より取り出した整数演算命令の制御情
報から、整数演算回路２０にて整数演算命令を実行する
ために必要な制御コードを生成し、この制御コードを整
数演算回路２０に送る。整数演算回路２０は整数演算制
御回路１８より入力した制御コードに基づいて整数演算
を実行する。このとき整数演算回路２０は汎用レジスタ
１９に対してデータのリード／ライトを行うことによっ
て演算を実行する。

【０００９】ところで、マイクロプロセッサのチップサ
イズの縮小化を考えた場合、パイプラインの数はできる
だけ少なくすることが望まれる。しかし、従来のマイク
ロプロセッサは、上述したように、浮動小数点演算用パ
イプライン１３、ロード／ストア用パイプライン１４お
よび整数演算用パイプライン１５の計３本のパイプライ
ンを用いてなるものに固定されている。

【００１０】

【発明が解決しようとする課題】本発明はこのような課
題を解決するためのもので、命令実行速度を落とすこと
なくパイプラインを２本に減らすことができ、チップサ
イズの縮小化を図ることのできる情報処理装置およびそ
の命令実行制御方法の提供を目的としている。

【００１１】

【課題を解決するための手段】本発明の情報処理装置は
上記した目的を達成するために、メモリより整数演算命
令、浮動小数点演算命令、および第１並びに第２のレジ
スタに対するロード／ストア命令を読み出し実行する情
報処理装置において、メモリより命令を読み出す読出手
段と、読出手段により読み出された命令をデコードする
デコード手段と、デコード手段のデコード情報をパイプ
ライン構造で蓄積する第１蓄積手段と、デコード手段の
デコード情報を、第１蓄積手段のパイプラインよりも段
数の多いパイプライン構造で蓄積する第２蓄積手段と、
デコード手段によりデコードされた命令を識別して、こ
の命令が整数演算命令またはロード／ストア命令である
場合、デコード手段のデコード情報を第１蓄積手段に蓄
積し、且つ、デコード手段によりデコードされた命令が
浮動小数点演算命令である場合、デコード手段のデコー
ド情報を第２蓄積手段に蓄積するよう制御を行うパイプ
ライン制御手段と、第１のレジスタを用いて整数演算を
実行する整数演算手段と、第２のレジスタを用いて浮動
小数点演算を実行する浮動小数点演算手段と、第１蓄積
手段からデコード情報を取り出しこの情報から整数演算
手段で整数演算を実行するための制御コードを生成して
整数演算命令の実行を制御するとともに、ロード／スト
ア命令の実行を制御する第１命令実行制御手段と、第２
蓄積手段からデコード情報を取り出しこの情報から浮動
小数点演算手段で浮動小数点演算を実行するために必要
な制御コードを生成して浮動小数点演算命令の実行を制
御する第２命令実行制御手段とを具備することを特徴と
するものである。

【００１２】また本発明の情報処理装置の命令実行制御
方法は上記した目的を達成するために、第１のレジスタ
を用いて整数演算を実行する整数演算回路と、第２のレ
ジスタを用いて浮動小数点演算を実行する浮動小数点演
算回路と、整数演算命令および前記第１並びに第２のレ
ジスタに対するロード／ストア命令の各デコード情報を
パイプライン構造で蓄積する第１のパイプラインと、浮
動小数点演算命令のデコード情報をパイプライン構造で
蓄積する第２のパイプラインとを有する情報処理装置の
命令実行制御方法において、メモリから命令を読み出す
工程と、メモリから読み出された命令をデコードする工
程と、デコードされた命令を識別して、この命令が整数
演算命令またはロード／ストア命令である場合、この命
令のデコード情報を第１のパイプラインに蓄積するとと
もに、デコードされた命令が浮動小数点演算命令である
場合、この命令のデコード情報を第２のパイプラインに
蓄積する工程と、第１のパイプラインからデコード情報
を取り出し、これが整数演算命令のデコード情報であれ
ば、このデコード情報から整数演算回路で整数演算を実
行するために必要な制御コードを生成してこれを整数演
算回路に送出して整数演算命令を実行し、且つ、ロード
／ストア命令のデコード情報であれば、このデコード情
報を基に第１並びに第２のレジスタに対するロード／ス
トア命令を実行する工程と、第２のパイプラインからデ
コード情報を取り出し、このデコード情報から浮動小数
点演算回路で浮動小数点演算を実行するために必要な制
御コードを生成してこれを浮動小数点演算回路に送出
し、浮動小数点演算命令を実行する工程とを有すること
を特徴とするものである。

【００１３】

【作用】すなわち本発明では、パイプライン制御手段
が、デコード手段によりデコードされた命令を識別し
て、この命令が整数演算命令またはロード／ストア命令
である場合、デコード手段のデコード情報を第１のパイ
プラインである第１蓄積手段に蓄積し、且つ、デコード
手段によりデコードされた命令が浮動小数点演算命令で
ある場合、デコード情報を第２のパイプラインである第
２蓄積手段に蓄積するよう制御を行う。ここで整数演算
命令およびロード／ストア命令の実行ステージ数（命令
実行に要するくロック数）は等しいため、これらの命令
は共通のパイプラインに混在して蓄積してもタイミング
的にも問題なく処理することが可能である。また、浮動
小数点演算命令のうち、例えば絶対値計算、近似値計
算、レジスタ間での情報移動等の命令の実行ステージ数
も、整数演算命令の実行ステージ数と等しい。よって、
これらの浮動小数点演算命令も第２蓄積手段に蓄積して
もよい。

【００１４】これにより本発明によれば、パイプライン
を２本に減らすことが可能になり、チップサイズの縮小
化を図れる。もちろん、これによって命令実行の速度が
劣化することもない。

【００１５】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は本発明に係る一実施例のマイクロプロセッ
サの構成を説明するためのブロック図である。

【００１６】同図において、１０１はマイクロプロセッ
サである。１０２はマイクロプロセッサ１０１で実行す
る命令やデータを格納する主メモリである。マイクロプ
ロセッサ１０１はメモリ制御回路１１０、命令デコーダ
１１１、パイプライン制御回路１１２、整数演算・ロー
ド／ストア用パイプライン１１３、浮動小数点演算用パ
イプライン１１４、浮動小数点演算制御回路１１５、整
数演算・ロード／ストア制御回路１１６、汎用レジスタ
１１７、整数演算回路１１８、および浮動小数点演算回
路１１９を有する。

【００１７】メモリ制御回路１１０はマイクロプロセッ
サ１０１と主メモリ１０２またはＩ／０ボート（図示せ
ず）との間におけるデータの入出力を制御する。

【００１８】命令デコーダ１１１はメモリ制御回路１１
０を通じて主メモリ１０２より読み込んだ１つまたは２
つの命令をデコードして命令実行に必要な制御情報を生
成する。

【００１９】パイプライン制御回路１１２は各パイプラ
イン１１３、１１４の制御を行う。すなわちパイプライ
ン制御回路１１２は、命令デコーダ１１１からの入力情
報を基にデコード命令の種類を識別し、その識別結果に
従って命令デコーダ１１１のデコード情報（制御情報）
をどのパイプライン１１３、１１４に入力するかを決定
する。またパイプライン制御回路１１２は各パイプライ
ン１１３、１１４の保持情報を１段ずつ進める制御を行
い、必要に応じて同一パイプライン上の各命令を正しい
順序で実行するなどの制御も行う。

【００２０】整数演算・ロード／ストア用パイプライン
１１３は、命令デコーダ１１１で得た整数演算命令、ロ
ード／ストア命令、並びに一部の浮動小数点演算命令の
制御情報をそれぞれ混在を許してパイプライン構造で蓄
積する。整数演算命令とロード／ストア命令の実行ステ
ージ数は等しいことから、本実施例では、整数演算命令
とロード／ストア命令の各制御情報を共通のパイプライ
ン１１３に保持するようにしている。ここで言う一部の
浮動小数点演算命令とは、整数演算命令およびロード／
ストア命令と実行ステージ数（命令実行に要するクロッ
ク数）の等しい、例えば絶対値計算、近似値計算、レジ
スタ間での情報移動等の命令である。

【００２１】浮動小数点演算用パイプライン１１４は、
前記一部の浮動小数点演算命令を除く浮動小数点演算命
令の制御情報をパイプライン構造で蓄積する。多くの浮
動小数点演算命令の実行ステージ数は、演算ステージ数
が他の命令の演算ステージ数より多いものとなってい
る。したがって、この演算ステージ数の多い分、浮動小
数点演算用パイプライン１１４の段数は整数演算・ロー
ド／ストア用パイプライン１１３のそれよりも多いもの
となっている。

【００２２】浮動小数点演算制御回路１１５は、浮動小
数点演算用パイプライン１１４より取り出した浮動小数
点演算命令の制御情報から、浮動小数点演算回路１１９
にて浮動小数点演算を実行するために必要な制御コード
を生成する。

【００２３】整数演算・ロード／ストア制御回路１１６
は、整数演算・ロード／ストア用パイプライン１１３よ
り取り出した整数演算命令および一部の浮動小数点演算
命令の制御情報から、整数演算回路１１８にて整数演算
を実行するために必要な制御コード、および浮動小数点
演算回路１１９にて浮動小数点演算を実行するために必
要な制御コードを生成する。また、ロード／ストア命令
の制御情報から、汎用レジスタ１１７および浮動小数点
演算用レジスタに対するロード／ストアの実行を制御す
る。

【００２４】整数演算回路１１８は、整数演算・ロード
／ストア制御回路１１６より入力した制御コードに基づ
いて整数演算を実行する。

【００２５】浮動小数点演算回路１１９は、浮動小数点
演算制御回路１１５および整数演算・ロード／ストア制
御回路１１６より入力した制御コードに基づいて浮動小
数点演算を実行する。

【００２６】また以上各構成部の間の接続において、２
０１は命令デコーダ１１１で得た命令の種類を示す情報
等をパイプライン制御回路１１２へ伝達するための信号
線である。パイプライン制御回路１１２はこの情報に基
づき、デコード情報を入力するパイプライン１１３、１
１４を決定し、信号線２０２、２０３を通じてパイプラ
イン１１３、１１４にこの旨を通知する。

【００２７】２０４は命令デコーダ１１１で得た整数演
算命令、ロード／ストア命令、および一部の浮動小数点
演算命令の制御情報を整数演算・ロード／ストア用パイ
プライン１１３へ伝達するための信号線である。

【００２８】２０５は命令デコーダ１１１で得た前記一
部の浮動小数点演算命令を除く浮動小数点演算命令の制
御情報を浮動小数点整数演算用パイプライン１１４へ伝
達するための信号線である。

【００２９】２０６は整数演算・ロード／ストア用パイ
プライン１１３に保持された制御情報を整数演算・ロー
ド／ストア制御回路１１６へ伝達するための信号線であ
る。２０７は浮動小数点演算用パイプライン１１４に保
持された制御情報を浮動小数点演算制御回路１１５へ伝
達するための信号線である。

【００３０】２０８はロード／ストア命令を実行する
際、整数演算・ロード／ストア制御回路１１６からメモ
リ制御回路１１０にロード／ストア実行のための制御コ
ードを送るための信号線である。

【００３１】２０９はメモリ制御回路１１０と整数演算
・ロード／ストア制御回路１１６との間でロード／スト
アデータの授受を行うためのデータバスである。

【００３２】２１０は整数演算・ロード／ストア制御回
路１１６で生成した制御コードを整数演算回路１１８へ
伝達するための信号線である。

【００３３】２１１は整数演算・ロード／ストア制御回
路１１６で生成した制御コードを浮動小数点演算回路１
１９へ伝達するための信号線である。

【００３４】２１２は整数演算・ロード／ストア制御回
路１１６と浮動小数点演算回路１１９内の演算用レジス
タとの間でデータの授受を行うためのデータバスであ
る。

【００３５】２１３は浮動小数点演算制御回路１１５で
生成した制御コードを浮動小数点演算回路１１９へ伝達
するための信号線である。

【００３６】２１４は整数演算・ロード／ストア制御回
路１１６と汎用レジスタ１１７との間でデータの授受を
行うためのデータバスである。

【００３７】２１５は汎用レジスタ１１７と整数演算回
路１１８との間でデータの授受を行うためのデータバス
である。

【００３８】次にこのマイクロプロセッサの動作を説明
する。図２は各パイプラインへのデコード情報入力手順
を示すフローチャートである。 まずメモリ制御回路１
１０は主メモリ１０２から１つまたは２つの命令を読出
して命令デコーダ１１１に送る（ステップ２０１）。

【００３９】命令デコーダ１１１は入力した１つまたは
２つの命令をデコードして命令実行に必要な制御情報を
生成する（ステップ２０２）。このとき命令デコーダ１
１１からパイプライン制御回路１１２に対しデコード命
令の種類を示す情報が送られる。

【００４０】パイプライン制御回路１１２は、命令デコ
ーダ１１１からの入力情報を基に、デコード命令が整数
演算命令、ロード／ストア命令、または一部の浮動小数
点演算命令（例えば絶対値計算、近似値計算、レジスタ
間での情報移動等の命令）のいずれかであるか、あるい
は前記一部の浮動小数点演算命令以外の浮動小数点演算
命令であるかを判断する（ステップ２０３）。そして、
デコード命令が整数演算命令、ロード／ストア命令、ま
たは一部の浮動小数点演算命令のいずれかである場合、
パイプライン制御回路１１２はデコード情報を整数演算
・ロード／ストア用パイプライン１１３に入力するよう
制御を行う（ステップ２０４）。またデコード命令が前
記一部の浮動小数点演算命令以外の浮動小数点演算命令
の場合、パイプライン制御回路１１２はデコード情報を
浮動小数点演算用パイプライン１１４に入力するよう制
御を行う（ステップ２０５）。

【００４１】なお、主メモリ１０２より同時に２つの命
令を読み込み、これらを各パイプライン１１３、１１４
に別々に入力した場合、パイプライン制御回路１１２は
これら２つの命令が同時に実行可能な組合せであるかど
うかを判断する。そして同時に実行できない組合せであ
ることを判断すると、２つの命令のうち後で実行すべき
命令が保持されている側のパイプラインにウェイト信号
を送り、当該命令の実行にウェイトをかける。

【００４２】浮動小数点演算制御回路１１５および整数
演算・ロード／ストア制御回路１１６は、各パイプライ
ン１１３、１１４の各段に保持された制御情報を一定の
時間周期ごとに取り出し、命令を実行するための次のよ
うに制御を行う。

【００４３】すなわち、整数演算・ロード／ストア制御
回路１１６は、図３に示すように、整数演算・ロード／
ストア用パイプライン１１３より整数演算命令の制御情
報を取り出すと（ステップ３０１、３０２）、この情報
から整数演算回路１１８で整数演算を実行するための制
御コードを生成し、これを整数演算回路１１８に送出す
る（ステップ３０３）。これにより、整数演算命令が実
行される。

【００４４】また、整数演算・ロード／ストア制御回路
１１６は、整数演算・ロード／ストア用パイプライン１
１３よりロード／ストア命令を取り出すと（ステップ３
０４）、主メモリ１０２と汎用レジスタ１１７または浮
動小数点演算用レジスタとの間でロード／ストアを実行
するための制御を行う（ステップ３０５）。なお、浮動
小数点演算用レジスタに対するロード／ストア命令の実
行は、整数演算・ロード／ストア制御回路１１６が、浮
動小数点演算回路１１９内のロード／ストア制御回路
（図示せず）に対してロード／ストア実行のための制御
コードを送出することによって行われる。

【００４５】さらに、整数演算・ロード／ストア制御回
路１１６は、整数演算・ロード／ストア用パイプライン
１１３より前記一部の浮動小数点演算命令を取り出す
と、この情報から浮動小数点演算回路１１９で浮動小数
点演算を実行するための制御コードを生成し、これを浮
動小数点演算回路１１９に送出する（ステップ３０
６）。これにより、例えば絶対値計算、近似値計算、レ
ジスタ間での情報移動等の一部の浮動小数点演算命令が
実行される。

【００４６】一方、浮動小数点演算制御回路１１５は、
図４に示すように、浮動小数点演算用パイプライン１１
４より浮動小数点演算命令の制御情報を一定の時間周期
で取り出し（ステップ４０１）、この制御情報から、浮
動小数点演算回路１１９にて浮動小数点演算を実行する
ために必要な制御コードを生成し、これを浮動小数点演
算回路１１９に送出する（ステップ４０２）。これによ
り前記一部の浮動小数点演算命令以外の浮動小数点演算
命令が実行される。

【００４７】かくして本実施例のマイクロプロセッサ
は、整数演算命令、ロード／ストア命令、さらには一部
の浮動小数点演算命令の各実行ステージ数が等しいこと
に着目して、これらの命令のデコード情報を一本のパイ
プライン（整数演算・ロード／ストア用パイプライン１
１３）にまとめて蓄積し、命令を実行するようにした。
これにより、全体的な命令実行速度を落とすことなく、
パイプライン数を２本に減らすことができ、チップサイ
ズの縮小化を図ることができる。

【００４８】なお、本実施例では、浮動小数点演算回路
を内蔵するマイクロプロセッサについて説明したが、本
発明は、浮動小数点演算回路をサブプロセッサとして主
プロセッサに接続した形式の情報処理装置にも適用でき
る。

【００４９】

【発明の効果】以上説明したように本発明の情報処理装
置およびその命令実行制御方法によれば、整数演算命
令、ロード／ストア命令、さらには一部の浮動小数点演
算命令の各実行ステージ数が等しいことに着目して、こ
れらの命令のデコード情報を一本のパイプラインにまと
めて蓄積し、実行するようにしたことで、全体的な命令
実行速度を落とすことなくパイプラインを２本に減らす
ことができ、チップサイズの縮小化を図ることができ
る。

【図面の簡単な説明】

【図１】図１は本発明に係る一実施例のマイクロプロセ
ッサの構成を説明するためのブロック図である。

【図２】図１のマイクロプロセッサにおける各パイプラ
インへのデコード情報の入力手順を示すフローチャート
である。

【図３】図１のマイクロプロセッサにおける整数演算・
ロード／ストア制御回路の動作を説明するためのフロー
チャートである。

【図４】図１のマイクロプロセッサにおける浮動小数点
演算制御回路の動作を説明するためのフローチャートで
ある。

【図５】従来のマイクロプロセッサの構成を説明するた
めのブロック図である。

【符号の説明】

１０１…マイクロプロセッサ、１０２…主メモリ、１１
０…メモリ制御回路、１１１…命令デコーダ、１１２…
パイプライン制御回路、１１３…整数演算・ロード／ス
トア用パイプライン、１１４…浮動小数点演算用パイプ
ライン、１１５…浮動小数点演算制御回路、１１６…整
数演算・ロード／ストア制御回路、１１７…汎用レジス
タ、１１８…整数演算回路、１１９…浮動小数点演算回
路。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 メモリより整数演算命令、浮動小数点演
   算命令、および第１並びに第２のレジスタに対するロー
   ド／ストア命令を読み出し実行する情報処理装置におい
   て、 前記メモリより命令を読み出す読出手段と、前記読出手
   段により読み出された命令をデコードするデコード手段
   と、 前記デコード手段のデコード情報をパイプライン構造で
   蓄積する第１蓄積手段と、 前記デコード手段のデコード情報を、前記第１蓄積手段
   のパイプラインよりも段数の多いパイプライン構造で蓄
   積する第２蓄積手段と、 前記デコード手段によりデコードされた命令を識別し
   て、この命令が整数演算命令またはロード／ストア命令
   である場合、前記デコード手段のデコード情報を前記第
   １蓄積手段に蓄積し、且つ、前記デコード手段によりデ
   コードされた命令が浮動小数点演算命令である場合、前
   記デコード手段のデコード情報を前記第２蓄積手段に蓄
   積するよう制御を行うパイプライン制御手段と、 前記第１のレジスタを用いて整数演算を実行する整数演
   算手段と、 前記第２のレジスタを用いて浮動小数点演算を実行する
   浮動小数点演算手段と、 前記第１蓄積手段からデコー
   ド情報を取り出しこの情報から前記整数演算手段で整数
   演算を実行するための制御コードを生成して整数演算命
   令の実行を制御するとともに、ロード／ストア命令の実
   行を制御する第１命令実行制御手段と、 前記第２蓄積手段からデコード情報を取り出しこの情報
   から前記浮動小数点演算手段で浮動小数点演算を実行す
   るために必要な制御コードを生成して浮動小数点演算命
   令の実行を制御する第２命令実行制御手段とを具備する
   ことを特徴とする情報処理装置。
2. 【請求項２】 請求項１記載の情報処理装置において、 前記パイプライン制御手段は、前記デコード手段により
   デコードされた命令を識別して、この命令が整数演算命
   令、ロード／ストア命令、またはこれらの命令と実行ス
   テージ数の等しい一部の浮動小数点演算命令のいずれか
   である場合、前記デコード手段のデコード情報を前記第
   １蓄積手段に蓄積し、且つ、前記デコード手段によりデ
   コードされた命令が前記一部の浮動小数点演算命令以外
   の浮動小数点演算命令である場合、前記デコード手段の
   デコード情報を前記第２蓄積手段に蓄積するよう制御を
   行い、 前記第１命令実行制御手段は、前記第１蓄積手段からデ
   コード情報を取り出しこの情報から前記整数演算手段お
   よび前記浮動小数点演算手段で演算を実行するために必
   要な制御コードを生成して整数演算命令および一部の浮
   動小数点演算命令の実行を制御するとともに、ロード／
   ストア命令の実行を制御し、 前記第２命令実行制御手段は、前記第２蓄積手段からデ
   コード情報を取り出しこの情報から前記浮動小数点演算
   手段で浮動小数点演算を実行するために必要な制御コー
   ドを生成して前記一部の浮動小数点演算命令以外の浮動
   小数点演算命令の実行を制御することを特徴とする情報
   処理装置。
3. 【請求項３】 第１のレジスタを用いて整数演算を実行
   する整数演算回路と、第２のレジスタを用いて浮動小数
   点演算を実行する浮動小数点演算回路と、整数演算命令
   および前記第１並びに第２のレジスタに対するロード／
   ストア命令の各デコード情報をパイプライン構造で蓄積
   する第１のパイプラインと、浮動小数点演算命令のデコ
   ード情報をパイプライン構造で蓄積する第２のパイプラ
   インとを有する情報処理装置の命令実行制御方法におい
   て、 前記メモリから命令を読み出す工程と、 前記メモリから読み出された命令をデコードする工程
   と、 デコードされた命令を識別して、この命令が整数演算命
   令またはロード／ストア命令である場合、この命令のデ
   コード情報を前記第１のパイプラインに蓄積するととも
   に、デコードされた命令が浮動小数点演算命令である場
   合、この命令のデコード情報を前記第２のパイプライン
   に蓄積する工程と、 前記第１のパイプラインからデコード情報を取り出し、
   これが整数演算命令のデコード情報であれば、このデコ
   ード情報から前記整数演算回路で整数演算を実行するた
   めに必要な制御コードを生成してこれを前記整数演算回
   路に送出して整数演算命令を実行し、且つ、ロード／ス
   トア命令のデコード情報であれば、このデコード情報を
   基に前記第１並びに第２のレジスタに対するロード／ス
   トア命令を実行する工程と、 前記第２のパイプラインからデコード情報を取り出し、
   このデコード情報から前記浮動小数点演算回路で浮動小
   数点演算を実行するために必要な制御コードを生成して
   これを前記浮動小数点演算回路に送出し、浮動小数点演
   算命令を実行する工程とを有することを特徴とする情報
   処理装置の命令実行制御方法。