JP2000112754A - データ処理装置 - Google Patents
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30181—Instruction operation extension or modification
- G06F9/30185—Instruction operation extension or modification according to one or more bits in the instruction, e.g. prefix, sub-opcode
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Abstract
(57)【要約】
【課題】 命令に必要なオペランドの数が多くても、多
くの命令を扱えるデータ処理装置を得る。 【解決手段】 命令のビットａ１，ａ２を第１オペラン
ドフィールドとして抽出し、ビットａ４から命令コード
を解読するためのデコード回路１と、デコード回路１か
らセレクタ２を介してビットａ１，ａ２を格納する第１
オペランドフィールド格納部３ａ、ビットａ２に基づい
て得られる第２オペランドフィールドを格納する第２オ
ペランドフィールド格納部３ｂを含むオペランドフィー
ルド格納部３と、オペランドフィールド格納部３から第
１及び第２オペランドフィールドを受け、複数のレジス
タのうち、当該第１及び第２オペランドフィールドが示
すレジスタのデータを処理するためのデータ処理部５と
を備える。
くの命令を扱えるデータ処理装置を得る。 【解決手段】 命令のビットａ１，ａ２を第１オペラン
ドフィールドとして抽出し、ビットａ４から命令コード
を解読するためのデコード回路１と、デコード回路１か
らセレクタ２を介してビットａ１，ａ２を格納する第１
オペランドフィールド格納部３ａ、ビットａ２に基づい
て得られる第２オペランドフィールドを格納する第２オ
ペランドフィールド格納部３ｂを含むオペランドフィー
ルド格納部３と、オペランドフィールド格納部３から第
１及び第２オペランドフィールドを受け、複数のレジス
タのうち、当該第１及び第２オペランドフィールドが示
すレジスタのデータを処理するためのデータ処理部５と
を備える。
Description
【０００１】
【発明の属する技術分野】この発明は、複数の汎用レジ
スタを有し、汎用レジスタに格納されているデータを処
理するデータ処理装置に関する。
スタを有し、汎用レジスタに格納されているデータを処
理するデータ処理装置に関する。
【０００２】
【従来の技術】例えば、１６個の汎用レジスタを有し、
３オペランドの加算命令を扱う従来のデータ処理装置を
説明する。図１３は、データ処理装置においてマシン語
（コンピュータが理解できる言語）で表される命令のフ
ォーマットを例示する図である。ここでは、命令は１６
ビットである。ビットａ４は命令コードである。ビット
ａ１〜ａ３はそれぞれオペランドフィールドを構成す
る。
３オペランドの加算命令を扱う従来のデータ処理装置を
説明する。図１３は、データ処理装置においてマシン語
（コンピュータが理解できる言語）で表される命令のフ
ォーマットを例示する図である。ここでは、命令は１６
ビットである。ビットａ４は命令コードである。ビット
ａ１〜ａ３はそれぞれオペランドフィールドを構成す
る。
【０００３】マシン語で示された命令のうち、ビットａ
１〜ａ３のそれぞれのビット数は、１６個の汎用レジス
タのアドレスを表す必要があるので、４ビット必要であ
る。よって、残り４ビットのビットａ４が命令コードに
割り当てられる。
１〜ａ３のそれぞれのビット数は、１６個の汎用レジス
タのアドレスを表す必要があるので、４ビット必要であ
る。よって、残り４ビットのビットａ４が命令コードに
割り当てられる。
【０００４】次に、従来のデータ処理装置の一部を図１
４に示す。データ処理装置は、次のようにして、命令を
実行する。すなわち、オペランドフィールド格納領域３
１，３２，３３はそれぞれビットａ１，ａ２，ａ３を格
納する。レジスタ群５１は１６個の汎用レジスタＲ０〜
Ｒ１５からなる。汎用レジスタＲ０〜Ｒ１５にはそれぞ
れ＃Ｒ０〜＃Ｒ１５（アドレス）が割り当てられてい
る。このデータ処理装置に用いられる命令の一例を表１
に示す。
４に示す。データ処理装置は、次のようにして、命令を
実行する。すなわち、オペランドフィールド格納領域３
１，３２，３３はそれぞれビットａ１，ａ２，ａ３を格
納する。レジスタ群５１は１６個の汎用レジスタＲ０〜
Ｒ１５からなる。汎用レジスタＲ０〜Ｒ１５にはそれぞ
れ＃Ｒ０〜＃Ｒ１５（アドレス）が割り当てられてい
る。このデータ処理装置に用いられる命令の一例を表１
に示す。
【０００５】
【表１】
【０００６】表１において、ＡＤＤ／＃Ｒ２，＃Ｒ１，
＃Ｒ０は命令ＩＮａを構成する。なお、／は命令コード
とオペランドとの区切りを示す。ＡＤＤは従来の加算命
令の命令コードであり、図１３のビットａ４に対応す
る。＃Ｒ２，＃Ｒ１，＃Ｒ０は、それぞれ図１３のビッ
トａ３，ａ２，ａ１に対応する。命令ＩＮａを実行する
際、セレクタ５２ａは、レジスタ群５１のうち、ビット
ａ１に対応する汎用レジスタＲ０のデータを読み出す。
セレクタ５２ｂは、レジスタ群５１のうち、ビットａ２
に対応する汎用レジスタＲ１のデータを読み出す。演算
回路５３は、命令コードがＡＤＤなので、セレクタ５２
ａ，５２ｂによって読み出されたデータを足し合わせ
る。セレクタ５４は、演算回路５３が算出した処理結果
を、レジスタ群５１のうち、ビットａ３に対応する汎用
レジスタＲ２に書込む。
＃Ｒ０は命令ＩＮａを構成する。なお、／は命令コード
とオペランドとの区切りを示す。ＡＤＤは従来の加算命
令の命令コードであり、図１３のビットａ４に対応す
る。＃Ｒ２，＃Ｒ１，＃Ｒ０は、それぞれ図１３のビッ
トａ３，ａ２，ａ１に対応する。命令ＩＮａを実行する
際、セレクタ５２ａは、レジスタ群５１のうち、ビット
ａ１に対応する汎用レジスタＲ０のデータを読み出す。
セレクタ５２ｂは、レジスタ群５１のうち、ビットａ２
に対応する汎用レジスタＲ１のデータを読み出す。演算
回路５３は、命令コードがＡＤＤなので、セレクタ５２
ａ，５２ｂによって読み出されたデータを足し合わせ
る。セレクタ５４は、演算回路５３が算出した処理結果
を、レジスタ群５１のうち、ビットａ３に対応する汎用
レジスタＲ２に書込む。
【０００７】以上のように、ビットａ１，ａ２はそれぞ
れ、命令ＩＮａを実行することによって処理されるデー
タの格納元を示し、ソースオペランドと呼ばれる。ビッ
トａ３は命令ＩＮａを実行することによって処理される
データの格納先を示し、デスティネーションオペランド
と呼ばれる。従来では、１つの命令を実行するのに必要
なソースオペランド及びデスティネーションオペランド
の全てを１つの命令に含ませていた。
れ、命令ＩＮａを実行することによって処理されるデー
タの格納元を示し、ソースオペランドと呼ばれる。ビッ
トａ３は命令ＩＮａを実行することによって処理される
データの格納先を示し、デスティネーションオペランド
と呼ばれる。従来では、１つの命令を実行するのに必要
なソースオペランド及びデスティネーションオペランド
の全てを１つの命令に含ませていた。
【０００８】
【発明が解決しようとする課題】しかしながら、以上の
例では、ビットａ４は４ビットになるので、命令コード
は１６種類しか扱えず、１６種類を越える命令コードを
扱うようにするならば、従来では命令ＩＮａのビット数
を増やし、通常、３２ビットの命令を採用していた。こ
のように、従来では扱える命令コードの種類を増やそう
とすれば、命令ＩＮａのビット数を増やさなければなら
ないという問題点があった。
例では、ビットａ４は４ビットになるので、命令コード
は１６種類しか扱えず、１６種類を越える命令コードを
扱うようにするならば、従来では命令ＩＮａのビット数
を増やし、通常、３２ビットの命令を採用していた。こ
のように、従来では扱える命令コードの種類を増やそう
とすれば、命令ＩＮａのビット数を増やさなければなら
ないという問題点があった。
【０００９】本発明は、これらの問題点を解決するため
になされたものであり、命令のビット数を増やさなくて
も、多くの種類の命令コードを扱えるデータ処理装置を
得ることを目的とする。
になされたものであり、命令のビット数を増やさなくて
も、多くの種類の命令コードを扱えるデータ処理装置を
得ることを目的とする。
【００１０】
【課題を解決するための手段】本発明の請求項１に係る
課題解決手段は、プログラムの命令を順に受け、前記命
令の所定ビットから少なくとも１つの第１オペランドフ
ィールドを抽出し、他のビットから命令コードを解読す
るためのデコード部と、前記デコード部から前記第１オ
ペランドフィールドを受けて当該第１オペランドフィー
ルドを格納するための第１オペランドフィールド格納
部、及び前記第１オペランドフィールドに基づいて得ら
れる第２オペランドフィールドを格納するための第２オ
ペランドフィールド格納部を含むオペランドフィールド
格納部と、複数のレジスタを含み、前記オペランドフィ
ールド格納部から前記第１及び前記第２オペランドフィ
ールドを受け、前記複数のレジスタのうち、当該第１及
び第２オペランドフィールドが示す前記レジスタのデー
タを処理するためのデータ処理部とを備える。
課題解決手段は、プログラムの命令を順に受け、前記命
令の所定ビットから少なくとも１つの第１オペランドフ
ィールドを抽出し、他のビットから命令コードを解読す
るためのデコード部と、前記デコード部から前記第１オ
ペランドフィールドを受けて当該第１オペランドフィー
ルドを格納するための第１オペランドフィールド格納
部、及び前記第１オペランドフィールドに基づいて得ら
れる第２オペランドフィールドを格納するための第２オ
ペランドフィールド格納部を含むオペランドフィールド
格納部と、複数のレジスタを含み、前記オペランドフィ
ールド格納部から前記第１及び前記第２オペランドフィ
ールドを受け、前記複数のレジスタのうち、当該第１及
び第２オペランドフィールドが示す前記レジスタのデー
タを処理するためのデータ処理部とを備える。
【００１１】本発明の請求項２に係る課題解決手段は、
前記命令の実行が完了したことを検出する制御回路をさ
らに備え、前記オペランドフィールド格納部は、前記命
令の実行が完了したことを前記制御回路が検出すると、
前記第１オペランドフィールドの少なくとも１つを前記
第２オペランドフィールドとして前記第１オペランドフ
ィールド格納部から前記第２オペランドフィールド格納
部へ転送する。
前記命令の実行が完了したことを検出する制御回路をさ
らに備え、前記オペランドフィールド格納部は、前記命
令の実行が完了したことを前記制御回路が検出すると、
前記第１オペランドフィールドの少なくとも１つを前記
第２オペランドフィールドとして前記第１オペランドフ
ィールド格納部から前記第２オペランドフィールド格納
部へ転送する。
【００１２】本発明の請求項３に係る課題解決手段は、
前記デコード部から前記第１オペランドフィールドのう
ちの少なくとも１つを受け、当該第１オペランドフィー
ルドから前記第２オペランドフィールドを算出して、当
該第２オペランドフィールドを前記第２オペランドフィ
ールド格納部へ格納するためのデータ算出部をさらに備
える。
前記デコード部から前記第１オペランドフィールドのう
ちの少なくとも１つを受け、当該第１オペランドフィー
ルドから前記第２オペランドフィールドを算出して、当
該第２オペランドフィールドを前記第２オペランドフィ
ールド格納部へ格納するためのデータ算出部をさらに備
える。
【００１３】本発明の請求項４に係る課題解決手段は、
割り込みが生じると前記オペランドフィールド格納部内
のデータを退避させ、前記割り込みが終了すると、退避
させた前記データを前記オペランドフィールド格納部へ
戻すためのデータ保持部をさらに備える。
割り込みが生じると前記オペランドフィールド格納部内
のデータを退避させ、前記割り込みが終了すると、退避
させた前記データを前記オペランドフィールド格納部へ
戻すためのデータ保持部をさらに備える。
【００１４】本発明の請求項５に係る課題解決手段にお
いて、前記デコード部は、前記命令が第１種のとき、第
２種のときと比較して、前記第１オペランドフィールド
を前記第２オペランドフィールドに対して増やし、前記
命令が前記第２種又は前記第１種かどうかに応じて、前
記第２オペランドフィールド格納部の前記第２オペラン
ドフィールドを前記処理部に出力するか否かするセレク
タをさらに備える。
いて、前記デコード部は、前記命令が第１種のとき、第
２種のときと比較して、前記第１オペランドフィールド
を前記第２オペランドフィールドに対して増やし、前記
命令が前記第２種又は前記第１種かどうかに応じて、前
記第２オペランドフィールド格納部の前記第２オペラン
ドフィールドを前記処理部に出力するか否かするセレク
タをさらに備える。
【００１５】本発明の請求項６に係る課題解決手段にお
いて、前記命令コードは、前記命令が第２種又は第１種
かどうかを示すモードビットを含む請求項５記載のデー
タ処理装置。
いて、前記命令コードは、前記命令が第２種又は第１種
かどうかを示すモードビットを含む請求項５記載のデー
タ処理装置。
【００１６】
【発明の実施の形態】実施の形態１．図１は本発明の実
施の形態１のデータ処理装置を示すブロック図である。
図１において、１はプログラムの命令ＩＮを順に受け、
命令ＩＮのオペランドフィールド（第１オペランドフィ
ールド）を抽出し、命令ＩＮの命令コードを解読するた
めのデコード回路（デコード部）、３はデコード回路１
からセレクタ２を介して第１オペランドフィールドを受
けて、当該第１オペランドフィールドを格納するための
オペランドフィールド格納部、４はオペランドフィール
ド格納部３に書込まれているオペランドフィールドＤ
１，Ｄ２，Ｄ３，Ｄ４，……を受け、これらの中から３
つを選択してオペランドフィールドＡ１〜Ａ３として出
力するためのセレクタ、５はオペランドフィールドＡ１
〜Ａ３を受け、オペランドフィールドＡ１〜Ａ３が示す
汎用レジスタのデータを処理するための処理回路（デー
タ処理部）、６はデコード回路１から命令コードの解読
結果である制御信号Ｓ１を受け、制御信号Ｓ１に基づい
てセレクタ２、オペランドフィールド格納部３、セレク
タ４、処理回路５をそれぞれ制御する制御信号Ｓ２〜Ｓ
５を生成して出力するための制御回路である。
施の形態１のデータ処理装置を示すブロック図である。
図１において、１はプログラムの命令ＩＮを順に受け、
命令ＩＮのオペランドフィールド（第１オペランドフィ
ールド）を抽出し、命令ＩＮの命令コードを解読するた
めのデコード回路（デコード部）、３はデコード回路１
からセレクタ２を介して第１オペランドフィールドを受
けて、当該第１オペランドフィールドを格納するための
オペランドフィールド格納部、４はオペランドフィール
ド格納部３に書込まれているオペランドフィールドＤ
１，Ｄ２，Ｄ３，Ｄ４，……を受け、これらの中から３
つを選択してオペランドフィールドＡ１〜Ａ３として出
力するためのセレクタ、５はオペランドフィールドＡ１
〜Ａ３を受け、オペランドフィールドＡ１〜Ａ３が示す
汎用レジスタのデータを処理するための処理回路（デー
タ処理部）、６はデコード回路１から命令コードの解読
結果である制御信号Ｓ１を受け、制御信号Ｓ１に基づい
てセレクタ２、オペランドフィールド格納部３、セレク
タ４、処理回路５をそれぞれ制御する制御信号Ｓ２〜Ｓ
５を生成して出力するための制御回路である。
【００１７】オペランドフィールド格納部３は、命令Ｉ
Ｎの第１オペランドフィールドを格納するための第１オ
ペランドフィールド格納部３ａと、第１オペランドフィ
ールドに基づいて得られる第２オペランドフィールドを
格納するための第２オペランドフィールド格納部３ｂと
を含む。
Ｎの第１オペランドフィールドを格納するための第１オ
ペランドフィールド格納部３ａと、第１オペランドフィ
ールドに基づいて得られる第２オペランドフィールドを
格納するための第２オペランドフィールド格納部３ｂと
を含む。
【００１８】処理回路５の内部構成を図２に示す。図２
の各符号は、図１４に対応している。すなわち、レジス
タ群５１は１６個の汎用レジスタＲ０〜Ｒ１５からな
る。汎用レジスタＲ０〜Ｒ１５にはそれぞれ＃Ｒ０〜＃
Ｒ１５（アドレス）が割り当てられている。セレクタ５
２ａは、レジスタ群５１のうち、オペランドフィールド
Ａ１に対応する汎用レジスタのデータを読み出す。セレ
クタ５２ｂは、レジスタ群５１のうち、オペランドフィ
ールドＡ２に対応する汎用レジスタのデータを読み出
す。演算回路５３は、制御信号Ｓ５によって加算、減算
等の演算が可能である。例えば命令コードがＡＤＤのと
き、演算回路５３は、セレクタ５２ａ，５２ｂによって
読み出されたデータを足し合わせる。セレクタ５４は、
演算回路５３が算出した処理結果を、レジスタ群５１の
うち、オペランドフィールドＡ３に対応する汎用レジス
タに書込む。
の各符号は、図１４に対応している。すなわち、レジス
タ群５１は１６個の汎用レジスタＲ０〜Ｒ１５からな
る。汎用レジスタＲ０〜Ｒ１５にはそれぞれ＃Ｒ０〜＃
Ｒ１５（アドレス）が割り当てられている。セレクタ５
２ａは、レジスタ群５１のうち、オペランドフィールド
Ａ１に対応する汎用レジスタのデータを読み出す。セレ
クタ５２ｂは、レジスタ群５１のうち、オペランドフィ
ールドＡ２に対応する汎用レジスタのデータを読み出
す。演算回路５３は、制御信号Ｓ５によって加算、減算
等の演算が可能である。例えば命令コードがＡＤＤのと
き、演算回路５３は、セレクタ５２ａ，５２ｂによって
読み出されたデータを足し合わせる。セレクタ５４は、
演算回路５３が算出した処理結果を、レジスタ群５１の
うち、オペランドフィールドＡ３に対応する汎用レジス
タに書込む。
【００１９】次に動作について説明する。まず、データ
処理装置は８ビットモードと４ビットモードを有する。
８ビットモードとは、命令が図３の第２種フォーマット
であり、例えば、命令ＩＮの０番目のビット（モードビ
ット）が”０”のときである。一方、４ビットモードと
は、命令が図４の第１種フォーマットであり、例えば、
命令ＩＮの０番目のビットが”１”のときである。
処理装置は８ビットモードと４ビットモードを有する。
８ビットモードとは、命令が図３の第２種フォーマット
であり、例えば、命令ＩＮの０番目のビット（モードビ
ット）が”０”のときである。一方、４ビットモードと
は、命令が図４の第１種フォーマットであり、例えば、
命令ＩＮの０番目のビットが”１”のときである。
【００２０】８ビットモードでは、命令コードがモード
ビットを除いて７ビットなので、１２８種類の命令が扱
える。４ビットモードでは、命令コードがモードビット
を除いて３ビットなので、８種類の命令コードが扱え
る。よって、８ビットモード及び４ビットモードを合わ
せて、合計１３６種類の命令コードが扱える。
ビットを除いて７ビットなので、１２８種類の命令が扱
える。４ビットモードでは、命令コードがモードビット
を除いて３ビットなので、８種類の命令コードが扱え
る。よって、８ビットモード及び４ビットモードを合わ
せて、合計１３６種類の命令コードが扱える。
【００２１】次に、８ビットモードの場合の動作を説明
する。具体的に、汎用レジスタＲ０，Ｒ１のデータの和
を汎用レジスタＲ２に書込む場合の動作について説明す
る。この場合のプログラムを表２に示す。
する。具体的に、汎用レジスタＲ０，Ｒ１のデータの和
を汎用レジスタＲ２に書込む場合の動作について説明す
る。この場合のプログラムを表２に示す。
【００２２】
【表２】
【００２３】ＬＤ命令は、予め用意されたデータをデス
ティネーションオペランドで示されるレジスタへ書込む
命令であり、ＡＤＤＸは第１ソースオペランドと第２ソ
ースオペランドとで示されるレジスタのデータを加算し
てデスティネーションオペランドで示されるレジスタへ
と書込む命令である。
ティネーションオペランドで示されるレジスタへ書込む
命令であり、ＡＤＤＸは第１ソースオペランドと第２ソ
ースオペランドとで示されるレジスタのデータを加算し
てデスティネーションオペランドで示されるレジスタへ
と書込む命令である。
【００２４】まず、ラッチ回路１１は最初の命令ＩＮで
あるＬＤ／＃Ｒ０をラッチする。命令解読部１２は、モ
ードビットの”０”から８ビットモードであることを解
読する。次に、デコード回路１は、命令ＩＮの８番目〜
１５番目のビットａ１，ａ２をそれぞれ第１オペランド
フィールドとして抽出し、残りの０番目〜７番目のビッ
トａ３，ａ４から命令コードを解読する。＃Ｒ０はビッ
トａ２である。命令コードがＬＤ（データ転送命令）で
あることを命令解読部１２が判断すると、制御回路６は
次のように、セレクタ２及びオペランドフィールド格納
部３を制御する。すなわち、セレクタ２はビットａ２を
オペランドフィールド格納部３のオペランドフィールド
格納領域３３に書込む。ＬＤ命令では、予め用意された
データがオペランドフィールド格納領域３３で示される
レジスタへ書込まれる。ＬＤ命令の実行が完了したこと
を制御回路６が検出すると、オペランドフィールド格納
部３はスイッチＳＷ１をオンし、第１オペランドフィー
ルドのうちＤ３を第２オペランドフィールドとしてオペ
ランドフィールド格納領域３３からオペランドフィール
ド格納領域３４へ転送する。したがって、オペランドフ
ィールド格納領域３４には＃Ｒ０が書込まれる。
あるＬＤ／＃Ｒ０をラッチする。命令解読部１２は、モ
ードビットの”０”から８ビットモードであることを解
読する。次に、デコード回路１は、命令ＩＮの８番目〜
１５番目のビットａ１，ａ２をそれぞれ第１オペランド
フィールドとして抽出し、残りの０番目〜７番目のビッ
トａ３，ａ４から命令コードを解読する。＃Ｒ０はビッ
トａ２である。命令コードがＬＤ（データ転送命令）で
あることを命令解読部１２が判断すると、制御回路６は
次のように、セレクタ２及びオペランドフィールド格納
部３を制御する。すなわち、セレクタ２はビットａ２を
オペランドフィールド格納部３のオペランドフィールド
格納領域３３に書込む。ＬＤ命令では、予め用意された
データがオペランドフィールド格納領域３３で示される
レジスタへ書込まれる。ＬＤ命令の実行が完了したこと
を制御回路６が検出すると、オペランドフィールド格納
部３はスイッチＳＷ１をオンし、第１オペランドフィー
ルドのうちＤ３を第２オペランドフィールドとしてオペ
ランドフィールド格納領域３３からオペランドフィール
ド格納領域３４へ転送する。したがって、オペランドフ
ィールド格納領域３４には＃Ｒ０が書込まれる。
【００２５】次に、ラッチ回路１１は次の命令ＩＮであ
るＡＤＤＸ／＃Ｒ２，＃Ｒ１をラッチする。モードビッ
トが”０”なので、先の命令と同様に、デコード回路１
は、命令ＩＮの８番目〜１５番目のビットａ１，ａ２を
第１オペランドフィールドとして抽出し、残りの０番目
〜７番目のビットａ３，ａ４から命令コードを解読す
る。＃Ｒ２はビットａ２であり、＃Ｒ１はビットａ１で
ある。命令コードがＡＤＤＸであることを命令解読部１
２が判断すると、制御回路６は次のように、セレクタ２
及びオペランドフィールド格納部３を制御する。すなわ
ち、セレクタ２はビットａ１、ａ２をそれぞれオペラン
ドフィールド格納部３のオペランドフィールド格納領域
３１、３３に書込む。この時点で、オペランドフィール
ド格納領域３４、オペランドフィールド格納領域３１、
オペランドフィールド格納領域３３にはそれぞれ＃Ｒ
０、＃Ｒ１、＃Ｒ２が格納されていることになる。次
に、セレクタ４は、オペランドフィールド格納領域３
１、オペランドフィールド格納領域３４、オペランドフ
ィールド格納領域３３のオペランドフィールドＤ１、Ｄ
４、Ｄ３をそれぞれオペランドフィールドＡ１、Ａ２、
Ａ３として出力する。これによって、処理回路５のセレ
クタ５２ａ，５２ｂはそれぞれ汎用レジスタＲ１，Ｒ０
からデータを読み出し、演算回路５３は汎用レジスタＲ
１，Ｒ０の和を算出し、セレクタ５４はその和を汎用レ
ジスタＲ２に書込む。ＡＤＤＸ命令の実行が完了したこ
とを制御回路６が検出すると、オペランドフィールド格
納部３はスイッチＳＷ１をオンし、第１オペランドフィ
ールドのうちＤ３を第２オペランドフィールドとしてオ
ペランドフィールド格納領域３３からオペランドフィー
ルド格納領域３４へ転送する。したがって、オペランド
フィールド格納領域３４には＃Ｒ２が書込まれる。
るＡＤＤＸ／＃Ｒ２，＃Ｒ１をラッチする。モードビッ
トが”０”なので、先の命令と同様に、デコード回路１
は、命令ＩＮの８番目〜１５番目のビットａ１，ａ２を
第１オペランドフィールドとして抽出し、残りの０番目
〜７番目のビットａ３，ａ４から命令コードを解読す
る。＃Ｒ２はビットａ２であり、＃Ｒ１はビットａ１で
ある。命令コードがＡＤＤＸであることを命令解読部１
２が判断すると、制御回路６は次のように、セレクタ２
及びオペランドフィールド格納部３を制御する。すなわ
ち、セレクタ２はビットａ１、ａ２をそれぞれオペラン
ドフィールド格納部３のオペランドフィールド格納領域
３１、３３に書込む。この時点で、オペランドフィール
ド格納領域３４、オペランドフィールド格納領域３１、
オペランドフィールド格納領域３３にはそれぞれ＃Ｒ
０、＃Ｒ１、＃Ｒ２が格納されていることになる。次
に、セレクタ４は、オペランドフィールド格納領域３
１、オペランドフィールド格納領域３４、オペランドフ
ィールド格納領域３３のオペランドフィールドＤ１、Ｄ
４、Ｄ３をそれぞれオペランドフィールドＡ１、Ａ２、
Ａ３として出力する。これによって、処理回路５のセレ
クタ５２ａ，５２ｂはそれぞれ汎用レジスタＲ１，Ｒ０
からデータを読み出し、演算回路５３は汎用レジスタＲ
１，Ｒ０の和を算出し、セレクタ５４はその和を汎用レ
ジスタＲ２に書込む。ＡＤＤＸ命令の実行が完了したこ
とを制御回路６が検出すると、オペランドフィールド格
納部３はスイッチＳＷ１をオンし、第１オペランドフィ
ールドのうちＤ３を第２オペランドフィールドとしてオ
ペランドフィールド格納領域３３からオペランドフィー
ルド格納領域３４へ転送する。したがって、オペランド
フィールド格納領域３４には＃Ｒ２が書込まれる。
【００２６】以上の動作を等化的に表すと、図５のよう
になる。つまり、８ビットモードでは、命令コードＬＤ
によって、ビットａ２がオペランドフィールド格納領域
３３、スイッチＳＷ１を介してオペランドフィールド格
納領域３４へ転送される。その後、命令コードＡＤＤＸ
によって、ビットａ２がオペランドフィールド格納領域
３３に書込まれ、ビットａ１がオペランドフィールド格
納領域３１に書込まれ、オペランドフィールドＡ１〜Ａ
３が示す汎用レジスタのデータを処理する。
になる。つまり、８ビットモードでは、命令コードＬＤ
によって、ビットａ２がオペランドフィールド格納領域
３３、スイッチＳＷ１を介してオペランドフィールド格
納領域３４へ転送される。その後、命令コードＡＤＤＸ
によって、ビットａ２がオペランドフィールド格納領域
３３に書込まれ、ビットａ１がオペランドフィールド格
納領域３１に書込まれ、オペランドフィールドＡ１〜Ａ
３が示す汎用レジスタのデータを処理する。
【００２７】以上のように、命令コードＡＤＤＸを実行
するのに必要なオペランドフィールドの一部が第２オペ
ランドフィールド格納部３ｂに予め格納されている。こ
のため、命令ＩＮはオペランドフィールドの一部を含ま
なくて済み、その分、命令のうち命令コードのビット数
を増やすことができるので、多くの種類の命令を扱え
る。
するのに必要なオペランドフィールドの一部が第２オペ
ランドフィールド格納部３ｂに予め格納されている。こ
のため、命令ＩＮはオペランドフィールドの一部を含ま
なくて済み、その分、命令のうち命令コードのビット数
を増やすことができるので、多くの種類の命令を扱え
る。
【００２８】次に、４ビットモードで、汎用レジスタＲ
０，Ｒ１のデータの和を汎用レジスタＲ２に書込む場合
は次のようになる。この場合のプログラムを表３に示
す。
０，Ｒ１のデータの和を汎用レジスタＲ２に書込む場合
は次のようになる。この場合のプログラムを表３に示
す。
【００２９】
【表３】
【００３０】ＡＤＤ０は第１ソースオペランドと第２ソ
ースオペランドとで示されるレジスタのデータを加算し
てデスティネーションオペランドで示されるレジスタへ
と書込む命令である。
ースオペランドとで示されるレジスタのデータを加算し
てデスティネーションオペランドで示されるレジスタへ
と書込む命令である。
【００３１】まず、ラッチ回路１１は命令ＩＮとしてＡ
ＤＤ０／＃Ｒ２，＃Ｒ１，＃Ｒ０をラッチする。命令解
読部１２は、モードビットの”１”から４ビットモード
であることを解読する。次に、デコード回路１は、命令
ＩＮの４番目〜１５番目のビットａ１，ａ２，ａ３を第
１オペランドフィールドとして抽出し、残りの０番目〜
３番目のビットａ４から命令コードを解読する。すなわ
ち、デコード回路１は、命令が第１種フォーマットのと
き、第２種フォーマットのときと比較して、第１オペラ
ンドフィールドを第２オペランドフィールドに対して増
やす。＃Ｒ２はビットａ３であり、＃Ｒ１はビットａ２
であり、＃Ｒ０はビットａ１である。命令コードがＡＤ
Ｄ０であることを命令解読部１２が判断すると、制御回
路６は次のように、セレクタ２及びオペランドフィール
ド格納部３を制御する。すなわち、セレクタ２はビット
ａ１、ａ２、ａ３をそれぞれオペランドフィールド格納
部３のオペランドフィールド格納領域３１、３２、３３
に書込む。次に、セレクタ４は、オペランドフィールド
格納領域３１、３２、３３のオペランドフィールドＤ
１、Ｄ２、Ｄ３をそれぞれオペランドフィールドＡ１、
Ａ２、Ａ３として出力する。これによって、処理回路５
のセレクタ５２ａ，５２ｂはそれぞれ汎用レジスタＲ
０，Ｒ１からデータを読み出し、演算回路５３は汎用レ
ジスタＲ０，Ｒ１の和を算出し、セレクタ５４はその和
を汎用レジスタＲ２に書込む。
ＤＤ０／＃Ｒ２，＃Ｒ１，＃Ｒ０をラッチする。命令解
読部１２は、モードビットの”１”から４ビットモード
であることを解読する。次に、デコード回路１は、命令
ＩＮの４番目〜１５番目のビットａ１，ａ２，ａ３を第
１オペランドフィールドとして抽出し、残りの０番目〜
３番目のビットａ４から命令コードを解読する。すなわ
ち、デコード回路１は、命令が第１種フォーマットのと
き、第２種フォーマットのときと比較して、第１オペラ
ンドフィールドを第２オペランドフィールドに対して増
やす。＃Ｒ２はビットａ３であり、＃Ｒ１はビットａ２
であり、＃Ｒ０はビットａ１である。命令コードがＡＤ
Ｄ０であることを命令解読部１２が判断すると、制御回
路６は次のように、セレクタ２及びオペランドフィール
ド格納部３を制御する。すなわち、セレクタ２はビット
ａ１、ａ２、ａ３をそれぞれオペランドフィールド格納
部３のオペランドフィールド格納領域３１、３２、３３
に書込む。次に、セレクタ４は、オペランドフィールド
格納領域３１、３２、３３のオペランドフィールドＤ
１、Ｄ２、Ｄ３をそれぞれオペランドフィールドＡ１、
Ａ２、Ａ３として出力する。これによって、処理回路５
のセレクタ５２ａ，５２ｂはそれぞれ汎用レジスタＲ
０，Ｒ１からデータを読み出し、演算回路５３は汎用レ
ジスタＲ０，Ｒ１の和を算出し、セレクタ５４はその和
を汎用レジスタＲ２に書込む。
【００３２】以上の動作を等化的に表すと、図６のよう
になる。つまり、４ビットモードでは、命令コードＡＤ
Ｄ０によって、ビットａ１〜ａ３がそれぞれオペランド
フィールド格納領域３１〜３３に書込まれ、ビットＡ１
〜Ａ３が示す汎用レジスタのデータを処理する。
になる。つまり、４ビットモードでは、命令コードＡＤ
Ｄ０によって、ビットａ１〜ａ３がそれぞれオペランド
フィールド格納領域３１〜３３に書込まれ、ビットＡ１
〜Ａ３が示す汎用レジスタのデータを処理する。
【００３３】セレクタ４は、図５及び図６のように、モ
ードビットが８ビットモード又は４ビットモードを示す
かに応じて、第２オペランドフィールド格納部３ｂのオ
ペランドフィールド格納領域３４のオペランドフィール
ドＤ４を処理回路５に出力するか否かする。よって、１
つのプログラムに、第２オペランドフィールド格納部３
ｂのオペランドフィールドＤ４を利用する命令コードＡ
ＤＤＸと、命令を実行するのに必要なオペランドフィー
ルドの全てを持つ命令コードＡＤＤ０とを混在させるこ
とができる。
ードビットが８ビットモード又は４ビットモードを示す
かに応じて、第２オペランドフィールド格納部３ｂのオ
ペランドフィールド格納領域３４のオペランドフィール
ドＤ４を処理回路５に出力するか否かする。よって、１
つのプログラムに、第２オペランドフィールド格納部３
ｂのオペランドフィールドＤ４を利用する命令コードＡ
ＤＤＸと、命令を実行するのに必要なオペランドフィー
ルドの全てを持つ命令コードＡＤＤ０とを混在させるこ
とができる。
【００３４】また、命令コードは、モードビットを含む
ので、命令単位で４ビットモードと８ビットモードとを
切り換えることができる。
ので、命令単位で４ビットモードと８ビットモードとを
切り換えることができる。
【００３５】実施の形態２．図７は本発明の実施の形態
２のデータ処理装置を示すブロック図である。図７にお
いて、７はデコード回路１からセレクタ２を介して第１
オペランドフィールドを受け、第１オペランドフィール
ドから第２オペランドフィールドを算出して、これを第
２オペランドフィールド格納部３ｂ内のオペランドフィ
ールド格納領域３５へ格納するための加算器（データ算
出部）である。その他の構成については実施の形態１と
同様である。
２のデータ処理装置を示すブロック図である。図７にお
いて、７はデコード回路１からセレクタ２を介して第１
オペランドフィールドを受け、第１オペランドフィール
ドから第２オペランドフィールドを算出して、これを第
２オペランドフィールド格納部３ｂ内のオペランドフィ
ールド格納領域３５へ格納するための加算器（データ算
出部）である。その他の構成については実施の形態１と
同様である。
【００３６】次に動作について説明する。実施の形態１
同様、データ処理装置は４ビットモードと８ビットモー
ドを有する。４ビットモードの動作については、実施の
形態１と同様なので説明を省略する。８ビットモードの
場合の動作について、具体的に、汎用レジスタＲ０，Ｒ
１のデータの和を汎用レジスタＲ２に書込む場合の動作
について説明する。この場合のプログラムを表４に示
す。
同様、データ処理装置は４ビットモードと８ビットモー
ドを有する。４ビットモードの動作については、実施の
形態１と同様なので説明を省略する。８ビットモードの
場合の動作について、具体的に、汎用レジスタＲ０，Ｒ
１のデータの和を汎用レジスタＲ２に書込む場合の動作
について説明する。この場合のプログラムを表４に示
す。
【００３７】
【表４】
【００３８】ＡＤＤＹは第１ソースオペランドと第２ソ
ースオペランドとで示されるレジスタのデータを加算し
てデスティネーションオペランドで示されるレジスタへ
と書込む命令である。
ースオペランドとで示されるレジスタのデータを加算し
てデスティネーションオペランドで示されるレジスタへ
と書込む命令である。
【００３９】次に、ラッチ回路１１は命令ＩＮとしてＡ
ＤＤＹ／＃Ｒ２，＃Ｒ０をラッチする。モードビット
が”０”なので、デコード回路１は、命令ＩＮの８番目
〜１５番目のビットａ１，ａ２を第１オペランドフィー
ルドとして抽出し、残りの０番目〜７番目のビットａ
３，ａ４から命令コードを解読する。＃Ｒ２はビットａ
２であり、＃Ｒ０はビットａ１である。命令コードがＡ
ＤＤＹであることを命令解読部１２が判断すると、制御
回路６は次のように、セレクタ２及びオペランドフィー
ルド格納部３を制御する。すなわち、セレクタ２はビッ
トａ１、ａ２をそれぞれオペランドフィールド格納部３
のオペランドフィールド格納領域３１、３３に書込む。
ビットａ１はオペランドフィールド格納領域３１に書込
まれるとともに加算器７にも入力される。加算器７はビ
ットａ１に１を足したもの、つまり＃Ｒ１をオペランド
フィールド格納領域３５に書込む。この時点で、＃Ｒ
０、＃Ｒ１、＃Ｒ２はそれぞれ、オペランドフィールド
格納領域３１、オペランドフィールド格納領域３５、オ
ペランドフィールド格納領域３３に格納されていること
になる。次に、セレクタ４は、オペランドフィールド格
納領域３１、オペランドフィールド格納領域３５、オペ
ランドフィールド格納領域３３のオペランドフィールド
Ｄ１、Ｄ５、Ｄ３をそれぞれオペランドフィールドＡ
１、Ａ２、Ａ３として出力する。これによって、処理回
路５のセレクタ５２ａ，５２ｂはそれぞれ汎用レジスタ
Ｒ０，Ｒ１からデータを読み出し、演算回路５３は汎用
レジスタＲ０，Ｒ１の和を算出し、セレクタ５４はその
和を汎用レジスタＲ２に書込む。
ＤＤＹ／＃Ｒ２，＃Ｒ０をラッチする。モードビット
が”０”なので、デコード回路１は、命令ＩＮの８番目
〜１５番目のビットａ１，ａ２を第１オペランドフィー
ルドとして抽出し、残りの０番目〜７番目のビットａ
３，ａ４から命令コードを解読する。＃Ｒ２はビットａ
２であり、＃Ｒ０はビットａ１である。命令コードがＡ
ＤＤＹであることを命令解読部１２が判断すると、制御
回路６は次のように、セレクタ２及びオペランドフィー
ルド格納部３を制御する。すなわち、セレクタ２はビッ
トａ１、ａ２をそれぞれオペランドフィールド格納部３
のオペランドフィールド格納領域３１、３３に書込む。
ビットａ１はオペランドフィールド格納領域３１に書込
まれるとともに加算器７にも入力される。加算器７はビ
ットａ１に１を足したもの、つまり＃Ｒ１をオペランド
フィールド格納領域３５に書込む。この時点で、＃Ｒ
０、＃Ｒ１、＃Ｒ２はそれぞれ、オペランドフィールド
格納領域３１、オペランドフィールド格納領域３５、オ
ペランドフィールド格納領域３３に格納されていること
になる。次に、セレクタ４は、オペランドフィールド格
納領域３１、オペランドフィールド格納領域３５、オペ
ランドフィールド格納領域３３のオペランドフィールド
Ｄ１、Ｄ５、Ｄ３をそれぞれオペランドフィールドＡ
１、Ａ２、Ａ３として出力する。これによって、処理回
路５のセレクタ５２ａ，５２ｂはそれぞれ汎用レジスタ
Ｒ０，Ｒ１からデータを読み出し、演算回路５３は汎用
レジスタＲ０，Ｒ１の和を算出し、セレクタ５４はその
和を汎用レジスタＲ２に書込む。
【００４０】以上の動作を等化的に表すと、図８のよう
になる。つまり、８ビットモードでは、ＡＤＤＹ命令に
よってビットａ１，ａ２がそれぞれオペランドフィール
ド格納領域３１，３３に書込まれるとともに、加算器７
がビットａ１に１を足したものを格納部３５に書込む。
その後、オペランドフィールドＡ１〜Ａ３が示す汎用レ
ジスタのデータを処理する。
になる。つまり、８ビットモードでは、ＡＤＤＹ命令に
よってビットａ１，ａ２がそれぞれオペランドフィール
ド格納領域３１，３３に書込まれるとともに、加算器７
がビットａ１に１を足したものを格納部３５に書込む。
その後、オペランドフィールドＡ１〜Ａ３が示す汎用レ
ジスタのデータを処理する。
【００４１】以上のように、加算器７によって、プログ
ラムで第２オペランドフィールド格納部３ｂのオペラン
ドフィールドＤ５を設定することができる。
ラムで第２オペランドフィールド格納部３ｂのオペラン
ドフィールドＤ５を設定することができる。
【００４２】実施の形態３．実施の形態１において、表
２のプログラムのＬＤ命令とＡＤＤＸ命令との間に割込
みが発生し、割り込みの処理が行われている間に、オペ
ランドフィールド格納領域３４の内容が書き変えられる
ことがある。したがって、割り込みの処理が終了して、
ＡＤＤＸ命令が実行されても、意図した処理結果が得ら
れないことがある。
２のプログラムのＬＤ命令とＡＤＤＸ命令との間に割込
みが発生し、割り込みの処理が行われている間に、オペ
ランドフィールド格納領域３４の内容が書き変えられる
ことがある。したがって、割り込みの処理が終了して、
ＡＤＤＸ命令が実行されても、意図した処理結果が得ら
れないことがある。
【００４３】そこで、図９に示すように、割り込みが生
じるとオペランドフィールド格納領域３３内のデータを
退避させ、割り込みが終了するとデータをオペランドフ
ィールド格納領域３４へ戻すためのデータ保持部８をさ
らに備える。
じるとオペランドフィールド格納領域３３内のデータを
退避させ、割り込みが終了するとデータをオペランドフ
ィールド格納領域３４へ戻すためのデータ保持部８をさ
らに備える。
【００４４】データ保持部８はプロセッサ状態ワード
（ＰＳＷ）８１を含む。データ保持部８は制御回路６か
らの制御信号Ｓ８によって制御され、次のように動作す
る。すなわち、データ保持部８は割り込みが発生する
と、オペランドフィールド格納領域３３からＰＳＷ８１
の特定の領域Ｆ１へオペランドフィールドを退避する。
特に、ＬＤ命令の実行中に割り込みが発生したならば、
オペランドフィールド格納領域３３からスイッチＳＷ１
を介してオペランドフィールド格納領域３４へオペラン
ドフィールドを転送してから、オペランドフィールド格
納領域３３からＰＳＷ８１の特定の領域Ｆ１へオペラン
ドフィールドを退避する。割り込みの処理が行われてい
る間は、領域Ｆ１の内容は変わらない。割り込みが終了
すると、データ保持部８はＰＳＷ８１の領域Ｆ１からオ
ペランドフィールド格納領域３４へデータを戻す。
（ＰＳＷ）８１を含む。データ保持部８は制御回路６か
らの制御信号Ｓ８によって制御され、次のように動作す
る。すなわち、データ保持部８は割り込みが発生する
と、オペランドフィールド格納領域３３からＰＳＷ８１
の特定の領域Ｆ１へオペランドフィールドを退避する。
特に、ＬＤ命令の実行中に割り込みが発生したならば、
オペランドフィールド格納領域３３からスイッチＳＷ１
を介してオペランドフィールド格納領域３４へオペラン
ドフィールドを転送してから、オペランドフィールド格
納領域３３からＰＳＷ８１の特定の領域Ｆ１へオペラン
ドフィールドを退避する。割り込みの処理が行われてい
る間は、領域Ｆ１の内容は変わらない。割り込みが終了
すると、データ保持部８はＰＳＷ８１の領域Ｆ１からオ
ペランドフィールド格納領域３４へデータを戻す。
【００４５】以上のように、割り込みの前後ではオペラ
ンドフィールド格納領域３４の内容が変わらないため、
意図した処理結果が得られる。
ンドフィールド格納領域３４の内容が変わらないため、
意図した処理結果が得られる。
【００４６】実施の形態４．図１０は本発明の実施の形
態４のデータ処理装置を示すブロック図である。図１０
において、ＳＷ２はＳＴ（データ転送命令）を実行する
ときオンして、オペランドフィールド格納領域３１の第
１オペランドフィールドＤ１を第２オペランドフィール
ドとして第２オペランドフィールド格納部３ｂ内のオペ
ランドフィールド格納領域３６に格納するためのスイッ
チである。その他の構成については実施の形態１と同様
である。
態４のデータ処理装置を示すブロック図である。図１０
において、ＳＷ２はＳＴ（データ転送命令）を実行する
ときオンして、オペランドフィールド格納領域３１の第
１オペランドフィールドＤ１を第２オペランドフィール
ドとして第２オペランドフィールド格納部３ｂ内のオペ
ランドフィールド格納領域３６に格納するためのスイッ
チである。その他の構成については実施の形態１と同様
である。
【００４７】次に動作について説明する。実施の形態１
同様、データ処理装置は４ビットモードと８ビットモー
ドを有する。４ビットモードの動作については、実施の
形態１と同様なので説明を省略する。８ビットモードの
場合の動作について、具体的に、汎用レジスタＲ０，Ｒ
１のデータの和を汎用レジスタＲ２に書込む場合の動作
について説明する。まず、オペランドフィールド格納領
域３１に予め汎用レジスタＲ０を書込む。次に、表５の
プログラムを実行する。
同様、データ処理装置は４ビットモードと８ビットモー
ドを有する。４ビットモードの動作については、実施の
形態１と同様なので説明を省略する。８ビットモードの
場合の動作について、具体的に、汎用レジスタＲ０，Ｒ
１のデータの和を汎用レジスタＲ２に書込む場合の動作
について説明する。まず、オペランドフィールド格納領
域３１に予め汎用レジスタＲ０を書込む。次に、表５の
プログラムを実行する。
【００４８】
【表５】
【００４９】ＳＴ命令は、デスティネーションオペラン
ドで示されるレジスタに格納されているデータを予め設
定されたところへ書込む命令であり、ＡＤＤＺは第１ソ
ースオペランドと第２ソースオペランドとで示されるレ
ジスタのデータを加算してデスティネーションオペラン
ドで示されるレジスタへと書込む命令である。
ドで示されるレジスタに格納されているデータを予め設
定されたところへ書込む命令であり、ＡＤＤＺは第１ソ
ースオペランドと第２ソースオペランドとで示されるレ
ジスタのデータを加算してデスティネーションオペラン
ドで示されるレジスタへと書込む命令である。
【００５０】まず、ラッチ回路１１はＳＴ／＃Ｒ０をラ
ッチする。命令解読部１２は、モードビットの”０”か
ら８ビットモードであることを解読する。次に、デコー
ド回路１は、命令ＩＮの８番目〜１５番目のビットａ
１，ａ２を第１オペランドフィールドとして抽出し、残
りの０番目〜７番目のビットａ３，ａ４から命令コード
を解読する。＃Ｒ０はビットａ２である。命令コードが
ＳＴであることを命令解読部１２が判断すると、制御回
路６は次のように、セレクタ２及びオペランドフィール
ド格納部３を制御する。すなわち、セレクタ２はビット
ａ２をオペランドフィールド格納部３のオペランドフィ
ールド格納領域３１に書込む。ＳＴ命令では、オペラン
ドフィールド格納領域３３で示されるレジスタに格納さ
れているデータが予め設定されたところへ書込まれる。
ＳＴ命令の実行が完了したことを制御回路６が検出する
と、オペランドフィールド格納部３はスイッチＳＷ２を
オンし、第１オペランドフィールドのうちＤ１を第２オ
ペランドフィールドとしてオペランドフィールド格納領
域３１からオペランドフィールド格納領域３６へ転送す
る。したがって、オペランドフィールド格納領域３６に
は＃Ｒ０が書込まれる。
ッチする。命令解読部１２は、モードビットの”０”か
ら８ビットモードであることを解読する。次に、デコー
ド回路１は、命令ＩＮの８番目〜１５番目のビットａ
１，ａ２を第１オペランドフィールドとして抽出し、残
りの０番目〜７番目のビットａ３，ａ４から命令コード
を解読する。＃Ｒ０はビットａ２である。命令コードが
ＳＴであることを命令解読部１２が判断すると、制御回
路６は次のように、セレクタ２及びオペランドフィール
ド格納部３を制御する。すなわち、セレクタ２はビット
ａ２をオペランドフィールド格納部３のオペランドフィ
ールド格納領域３１に書込む。ＳＴ命令では、オペラン
ドフィールド格納領域３３で示されるレジスタに格納さ
れているデータが予め設定されたところへ書込まれる。
ＳＴ命令の実行が完了したことを制御回路６が検出する
と、オペランドフィールド格納部３はスイッチＳＷ２を
オンし、第１オペランドフィールドのうちＤ１を第２オ
ペランドフィールドとしてオペランドフィールド格納領
域３１からオペランドフィールド格納領域３６へ転送す
る。したがって、オペランドフィールド格納領域３６に
は＃Ｒ０が書込まれる。
【００５１】次に、ラッチ回路１１はＡＤＤＺ／＃Ｒ
２，＃Ｒ１をラッチする。モードビットが”０”なの
で、先の命令と同様に、デコード回路１は、命令ＩＮの
８番目〜１５番目のビットａ１，ａ２を第１オペランド
フィールドとして抽出し、残りの０番目〜７番目のビッ
トａ３，ａ４から命令コードを解読する。＃Ｒ２はビッ
トａ２であり、＃Ｒ１はビットａ１である。命令コード
がＡＤＤＺであることを命令解読部１２が判断すると、
制御回路６は次のように、セレクタ２及びオペランドフ
ィールド格納部３を制御する。すなわち、セレクタ２は
ビットａ１、ａ２をそれぞれオペランドフィールド格納
部３のオペランドフィールド格納領域３１、３３に書込
む。この時点で、オペランドフィールド格納領域３６、
オペランドフィールド格納領域３１、オペランドフィー
ルド格納領域３３にはそれぞれ＃Ｒ０、＃Ｒ１、＃Ｒ２
が格納されていることになる。次に、セレクタ４は、オ
ペランドフィールド格納領域３１、オペランドフィール
ド格納領域３６、オペランドフィールド格納領域３３の
オペランドフィールドＤ１、Ｄ６、Ｄ３をそれぞれオペ
ランドフィールドＡ１、Ａ２、Ａ３として出力する。こ
れによって、処理回路５のセレクタ５２ａ，５２ｂはそ
れぞれ汎用レジスタＲ１，Ｒ０からデータを読み出し、
演算回路５３は汎用レジスタＲ１，Ｒ０の和を算出し、
セレクタ５４はその和を汎用レジスタＲ２に書込む。Ａ
ＤＤＺ命令の実行が完了したことを制御回路６が検出す
ると、オペランドフィールド格納部３はスイッチＳＷ２
をオンし、第１オペランドフィールドのうちＤ１を第２
オペランドフィールドとしてオペランドフィールド格納
領域３１からオペランドフィールド格納領域３６へ転送
する。したがって、オペランドフィールド格納領域３６
には＃Ｒ１が書込まれる。
２，＃Ｒ１をラッチする。モードビットが”０”なの
で、先の命令と同様に、デコード回路１は、命令ＩＮの
８番目〜１５番目のビットａ１，ａ２を第１オペランド
フィールドとして抽出し、残りの０番目〜７番目のビッ
トａ３，ａ４から命令コードを解読する。＃Ｒ２はビッ
トａ２であり、＃Ｒ１はビットａ１である。命令コード
がＡＤＤＺであることを命令解読部１２が判断すると、
制御回路６は次のように、セレクタ２及びオペランドフ
ィールド格納部３を制御する。すなわち、セレクタ２は
ビットａ１、ａ２をそれぞれオペランドフィールド格納
部３のオペランドフィールド格納領域３１、３３に書込
む。この時点で、オペランドフィールド格納領域３６、
オペランドフィールド格納領域３１、オペランドフィー
ルド格納領域３３にはそれぞれ＃Ｒ０、＃Ｒ１、＃Ｒ２
が格納されていることになる。次に、セレクタ４は、オ
ペランドフィールド格納領域３１、オペランドフィール
ド格納領域３６、オペランドフィールド格納領域３３の
オペランドフィールドＤ１、Ｄ６、Ｄ３をそれぞれオペ
ランドフィールドＡ１、Ａ２、Ａ３として出力する。こ
れによって、処理回路５のセレクタ５２ａ，５２ｂはそ
れぞれ汎用レジスタＲ１，Ｒ０からデータを読み出し、
演算回路５３は汎用レジスタＲ１，Ｒ０の和を算出し、
セレクタ５４はその和を汎用レジスタＲ２に書込む。Ａ
ＤＤＺ命令の実行が完了したことを制御回路６が検出す
ると、オペランドフィールド格納部３はスイッチＳＷ２
をオンし、第１オペランドフィールドのうちＤ１を第２
オペランドフィールドとしてオペランドフィールド格納
領域３１からオペランドフィールド格納領域３６へ転送
する。したがって、オペランドフィールド格納領域３６
には＃Ｒ１が書込まれる。
【００５２】以上の動作を等化的に表すと、図１１のよ
うになる。つまり、８ビットモードでは、ＳＴによっ
て、ビットａ２がオペランドフィールド格納領域３１、
スイッチＳＷ２を介してオペランドフィールド格納領域
３６へデータが転送される。その後、ＡＤＤＺ命令によ
って、ビットａ２がオペランドフィールド格納領域３３
に書込まれ、ビットａ１がオペランドフィールド格納領
域３１に書込まれ、オペランドフィールドＡ１〜Ａ３が
示す汎用レジスタのデータを処理する。
うになる。つまり、８ビットモードでは、ＳＴによっ
て、ビットａ２がオペランドフィールド格納領域３１、
スイッチＳＷ２を介してオペランドフィールド格納領域
３６へデータが転送される。その後、ＡＤＤＺ命令によ
って、ビットａ２がオペランドフィールド格納領域３３
に書込まれ、ビットａ１がオペランドフィールド格納領
域３１に書込まれ、オペランドフィールドＡ１〜Ａ３が
示す汎用レジスタのデータを処理する。
【００５３】実施の形態５．実施の形態４において、表
２のプログラムのＳＴ命令とＡＤＤＺ命令との間に割込
みが発生し、割り込みの処理が行われている間に、オペ
ランドフィールド格納領域３６の内容が書き変えられる
ことがある。したがって、割り込みの処理が終了して、
ＡＤＤＺ命令が実行されても、意図した処理結果が得ら
れないことがある。
２のプログラムのＳＴ命令とＡＤＤＺ命令との間に割込
みが発生し、割り込みの処理が行われている間に、オペ
ランドフィールド格納領域３６の内容が書き変えられる
ことがある。したがって、割り込みの処理が終了して、
ＡＤＤＺ命令が実行されても、意図した処理結果が得ら
れないことがある。
【００５４】そこで、図１２に示すように、図９同様の
データ保持部８をさらに備える。
データ保持部８をさらに備える。
【００５５】データ保持部８は制御回路６からの制御信
号Ｓ８によって制御され、次のように動作する。すなわ
ち、データ保持部８は割り込みが発生すると、オペラン
ドフィールド格納領域３１からＰＳＷ８１の特定の領域
Ｆ２へオペランドフィールドを退避する。特に、ＳＴ命
令の実行中に割り込みが発生したならば、オペランドフ
ィールド格納領域３１からスイッチＳＷ２を介してオペ
ランドフィールド格納領域３６へオペランドフィールド
を転送してから、オペランドフィールド格納領域３１か
らＰＳＷ８１の特定の領域Ｆ２へオペランドフィールド
を退避する。割り込みの処理が行われている間は、領域
Ｆ２の内容は変わらない。割り込みが終了すると、デー
タ保持部８はＰＳＷ８１の領域Ｆ２からオペランドフィ
ールド格納領域３６へオペランドフィールドを戻す。
号Ｓ８によって制御され、次のように動作する。すなわ
ち、データ保持部８は割り込みが発生すると、オペラン
ドフィールド格納領域３１からＰＳＷ８１の特定の領域
Ｆ２へオペランドフィールドを退避する。特に、ＳＴ命
令の実行中に割り込みが発生したならば、オペランドフ
ィールド格納領域３１からスイッチＳＷ２を介してオペ
ランドフィールド格納領域３６へオペランドフィールド
を転送してから、オペランドフィールド格納領域３１か
らＰＳＷ８１の特定の領域Ｆ２へオペランドフィールド
を退避する。割り込みの処理が行われている間は、領域
Ｆ２の内容は変わらない。割り込みが終了すると、デー
タ保持部８はＰＳＷ８１の領域Ｆ２からオペランドフィ
ールド格納領域３６へオペランドフィールドを戻す。
【００５６】以上のように、割り込みの前後ではオペラ
ンドフィールド格納領域３６の内容が変わらないため、
意図した処理結果が得られる。
ンドフィールド格納領域３６の内容が変わらないため、
意図した処理結果が得られる。
【００５７】変形例．なお、本発明は図示した構成に限
らない。例えば、命令に含まれるオペランドフィールド
は、２つや３つ以外に、１つや４つ以上であってもよ
い。
らない。例えば、命令に含まれるオペランドフィールド
は、２つや３つ以外に、１つや４つ以上であってもよ
い。
【００５８】また、実施の形態１ではＬＤ命令によっ
て、第１オペランドフィールド格納部３ａから第２オペ
ランドフィールド格納部３ｂへオペランドフィールドＤ
３が転送される。実施の形態４ではＳＴ命令によって、
第１オペランドフィールド格納部３ａから第２オペラン
ドフィールド格納部３ｂへオペランドフィールドＤ１が
転送される。このように、データ転送命令によって、第
１オペランドフィールド格納部３ａから第２オペランド
フィールド格納部３ｂへ転送されるオペランドフィール
ドは、１つである場合を説明したが、２つ以上であって
もよい。
て、第１オペランドフィールド格納部３ａから第２オペ
ランドフィールド格納部３ｂへオペランドフィールドＤ
３が転送される。実施の形態４ではＳＴ命令によって、
第１オペランドフィールド格納部３ａから第２オペラン
ドフィールド格納部３ｂへオペランドフィールドＤ１が
転送される。このように、データ転送命令によって、第
１オペランドフィールド格納部３ａから第２オペランド
フィールド格納部３ｂへ転送されるオペランドフィール
ドは、１つである場合を説明したが、２つ以上であって
もよい。
【００５９】また、実施の形態２では、加算器７（デー
タ算出部）が受ける第１オペランドフィールドの数及び
加算器７が算出する第２オペランドフィールドの数はそ
れぞれ１つである場合を説明した。これに限らず、デー
タ算出部は、２つ以上の第１オペランドフィールドを受
け、２つ以上の第２オペランドフィールドを算出しても
よい。
タ算出部）が受ける第１オペランドフィールドの数及び
加算器７が算出する第２オペランドフィールドの数はそ
れぞれ１つである場合を説明した。これに限らず、デー
タ算出部は、２つ以上の第１オペランドフィールドを受
け、２つ以上の第２オペランドフィールドを算出しても
よい。
【００６０】また、データ転送命令はＳＴやＬＤの他で
もよい。データ保持部はＰＳＷ８１以外を利用して構成
してもよい。モードビットは、命令以外から与えてもよ
い。
もよい。データ保持部はＰＳＷ８１以外を利用して構成
してもよい。モードビットは、命令以外から与えてもよ
い。
【００６１】また、図９のデータ保持部８は、割り込み
が生じると、オペランドフィールド格納領域３４内のオ
ペランドフィールドを退避させ、割り込みが終了すると
オペランドフィールドをオペランドフィールド格納領域
３４へ戻してもよい。
が生じると、オペランドフィールド格納領域３４内のオ
ペランドフィールドを退避させ、割り込みが終了すると
オペランドフィールドをオペランドフィールド格納領域
３４へ戻してもよい。
【００６２】また、図１１のデータ保持部８は、割り込
みが生じると、オペランドフィールド格納領域３６内の
オペランドフィールドを退避させ、割り込みが終了する
とオペランドフィールドをオペランドフィールド格納領
域３６へ戻してもよい。
みが生じると、オペランドフィールド格納領域３６内の
オペランドフィールドを退避させ、割り込みが終了する
とオペランドフィールドをオペランドフィールド格納領
域３６へ戻してもよい。
【００６３】
【発明の効果】請求項１に記載の発明によれば、命令を
実行するのに必要なオペランドフィールドの一部が第２
オペランドフィールド格納部に格納されるので、命令は
オペランドフィールドの一部を含まなくて済み、その
分、命令のうち命令コードのビット数を増やすことがで
きるので、多くの種類の命令を扱える。
実行するのに必要なオペランドフィールドの一部が第２
オペランドフィールド格納部に格納されるので、命令は
オペランドフィールドの一部を含まなくて済み、その
分、命令のうち命令コードのビット数を増やすことがで
きるので、多くの種類の命令を扱える。
【００６４】請求項２に記載の発明によれば、命令の実
行が完了したときに、第１オペランドフィールドを第２
オペランドフィールドとして設定することができる。
行が完了したときに、第１オペランドフィールドを第２
オペランドフィールドとして設定することができる。
【００６５】請求項３に記載の発明によれば、データ算
出部によって、第１オペランドフィールドから第２オペ
ランドフィールドを算出して設定することができる。
出部によって、第１オペランドフィールドから第２オペ
ランドフィールドを算出して設定することができる。
【００６６】請求項４に記載の発明によれば、割り込み
の前後ではオペランドフィールド格納部内の内容が変わ
らないため、意図した処理結果が得られる。
の前後ではオペランドフィールド格納部内の内容が変わ
らないため、意図した処理結果が得られる。
【００６７】請求項５に記載の発明によれば、１つのプ
ログラムに、第２オペランドフィールド格納部の第２オ
ペランドフィールドを利用する命令と、命令を実行する
のに必要なオペランドフィールドの全てを持つ命令とを
混在させることができる。
ログラムに、第２オペランドフィールド格納部の第２オ
ペランドフィールドを利用する命令と、命令を実行する
のに必要なオペランドフィールドの全てを持つ命令とを
混在させることができる。
【００６８】請求項６に記載の発明によれば、命令単位
で第１種と第２種とを切り換えることができる。
で第１種と第２種とを切り換えることができる。
【図１】 本発明の実施の形態１のデータ処理装置を示
すブロック図である。
すブロック図である。
【図２】 本発明の実施の形態１の処理回路を示すブロ
ック図である。
ック図である。
【図３】 本発明の実施の形態１の命令のフォーマット
を示す図である。
を示す図である。
【図４】 本発明の実施の形態１の命令のフォーマット
を示す図である。
を示す図である。
【図５】 本発明の実施の形態１のデータ処理装置の動
作を等化的に示すブロック図である。
作を等化的に示すブロック図である。
【図６】 本発明の実施の形態１のデータ処理装置の動
作を等化的に示すブロック図である。
作を等化的に示すブロック図である。
【図７】 本発明の実施の形態２のデータ処理装置を示
すブロック図である。
すブロック図である。
【図８】 本発明の実施の形態２のデータ処理装置の動
作を等化的に示すブロック図である。
作を等化的に示すブロック図である。
【図９】 本発明の実施の形態３のデータ処理装置の一
部を示すブロック図である。
部を示すブロック図である。
【図１０】 本発明の実施の形態４のデータ処理装置を
示すブロック図である。
示すブロック図である。
【図１１】 本発明の実施の形態４のデータ処理装置の
動作を等化的に示すブロック図である。
動作を等化的に示すブロック図である。
【図１２】 本発明の実施の形態５のデータ処理装置の
一部を示すブロック図である。
一部を示すブロック図である。
【図１３】 従来の命令のフォーマットを示す図であ
る。
る。
【図１４】 従来のデータ処理装置のブロック図であ
る。
る。
１ デコード回路、３ オペランドフィールド格納部、
８ データ保持部。
８ データ保持部。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 島津 之彦 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5B033 AA06 BA01 DC06
Claims (6)
- 【請求項１】 プログラムの命令を順に受け、前記命令
の所定ビットから少なくとも１つの第１オペランドフィ
ールドを抽出し、他のビットから命令コードを解読する
ためのデコード部と、 前記デコード部から前記第１オペランドフィールドを受
けて当該第１オペランドフィールドを格納するための第
１オペランドフィールド格納部、及び前記第１オペラン
ドフィールドに基づいて得られる第２オペランドフィー
ルドを格納するための第２オペランドフィールド格納部
を含むオペランドフィールド格納部と、 複数のレジスタを含み、前記オペランドフィールド格納
部から前記第１及び前記第２オペランドフィールドを受
け、前記複数のレジスタのうち、当該第１及び第２オペ
ランドフィールドが示す前記レジスタのデータを処理す
るためのデータ処理部と、を備えたデータ処理装置。 - 【請求項２】 前記命令の実行が完了したことを検出す
る制御回路をさらに備え、 前記オペランドフィールド格納部は、前記命令の実行が
完了したことを前記制御回路が検出すると、前記第１オ
ペランドフィールドの少なくとも１つを前記第２オペラ
ンドフィールドとして前記第１オペランドフィールド格
納部から前記第２オペランドフィールド格納部へ転送す
る請求項１記載のデータ処理装置。 - 【請求項３】 前記デコード部から前記第１オペランド
フィールドのうちの少なくとも１つを受け、当該第１オ
ペランドフィールドから前記第２オペランドフィールド
を算出して、当該第２オペランドフィールドを前記第２
オペランドフィールド格納部へ格納するためのデータ算
出部をさらに備えた請求項１記載のデータ処理装置。 - 【請求項４】 割り込みが生じると前記オペランドフィ
ールド格納部内のデータを退避させ、前記割り込みが終
了すると、退避させた前記データを前記オペランドフィ
ールド格納部へ戻すためのデータ保持部をさらに備えた
請求項２に記載のデータ処理装置。 - 【請求項５】 前記デコード部は、前記命令が第１種の
とき、第２種のときと比較して、前記第１オペランドフ
ィールドを前記第２オペランドフィールドに対して増や
し、 前記命令が前記第２種又は前記第１種かどうかに応じ
て、前記第２オペランドフィールド格納部の前記第２オ
ペランドフィールドを前記処理部に出力するか否かする
セレクタをさらに備えた請求項１〜４のいずれかに記載
のデータ処理装置。 - 【請求項６】 前記命令コードは、前記命令が第２種又
は第１種かどうかを示すモードビットを含む請求項５記
載のデータ処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10283745A JP2000112754A (ja) | 1998-10-06 | 1998-10-06 | データ処理装置 |
| US09/266,590 US6339821B1 (en) | 1998-10-06 | 1999-03-11 | Data processor capable of handling an increased number of operation codes |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10283745A JP2000112754A (ja) | 1998-10-06 | 1998-10-06 | データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000112754A true JP2000112754A (ja) | 2000-04-21 |
| JP2000112754A5 JP2000112754A5 (ja) | 2005-11-24 |
Family
ID=17669571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10283745A Pending JP2000112754A (ja) | 1998-10-06 | 1998-10-06 | データ処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6339821B1 (ja) |
| JP (1) | JP2000112754A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007316824A (ja) * | 2006-05-24 | 2007-12-06 | Sanyo Electric Co Ltd | 可変機能実現装置、可変機能実現方法 |
| JP2009093513A (ja) * | 2007-10-11 | 2009-04-30 | Oki Semiconductor Co Ltd | 命令ビット長削減方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7947770B2 (en) * | 2007-03-07 | 2011-05-24 | E. I. Du Pont De Nemours And Company | Flame retardant polycarbonate compositions |
| JP7020304B2 (ja) * | 2018-06-07 | 2022-02-16 | 富士通株式会社 | 演算処理装置及び演算処理装置の制御方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0527970A (ja) * | 1991-07-18 | 1993-02-05 | Seikosha Co Ltd | 演算装置 |
| JPH09152971A (ja) * | 1995-11-30 | 1997-06-10 | Sanyo Electric Co Ltd | データ処理装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4258419A (en) * | 1978-12-29 | 1981-03-24 | Bell Telephone Laboratories, Incorporated | Data processing apparatus providing variable operand width operation |
| US4473881A (en) * | 1982-09-27 | 1984-09-25 | Data General Corp. | Encachement apparatus |
| US4595911A (en) * | 1983-07-14 | 1986-06-17 | Sperry Corporation | Programmable data reformat system |
| KR0163179B1 (ko) | 1989-03-31 | 1999-01-15 | 미다 가쓰시게 | 데이타 프로세서 |
| JPH1049369A (ja) * | 1996-08-07 | 1998-02-20 | Ricoh Co Ltd | データ処理装置 |
-
1998
- 1998-10-06 JP JP10283745A patent/JP2000112754A/ja active Pending
-
1999
- 1999-03-11 US US09/266,590 patent/US6339821B1/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0527970A (ja) * | 1991-07-18 | 1993-02-05 | Seikosha Co Ltd | 演算装置 |
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| JP2009093513A (ja) * | 2007-10-11 | 2009-04-30 | Oki Semiconductor Co Ltd | 命令ビット長削減方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6339821B1 (en) | 2002-01-15 |
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Legal Events
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| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050927 |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20061003 |