JPH0523447B2 - - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は複数のメモリオペランドを有する命
令の実行を、所謂パイプライン方式において高速
に行なうことのできるプロセツサに関する。

（従来の技術） 最近のマイクロコンピユータにおいては、命令
の高速処理を行なうために、所謂パイプライン方
式が多用されている。パイプライン方式は命令を
何段かのステージに分割して処理を行ない、それ
ぞれのステージを並列動作させて、命令の処理速
度を向上させる方式である。

このようなパイプライン方式により命令の実行
処理が行なわれるマイクロプロセツサにおいて、
複数のメモリオペランドを有する機械語による命
令は、その実行処理を行なうために、機械語によ
る命令がパイプライン処理に適応した命令形式
（内部命令）に変換される際に、おのおののメモ
リオペランドに対応する実効アドレスが算出され
る。

このように１つの命令に対して複数のメモリオ
ペランドの実効アドレスを算出するためには、命
令のメモリオペランドの実効アドレスを算出する
実効メモリオペランドアドレス算出回路をメモリ
オペランドの個数と同じ数だけ用意して、それぞ
れのメモリオペランドに対応した実効アドレス
が、それぞれのメモリオペランドに対応した実効
アドレス算出回路によりそれぞれ独立して算出さ
れていた。

しかしながら、複数の実効メモリオペランドア
ドレス算出回路をマイクロプロセツサに設けるこ
とは、マイクロプロセツサが複雑化するとともに
マイクロプロセツサの大型化を招くという不具合
が生じていた。

一方、複数のメモリオペランドに対応する実効
アドレスを、１個の実効メモリオペランドアドレ
ス算出回路により、順次１つずつ算出する方法も
用いられていた。この方法によれば、実効メモリ
オペランドアドレス算出回路は１つだけで複数の
メモリオペランドに対応するそれぞれの実効アド
レスを算出することができることになる。しかし
ながら、実効アドレスの算出は、１つのメモリオ
ペランド毎順次行なわれるために、複数のメモリ
オペランドを有する命令の実行時間が遅くなると
いう問題があつた。

（発明が解決しようとする問題点） 以上説明したように、複数のメモリオペランド
を有する機械語による命令を処理するプロセツサ
において、それぞれのメモリオペランドの実効ア
ドレスを算出するために、複数の実効メモリオペ
ランドアドレス算出回路を用いた場合には、プロ
セツサの複雑化及び大型を招くという問題があつ
た。これに対して、１個の実効メモリオペランド
アドレス算出回路により、１つのメモリオペラン
ド毎に順次それぞれのメモリオペランドに対する
実効アドレスを算出する場合には、複数のメモリ
オペランドを有する命令を高速に実行処理するこ
とができないという問題があつた。

そこで、この発明は複数のメモリオペランドを
有する機械語による命令を、構成を複雑かつ大型
化することなく実行処理速度を向上させたプロセ
ツサを提供することを目的とする。

［発明の構成］ （問題点を解決するための手段） 上記目的を達成するために、この発明は、外部
から供給される複数のメモリオペランドを有する
命令を内部命令に変換するデコード手段と、前記
デコード手段によつて得られた内部命令を１つの
メモリオペランドを有する複数の内部命令に分割
する分割手段と、実効アドレスを算出する１つの
実効アドレス算出手段を備え、前記分割手段によ
つて分割された１つのメモリオペランドを有する
それぞれの内部命令の実効アドレスを前記実効ア
ドレス算出手段によつて算出し、パイプライン方
式により順次実行処理する実行手段と、前記デコ
ード手段及び実行手段と外部との情報の転送を制
御するバス制御手段とから構成される。

（作 用） 上記構成において、この発明は、複数のメモリ
オペランドを有する内部命令を、１つのメモリオ
ペランドを有する複数の内部命令に分割し、分割
されたそれぞれの内部命令をパイプライン方式に
より順次実行処理し、メモリオペランドの実効ア
ドレスの算出と内部命令の実行処理とを並行して
行うようにしている。

（実施例） 以下図面を用いてこの発明の実施例を説明す
る。

第１図はこの発明の一実施例に係るプロセツサ
の構成図である。このプロセツサはデコード部
１，分割部３，実行部５，バス制御部７とで構成
されている。

デコード部１はバス制御部７に接続されている
バスライン９を介して、機械語命令が記憶されて
いる図示しない主記憶装置に接続されている。デ
コード部１には主記憶装置からバスライン９を介
して機械語命令が供給され、デコード部１はこの
機械語命令を解釈し、実行部５において実行可能
な形式の命令（以下「内部命令」と呼ぶ）に変換
して、この内部命令を分割部３に供給する。

分割部３はデコード部１から供給された内部命
令のメモリオペランドの個数を算出する。次に、
この内部命令の種類を判別して、複数のメモリオ
ペランドを有する内部命令の場合には、この内部
命令をそれぞれ１つのメモリオペランドを有する
複数の内部命令に分割して、分割された内部命令
の実行順序を指定するものである。

具体的には、例えば第２図ａに示す命令フオー
マツトのPUSH DISP（Ｉ×２）という２つのメ
モリオペランドを有する命令が分割部３に与えら
れた場合について説明する。

この命令はDISPの領域の値にＩ×２の領域で
指定される汎用レジスタの内容を加えたものを一
方のメモリオペランドの実効アドレス（アドレス
Ａ）とし、Ｉ×１の領域で指定される汎用レジス
タの内容を他方のメモリオペランドの実効アドレ
ス（アドレスＢ）として、主記憶装置のアドレス
Ａに格納されているメモリオペランドを主記憶装
置のアドレスＢに格納する命令である。

このPUSH DISP（Ｉ×２）という命令が分割
部３に与えられると、分割部３はこの命令が２つ
のメモリオペランドを有することを算出する。そ
の後、この命令が第２図ｂに示す如く、主記憶装
置のアドレスＡに格納されているメモリオペラン
ドを読み出すロード命令（LD DISP（Ｉ×２））
と、第２図ｃに示す如く、読み出されたメモリオ
ペランドを主記憶装置のアドレスＢに格納するス
トア命令（ST（Ｉ×１））とであることを判別す
る。次に、それぞれの内部命令に分割して、実行
部５にロード命令（LD DISP（Ｉ×２））を供給
するとともに、ストア命令（ST（Ｉ×１））を供
給する。

実行部５は分割部３から供給される内部命令
を、パイプライン方式により実行処理するもので
ある。バス制御部７は、機械語命令の読み込み、
メモリオペランドの転送を行なうバスライン９の
制御を行ない、バスライン９を介してバス制御部
７に接続されている主記憶装置から機械語命令を
命令デコード１に供給するとともに、実行部５と
メモリオペランドデータの転送を行なうものであ
る。

第３図は実行部５の詳細な構成図である。実行
部５は、それぞれのメモリオペランドの実効アド
レスを算出する実効メモリオペランドアドレス算
出回路１０と、マイクロシーケンサ１７，ROM
１９，デコード２１とから構成されている。

実効メモリオペランドアドレス算出回路１０
は、汎用レジスタ１１と加算器１３とレジスタ１
５とを有している。汎用レジスタ１１は複数のレ
ジスタを有しており、それぞれのレジスタは、内
部命令のIXの領域で指定され、メモリオペラン
ドの実効アドレスの算出に用いられる情報が格納
されている。加算器１３は内部命令のIXの領域
で指定される汎用レジスタ１１の中の修飾レジス
タに格納されている情報と、内部命令のDISPの
領域の情報とを加算するものである。すなわち、
加算器１５は内部命令のIXの領域で指定される
修飾レジスタの内容と、内部命令のDISPの領域
の内容とを加算することにより、内部命令の実効
アドレスを算出するものである。レジスタ１５は
この加算器１５により算出された実効アドレスを
格納するものである。

マイクロシーケンサ１７は、それぞれの内部命
令に対応するマイクロ命令が格納されている
ROM１９のアドレスを、このマイクロ命令が格
納されているROM１９に供給するものである。
マイクロシーケンサ１７は、内部命令のOP領域
のオペレーシヨンナルコードに基づいて、それぞ
れの内部命令に対応するマイクロ命令が格納され
ているアドレスを、このマイクロ命令が格納され
ているROM１９に供給する。デコーダ２１はこ
のROM１９から読み出されたマイクロ命令を解
釈するものである。

以上説明したように、この実施例のプロセツサ
は構成されており、次にこの実施例の作用を説明
する。

複数のメモリオペランドを有する機械語による
命令がバスライン９からバス制御部７を介してデ
コード部１に供給されると、この複数のメモリオ
ペランドを有する機械語による命令は、デコード
部１により解釈されて内部命令に変換される。こ
の内部命令が例えば前述したPUSH DISP（Ｉ×
２）で表わされる２つのメモリオペランドを有す
るプツシユ命令である場合の処理を以下に説明す
る。

デコード部１により解釈されたプツシユ命令
は、分割部３に供給されて、このプツシユ命令
は、LD DISP（Ｉ×２）で表わされるロード命令
と、ST（Ｉ×２）で表わされるストア命令の１つ
のメモリオペランドを有する２つの内部命令に分
割される。

分割されたそれぞれの内部命令のうち、まずは
じめに、ロード命令が実行部５に供給されて実行
される。実行部５にロード命令（LD DISP（Ｉ×
２））が供給されて、このロード命令がパイプラ
インのステージＱ１にセツトされると、汎用レジ
スタ１１の中からロード命令のＩ×２の領域で指
定される修飾レジスタに格納されている内容が読
み出される。修飾レジスタから読み出された内容
は、ロード命令のDISPの領域の内容が加算器１
３により加算されて、ロード命令の実効アドレス
（アドレスＡ）が算出される。算出されたロード
命令の実効アドレス（アドレスＡ）はレジスタ１
５に格納される。

次に、ロード命令がパイプラインのステージＱ
２に移動して、このロード命令を実行処理するた
めに、ロード命令をこのロード命令に対応するマ
イクロ命令に変換すべく、マイクロ命令が格納さ
れているアドレスが、ロード命令のオペレーシヨ
ナルコードに基づいて、マイクロ命令が格納され
ているROM１９に供給される。このアドレスに
格納されているロード命令に対応するマイクロ命
令がROM１９から読み出され、読み出されたマ
イクロ命令はデコード２１により解釈される。そ
して、デコード２１により解釈されたマイクロ命
令により、主記憶装置のレジスタ１５に格納され
たロード命令の実効アドレス（アドレスＡ）か
ら、メモリオペランドが読み出される。

また、ロード命令がパイプラインのステージＱ
２にセツトされると同時に、ストア命令（ST（Ｉ
×１））はパイプラインのステージＱ１にセツト
される。ストア命令がパイプラインのステージＱ
１にセツトされると、汎用レジスタ１１の中から
ストア命令のＩ×１の領域で指定される修飾レジ
スタに格納されている内容、すなわち、ストア命
令の実効アドレス（アドレスＢ）が読み出され
て、レジスタ１５に格納される。

次に、ストア命令がパイプラインのステージＱ
２に移動して、このストア命令のオペレーシヨナ
ルコードにより、ロード命令と同様にしてROM
１９からストア命令に対応するマイクロ命令が読
み出される。このマイクロ命令により、主記憶装
置のアドレスＡからロード命令により読み出され
たメモリオペランドが、主記憶装置のレジスタ１
５に格納されたストア命令の実効アドレス（アド
レスＢ）に書き込まれる。

このように、プツシユ命令（PUSH DISP（Ｉ
×２））は、ロード命令（LD DISP（Ｉ×２））
と、ストア命令（ST （Ｉ×１））とに分割され
て、ロード命令の実行処理と、ストア命令の実効
アドレスの算出とが同時に行なわれることにな
る。したがつて、２つのメモリオペランドを有す
る命令は、２つの実効メモリオペランドアドレス
算出回路を有するプロセツサにおいては、第４図
Ａに示す如く、一方のメモリオペランドに対応す
る実効アドレス（アドレスＡ）の算出及び、他方
のメモリオペランドに対応する実効アドレス（ア
ドレスＢ）の算出（a1）と、アドレスＡからの
オペランドの読み出し(b)と、このオペランドのア
ドレスＢへの書き込み(c)との３クロツクの実行速
度で実行され、また、実効アドレスを１つの実効
メモリオペランドアドレス算出回路により順次算
出するプロセツサにおいては、第４図Ｂに示す如
く、アドレスＡの算出（a2）と、このアドレス
Ａからのオペランドの読み出し(b)と、アドレスＢ
の算出（a3）と、アドレスＡから読み出された
オペランドのアドレスＢへの書き込み(c)との４ク
ロツクの実行速度で実行されていたのに対して、
この実施例においては、１つの実効メモリオペラ
ンドアドレス算出回路で、第４図Ｃに示す如く、
アドレスＡからのオペランドの読み出し(b)と、ア
ドレスＢ（a3）の算出とを同時に行なうことによ
り３クロツクの実行速度を実現することができ
る。

［発明の効果］ 以上説明したように、この発明によれば、複数
のメモリオペランドを有する命令を１つのメモリ
オペランドを有する複数の内部命令に分割して、
それぞれの内部命令をパイプライン方式において
順次実行処理するようにしたので、メモリオペラ
ンドの実効アドレスの算出及び処理を同時に行な
うことが可能となり、実効アドレスを算出する回
路を複数用いることなく、複数のメモリオペラン
ドを有する命令の実行処理速度を向上させるプロ
セツサを提供することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係るプロセツト
の構成ブロツク図、第２図ａ〜第２図ｃは第１図
で用いられる命令フオーマツトの一例、第３図は
第１図の一部の詳細な構成ブロツク図、第４図Ａ
〜第４図Ｃはプロセツサのタイミング説明図であ
る。 図の主要な部分を表わす符号の説明、１…デコ
ード部、３…分割部、５…実行部、７…バス制御
部。

Claims (1)

1. 【特許請求の範囲】 １ 外部から供給される複数のメモリオペランド
   を有する命令を内部命令に変換するデコード手段
   と、 前記デコード手段によつて得られた内部命令を
   １つのメモリオペランドを有する複数の内部命令
   に分割する分割手段と、 実効アドレスを算出する１つの実効アドレス算
   出手段を備え、前記分割手段によつて分割された
   １つのメモリオペランドを有するそれぞれの内部
   命令の実効アドレスを前記実効アドレス算出手段
   によつて算出し、パイプライン方式により順次実
   行処理する実行手段と、 前記デコード手段及び実行手段と外部との情報
   の転送を制御するバス制御手段と を有することを特徴とするプロセツサ。