JPH036735A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は　スタック領域のデータ参照を高速化する機構
を持つデータ処理装置に関するものであも 従来の技術 プログラムによって動作するデータ処理装置の処理を高
速化するためにＣヨ　　サブルーチンが使用するデータ
への参照を高速化する必５．要があａ　これをソフトウ
ェアによって実現する手段のひとつとして、サブルーチ
ンが使用するデータをできるかぎり高速参照可能なレジ
スタに保持するという方法かあも　しかし　通常使用可
能なレジスタの数には制限があり、サブルーチンの実行
後に使用するデータを保持しているレジスタはサブルー
チン呼出し時に退避しなければならないという問題があ
ム　そこで、ハードウェアによって実現する手段の一つ
として、スタック領域のデータのみを格納し高速アクセ
ス可能な記憶手段を設けてサブルーチンが使用するデー
タをスタック領域に保持するという方法があも 従来のスタック領域のデータ参照を高速化する機構を持
つデータ処理装置としてζよ　例えば「エイ・エム２９
０００　３２−ビット　ストリームラインド　インスト
ラクション　プロセッサーユーザーズ　マニュアル」ア
ドバンスト　マイクロ　デイバイシズ　インコーホレー
テッド、　１９８８　　（ＡＤＶＡＮＣＥＤ　ＭＩＣＲ
ＯＤＥＶＩＣＥＳ、ＩＮＣ，、Ａｍ２９０００３２−Ｂ
ｉｔ　Ｓｔｒｅａｍｌｉｎｅｄ　Ｉｎ５ｔｒｕｃｔｉｏ
ｎ　ＰｒｏｃｅｓｓｏｒＵｓｅｒｓ　Ｍａｎｕａｌ、　
１９８８　）に示されていも　この従来のデータ処理装
置：よ　第１オペランドと第２オペランドを演算して第
３オペランドに格納する３オペランド形式の命令体系を
持板　スタック領域のデータをスタックポインタに格納
されたアドレスからの相対位置によって指定するたべ　
第１オペランド、第２オペランド、第３オペランドのそ
れぞれに対応する３個の相対位置指定部を命令語中に持
つ。

第７図はこの従来のデータ処理装置のブロック図を示す
ものであり、　１はデータ記憶半没１０１は命令語を格
納する命令レジスタ（図中ｒＩＲＪと記す）、　１０２
はスタックポインタ（図中「ＳＰ」と記す）、　１０３
は解読平成　１０４は演算半没　２０１．　２０２．　
２０３は加算器　２０４゜２０５、　２０６．　２０７
はパイプライン処理のためのレジスタ（図中「ＲＥＧ」
と記す）、　３０１゜３０２は演算手段１０４の大カバ
、（３０３は演算手段１０４の出力バスであも 以上のように構成された従来のデータ処理装置において
１よ　命令レジスタ１０１にスタック領域のデータを参
照する命令語が格納されると、解読手段１０３によって
命令語が解読されると同時へ加算器２０１．２０２．２
０３によってスタックポインタ１０２に格納されている
アドレスと命令語の第１オペランドの相対位置指定部　
第２オペランドの相対位置指定部　第３オペランドの相
対位置指定部のそれぞれの値が加算され　その出力がレ
ジスタ２０４．　２０５．　２０６に格納される。

次にデータ記憶手段１から第１オペランドと第２オペラ
ンドが読みだされてバス３０１，３０２に出力され　演
算手段１０４内部の入力レジスタに格納さると同時く　
レジスタ２０６に格納されていた第３オペランドのアド
レスがレジスタ２０７に転送されも　次に演算手段１０
４は命令語で指定された演算を実行してその結果を内部
の出力レジスタに格納すると同時へ　レジスタ２０７に
格納されていたアドレスがレジスタ２０８に転送され翫
　最後に　演算結果がバス３０３に出力されデータ記憶
手段１のレジスタ２０８の出力するアドレスに格納され
も 次に　スタック領域のデータを参照する命令が連続する
時の動作について説明する。この従来のデータ処理装置
（友　命令の解法　オペランドの読出Ｌ　演算の実イπ
　演算結果の格納の４ステージによって構成されたバイ
ブライン処理方式を採用しているたべ　その動作は第８
図に示すようになム　すなわ板　各ステージが並列に動
作するため実質的に１サイクルで命令を実行することが
できも　な耘　演算結果を次命令のオペランドとして読
みだす場合に（友　演算結果を直接次の演算の入力とす
るためのバイパス回路が使用されも次に　スタックポイ
ンタ１０２の内容を変更する命令を実行した直後にスタ
ック領域のデータを参照する命令を実行する時の動作を
説明すも　第９図はこの時のバイブライン動作を示すも
のであり、スタックポインタ１０２の変更が終了するま
でデータ記憶手段１のアドレス計算が実行できないた八
　３サイクルのアイドル時間が生じも発明が解決しよう
とする課題 サブルーチンで使用するデータをスタック領域に保持す
る場合（飄　例えは　森下巖「マイクロコンピュータの
ハードウェアＪ　Ｉ）９６１−７１に示されているよう
にスタックポインタとフレームポインタをペースレジス
タとしてスタック領域のデータへアクセスするという方
法がよく用いられる。またサブルーチンへのパラメータ
の引渡しやレジスタの一時的な待避にはスタックへのプ
ッシュ力（レジスタの復元にはスタックからのポツプが
実行され　その時にはスタックポインタの内容をパラメ
ータやレジスタのサイズだけデクリメントまたはインク
リメントする必要があム しかしながら上記のような構成で（友　フレームポイン
タをペースレジスタとしてサブルーチンの局所変数を高
速に参照することができないという課題を有してい九 また　サブルーチンの呼出し　復帰の前後ではスタック
ポインタの内容を変更するプッシュ、ポツプが連続して
バイブライン処理に多くのアイドル状態が発生し　実行
速度が低下するという課題も有してい九 また　サブルーチンは呼び出された直後に　局所変数領
域をスタック領域に確保するためへ　サブルーチンを呼
び出した側のフレームポインタをスタックにプッシュし
　現在のスタックポインタの内容をフレームポインタに
コピーし　スタックポインタに確保する局所変数領域の
サイズを減算するという処理をよく行い（例えは　モト
ローラ社製のマイクロコンピュータＭＣ６８０００では
ＬＩＮＫというｌ命令でこの処理を実行する）、この処
理のことを一般的にスタックフレームの形成と呼属　し
かしなが収　この処理もスタックポインタの更新を最後
に実行するた数　その直後にスタック領域のデータを参
照する命令を実行するとバイブライン処理にアイドル状
態が発生し　実行速度が低下するという課題も有してい
九請求項１記載の発明はかかる点に鑑へ　フレームポイ
ンタをペースレジスタとしてスタック領域のデータを高
速に参照でき、プッシュ、ポツプが連続しても実行速度
の低下をまねかないデータ処理装置を提供することを目
的とし　また請求項２記載の発明ζよ　さらにサブルー
チンのスタックフレーム形成を高速化することを目的と
すム課題を解決するための手段 請求項１記載の発明はスタックポインタと、フレームポ
インタと、少なくとも２個のデータの読み出しと１個の
データの書き込みを同時に行うデータ記憶手段と、前記
スタックポインタの内容変更を伴う命令を解読する解読
手段と、前記スタックポインタの示すアドレスが前記デ
ータ記憶手段のどの位置にマツピングされていすかを示
す第１のポインタと、前記フレームポインタの示すアド
レスが前記データ記憶手段のどの位置にマツピングされ
ているかを示す第２のポインタと、命令語中のメモリア
ドレス指定部の一部と前記第１のポインタに格納されて
いるデータを加算する第１の加算手段と、命令語中のメ
モリアドレス指定部の一部と前記第２のポインタに格納
されているデータを加算する第２の加算手段と、前記第
１のポインタに格納されているデータと予め決められた
定数を加算する第３の加算手段と、前記第１の加算手段
が出力する位置の前記データ記憶手段のデータを読みだ
す第１のデータ読出し手段と、前記第２の加算手段が出
力する位置の前記データ記憶手段のデータを読みだす第
２のデータ読出し手段と、前記第３の加算手段の出力を
前記第１のポインタに書き込む第１のポインタ更新手段
と、前記スタックポインタの示すアドレスの前記データ
記憶手段のマツピング位置を前記第１のポインタに書き
込む第２のポインタ更新手段と、前記フレームポインタ
の示すアドレスの前記データ記憶手段のマツピング位置
を前記第２のポインタに書き込む第３のポインタ更新手
段とを備えたデータ処理装置である。

請求項２記載の発明は特許請求の範囲第１項記載の手段
に加え　スタックフレーム形成命令を解読する解読手段
と、第１のポインタと命令語中のアドレス指定部に格納
されているデータと予め決められた定数とを加算する第
４の加算手段と、前記第４の加算手段の出力を前記第１
のポインタに書き込む第４のポインタ更新手段と、第２
の加算手段の出力を第２のポインタに書き込む第５のポ
インタ更新手段とを備えたデータ処理装置であも作　　
　用 請求項１記載の発明は前記した構成により、フレームポ
インタに命令語で指定された相対位置を加算したアドレ
スがデータ記憶手段のどの位置にマツピングするかを第
２の加算手段の出力によって決定し　フレームポインタ
をペースレジスタとしてスタック領域のデータを高速に
参照することができム　また　プツシ占　ポツプ命令を
実行した時には　実際のスタックポインタがデクリメン
トまたはインクリメントされる前に第３の加算手段の出
力を第１の更新手段によって第１のポインタに書き込へ
　その直後にスタックポインタを参照する命令が実行さ
れても更新された第１のポインタを使用し　パイプライ
ンにアイドル状態を生じることなく命令を実行できも また　請求項２記載の発明はさらに前記した構成により
、スタックフレーム形成命令が実行された時に１よ　第
４の加算手段の出力を第４の更新手段によって第１のポ
インタに書き込へ　第３の加算手段の出力を第５の更新
手段によって第２のポインタに書き込へ　その直後にス
タックポインタまたはフレームポインタを参照する命令
が実行されても更新された第１のポインタまたは第２の
ポインタを使用し　パイプライン処理にアイドル状態を
生じることなく命令を実行できも 実施例 第１図は請求項１記載の発明の一実施例におけるデータ
処理装置のブロック図を示すのもであム第１図において
、　１は２個のデータ読み出しと１個のデータ書き込み
を同時に実行できる３ボートのデータ記憶半没　１１は
第１のポインタ（図中ｒＰ　ＩＪと記す）、　１２は第
２のポインタ（図中「Ｐ２」と記す）、　２１．２２は
加算器　３１゜３２、　３３．　３４．　３５は選択器
　４１．４２は定数発生手Ｒ１０１は命令レジス久　１
０２はスタックポイン久　１０３は解読半没　１０４は
演算手段　１０５はフレームポインタ（図中「ＦＰ」と
記す）、　１０６は汎用レジスタ脈　１０７は予め決め
られた定数を加減算する加減算手段、２０４、　２０５
．　２０７．　２０８はパイプライン処理のためのレジ
ス久　３０１，３０２は演算手段１０４の大カバ″７．
，３０３は演算手段１０４の出力バスであも この第Ｉの実施例のデータ処理装置は　第１オペランド
と第２オペランドを演算して再び第２オペランドに格納
するという２オペランド方式の命令体系を持板　それぞ
れのオペランドに対して、スタックポインタからの相対
位置によってアドレスを指定するスタックポインタ相対
アドレッシングモードと、フレームポインタからの相対
位置によってアドレスを指定するフレームポインタ相対
アドレッシングモードを使用することができる。

まｆ、　　スタックポインタの内容を書き込むデータの
サイズだけデクリメントした後スタックポインタの示す
アドレスにデータを書き込むＰＵＳＨ命令とスタックポ
インタの示すアドレスからデータを読み出した後スタッ
クポインタの内容を読み出したデータのサイズだけイン
クリメントするＰＯＰ命令を持ち 鑞　第１の実施例においてはデータ記憶手段１の容量は
２５６バイトであり、　４バイト単位にダイレクトマツ
プ方式でデータを記憶しているた敷第１のポインタ１１
および第２のポインタ１２＋１それぞれスタックポイン
タおよびフレームポインタの下位から３ビツト目から８
ビツト目の値を通常保持する。

以上のように構成された第１の実施例のデータ処理装置
について、以下その動作を説明する。

まず、スタッポインタ相対アドレッシングモードで指定
された第１オペランドとフレームポインタ相対アドレッ
シングモードで指定された第２オペランドを演算してそ
の結果を第２オペランドに格納する命令を実行する時の
動作を説明する。まず、命令語が命令レジスタ１０１に
格納されると、解読手段１０３によって命令が解読され
ると同時へ　選択器３１は第】のポインタ１１の出力を
選択器　選択器３２は命令レジスタ１０１に格納された
命令ｌ吾の第１オペランドの相対位置指定部を選択し　
選択器３３は第２のポインタ１２の出力を選択し　選択
器３４は命令レジスタ１０１に格納された命令語の第２
オペランドの相対位置指定部を選択すム　加算器２１は
選択器３１と選択器３２の出力を加算することによって
データ記憶手段ｌの第１オペランドのアドレスを決定し
　そのアドレスがレジスタ２０４に格納され　加算器２
２は選択器３３と選択器３４の出力を加算することによ
ってデータ記憶手段１の第２オペランドのアドレスを決
定し　そのアドレスがレジスタ２０５に格納されも　次
へ　データ記憶手段１のレジスタ２０４が示すアドレス
とレジスタ２０５が示すアドレスのデータが読みだされ
てバス３０１、バス３０２に出力され　それぞれ演算手
段ｌ内部の入力レジスタに格納されると同時に艮　レジ
スタ２０５の内容がレジスタ２０７に転送されム次Ｉ、
、演算手段１０４で命令で指定された演算が実行され　
演算結果が演算手段ｌ内部の出力レジスタに格納される
と同時（ζ　レジスタ２０７の内容がレジスタ２０８に
転送される。最後に　演算結果がバス３０３に出力され
　データ記憶手段Ｉのレジスタ２０８が示すアドレスに
書き込まれも以上の処理はバイブライン処理方式によっ
て実行され　同様の命令が連続して実行される時のバイ
ブライン動作は第３図のようになる。

次に４バイト長の汎用レジスタの１つをスタックにプッ
シュする命令を実行する時の動作を説明する。ま哄　命
令語が命令レジスタ１０１に格納されると解読手段１０
３によって命令が解読されてプッシュするレジスタの番
号が汎用レジスタ群１０６に出力されると同時に　選択
器３３は第１のポインタ１１を選択し　選択器３４は定
数発生手段４２が出力する−４を選択し　選択器３５は
加算器２２の出力を選択すム　加算器２２は選択器３３
と選択器３４の出力を加算することによってデータ記憶
手段１の汎用レジスタをプッシュするアドレス（第１の
ポインタの示すアドレス−４）を決定し　そのアドレス
がレジスタ２０５と第１ポインタ１１に格納されも　こ
の時点で第１のポインタ１１は次命令のデータ記憶手段
ｌのアドレス計算に必要な値を保持することになり、次
命令がスタックポインタを参照する命令であってもバイ
ブライン動作にアイドル状態を生じることはな（−次に
　汎用レジスタ群１０６の命令で指定されたレジスタの
内容がバス３０１に出力され　演算手段１０４内部の人
力レジスタに格納されると同時に　レジスタ２０５の内
容がレジスタ２０７に転送され　スタックポインタ１０
２の内容が加減算手段１０７内部の入力レジスタに転送
される。

次に　演算手段１０４で内部の入力レジスタの内容が内
部の出力レジスタに転送されると同時へレジスタ２０７
の内容がレジスタ２０８に転送され　加減算手段１０７
では内部の入力レジスタに格納されたスタックポインタ
の内容から４が減算され　加減算手段１０７内部の出力
レジスタに格納されも　最後へ　指定された汎用レジス
タの内容がバス３０３に出力され　データ記憶手段１の
レジスタ２０８が示すアドレスに書き込まれると同時へ
　加減算手段１０７内部の出力レジスタの内容がスタッ
クポインタ１０２に書き込まれも以上の処理は同様にバ
イブライン処理方式によって実行さｈ　　ＰＵＳＨ命令
が連続して実行される時のパイプライン動作は第４図の
ようになム　な耘　第１の実施例では加減算手段１０７
を設けている力（加減算手段を設けなかった場合に（友
　演算手段１０４でスタックポインタの内容から４を減
算することによってＰＵＳＨ命令の実行には２サイクル
を必要とする力＜　　ＰＵＳＨ命令の直後にスタックポ
インタを参照する命令を実行する場合く　アイドル状態
が生じないという点は同じであ次に４バイト長の汎用レ
ジスタの１つをスタックからデータをポツプする命令を
実行する時の動作を説明する。まず−命令語が命令レジ
スタ１０１に格納されると命令解読手段１０３によって
命令が解読されてポツプされたデータを格納するレジス
タの番号が汎用レジスタ群１０６に出力されると同時番
ヘ　　選択器３１は第１のポインタ１１を選択し　選択
器３２は定数発生手段４１が出力する０を選択し　選択
器３３は第１のポインタ１１を選択し　選択器３４は定
数発生手段４２が出力する＋４を選択し　選択器３５は
加算器２２の出力を選択すム　加算器２１は選択器３１
と選択器３２の出力を加算することによってデータ記憶
手段１のポツプするアドレス（第１のポインタの示すア
ドレス）を決定し　そのアドレスがレジスタ２０４に格
納されも　加算器２２は選択器３３と選択器３４の出力
を加算することによってデータ記憶手段ｌのポツプ命令
実行後のスタックポインタが示すアドレス（第１のポイ
ンタの示すアドレス＋４）を決定し　そのアドレスが第
１ポインタ１１に格納されも　この時点で第１のポイン
タ１１は次命令のデータ記憶手段１のアドレス計算に必
要な値を保持することになり、次命令がスタックポイン
タを参照する命令であってもパイプライン動作にアイド
ル状態を生じることはな（−次へデータ記憶手段ｌのレ
ジスタ２０４が示すアドレスのデータが読みだされてバ
ス３０１に出力され演算手段１０４内部の入力レジスタ
に格納されると同時く　スタックポインタ１０２の内容
が加、減算手段１０７内部の入力レジスタに転送されム
次く　演算手段１０４で内部の入力レジスタの内容が内
部の出力レジスタに転送されると同時く加減算手段１０
７では内部のレジスタに格納されたスタックポインタの
内容に４が加算され　内部の出力レジスタに格納されも
　最後ベ　ポツプされたデータがバス３０３に出力され
　汎用レジスタ群１０８の指定されたレジスタに書き込
まれると同時へ　加減算手段１０７内部の出力レジスタ
の内容がスタックポインタ１０２に書き込まれム以上の
処理は同様にバイブライン処理方式によって実行さｈ　
　ＰＯＰ命令が連続して実行される時のパイプライン動
作は第５図のようになム　な抵第１の実施例では加減算
手段１０７を設けている力（加減算手段を設けなかった
場合に（友　演算手段１０４でスタックポインタの内容
に４を加算することによってＰＯＰ命令の実行には２サ
イクルを必要とする力＜、ＰＯＰ命令の直後にスタック
ポインタを参照する命令を実行する場合へ　アイドル状
態が生じないという点は同じであａただＬ　　ＰＵＳＨ
，ＰＯＰ命令以外の命令でスタックポインタやフレーム
ポインタを変更した直後にそれらを参照する命令を実行
した場合に（よスタックポインタ１０２またはフレーム
ポインタ１０５の更新と同時へ　第１のポインタ１１ま
たはす第２のポインタの更新を行なうたへ　従来と同様
にパイプライン動作にアイドル状態を生ずもしかしなが
ｆｉ　　ＰＵＳＨ，ＰＯＰ命令の実行頻度と比較すると
それらの命令の実行頻度は小さ（Ｘ。

また　スタックポインタ相対アドレツシングモードおよ
びフレームポインタ相対アドレッシングモード以外のア
ドレッシングモードでメモリ上のデータを参照する場合
（よ　演算手段１０４でアドレス計算を実行した後にそ
のアドレスのデータを読出すた八　実行に多くの時間を
必要とすも以上のように第１の実施例によれＩＬ　　第
２のポインタと命令語の一部を加算する手段を設けるこ
とにより、フレームポインタをペースレジスタとしてス
タック領域のデータを高速に参照することができ、第１
のポインタと予め決められた定数を加算する手段とその
出力を第１のポインタに書き込む手段を設けたことによ
り、　ＰＵＳＨ命令やＰＯＰ命令等のスタックポインタ
の変更を伴う命令を実行した直後に　スタックポインタ
を参照する命令をパイプライン処理にアイドル状態を生
ずることなく実行することができも な耘　第１の実施例において、第１の加算手段と第２の
加算手段と第３の加算手段を、　２個の選択器と１個の
定数発生手段と１個の加算器によって実現したカミ　選
択器を１個にして３人力加算器を使用するなど他の構成
により実現することもでき　る。

第２図は請求項２記載の発明の一実施例におけるデータ
処理装置のブロック図を示すのもであ４第２図において
、　２３は第３の加算器　４２は定数発生手段、　３６
は第６の選択ａ　　１０８はスタックポインタの内容と
予め決められた定数を加算する機能と、その加算結果と
命令語の一部を加算する機能を持つ加算手段　その他は
第１図と同じであム この第２の実施例のデータ処理装置１よ　第１の実施例
のデータ処理装置と同様の命令体系および命令を持板　
さらにフレームポインタをスタックにプッシュし　プッ
シュ後のスタックポインタの内容をフレームポインタに
コピーし　スタックポインタの内容を指定した値だけ加
算するという処理を１命令で行なう、スタックフレーム
形成命令を持つ。

以上のように構成された第２の実施例のデータ処理装置
について、以下その動作を説明すムスタックフレーム形
成命令が命令レジスタ１０１に格納されると、命令が解
読手段１０３によって解読されると同時に　選択器３３
は第１のポインタ１１を選択し　選択器３４は定数発生
手段４２が出力する−４を選択し　選択器３５は加算器
２３を選択し　選択器３６は加算器２２を選択し定数発
生手段４３は−４を出力すム　加算器２２は選択器３３
と選択器３４の出力を加算することによってデータ記憶
手段ｌのフレームポインタ１０５をプッシュするアドレ
ス（第１のポインタ４）を決定し　そのアドレスがレジ
スタ２０５と第２のポインタ１２に格納されも　この時
、加算器２３は第１のポインタの出力と命令レジスタＩ
０１に格納された命令語の局所変数領域を確保するため
の値（負数）を指定する部分と定数発生手段４３の出力
を加算し　その値が第１のポインタ１１に格納されも　
この時点で第１のポインタ１１と第２のポインタ１２は
次命令のデータ記憶手段ｌのアドレス計算に必要な値を
保持することになり、次命令がスタックポインタまたは
フレームポインタを参照する命令であってもバイブライ
ン処理にアイドル状態を生じることはな（℃　次にフレ
ームポインタ１０５の内容がバス３０１に出力されて演
算手段１０４内部の入力レジスタに格納され　スタック
ポインタ１０２の内容が加算手段１０８内部の人力レジ
スタに転送されると同時間レジスタ２０５の内容がレジ
スタ２０７に転送されも　次く　演算手段１０４で内部
の入力レジスタの内容が内部の出力レジスタに転送され
　加算手段１０８で（よ　内部の入力レジスタに格納さ
れたスタックポインタの内容に−４が加算されて内部の
第１の出力レジスタに格納されるとともに入力レジスタ
に格納されたスタックポインタの内容と−４と命令レジ
スタに格納された命令語の一部が加算されて内部の第２
の出力レジスタに格納されると同時に　レジスタ２０７
の内容がレジスタ２０８に転送されも　最後に　演算手
段１０４内部の出力レジスタに格納されたフレームポイ
ンタの内容がデータ記憶手段ｌのレジスタ２０８が示す
アドレスに書き込まれると同時に　加算手段１０８内部
の第１の出力レジスタの内容がフレームポインタ１０５
に書き込まれ　加算手段１０８内部の第２の出力レジス
タの内容がスタックポインタ１０２に書き込まれも　以
上の処理は同様にパイプライン処理方式によって実行さ
れ　スタックフレーム形成命令が実行された直後にスタ
ックポインタ相対アドレッシングモードで指定された第
１オペランドをフレームポインタ相対アドレッシングモ
ードで指定された第２オペランドを演算して第２オペラ
ンドに格納する命令を実行した時のパイプライン動作は
第６図のようになも　な抵第２の実施例では加算手段１
０８を設けている力交加算手段１０８を設けなかった場
合に（よ　演算手段１０４でスタックポインタの内容に
４を加算してフレームポインタに格納し　さらにその値
に命令語で指定された値を加算することによってスタッ
クフレーム形成命令の実行には３サイクルを必要とする
カミ　スタックフレーム形成命令の直後にスタックポイ
ンタやフレームポインタを参照する命令を実行する場合
へ　アイドル状態が生じないという点は同じである。

以上のように第２の実施例によれ（戴　第１のポインタ
と命令語の一部と予め決められた定数を加算する手段と
、第３の加算手段の出力を第２のポインタに書き込む手
段を設けたことにより、スタックフレーム形成命令を実
行した直後に　スタックポインタやフレームポインタを
参照する命令をパイプライン動作にアイドル状態を生じ
ることなく実行することができる。

発明の詳細 な説明したようへ　請求項１記載の発明によれは　サブ
ルーチンが使用するスタック領域のデータをフレームポ
インタをペースレジスタとして高速に参照することがで
き、ＰＵＳＨ命令やＰＯＰ命令等のスタックポインタの
更新を伴う命令を実行した直後く　スタックポインタを
参照する命令を実行してもパイプライン処理にアイドル
状態を生ずることがないた数　実行速度低下をまねが慣
　その実用的効果は太き（− また　請求項２記載の発明にょれＩＬ　　さらにスタッ
クフレーム形成命令を実行した直後へ　スタックポイン
タやフレームポインタを参照する命令を実行してもパイ
プライン処理にアイドル状態を生ずることがないた八　
実行速度低下をまねかず、その実用的効果は太き（−

【図面の簡単な説明】

第１図は請求項１記載の発明の一実施例におけるデータ
処理装置のブロックは　第２図は請求項２記載の発明の
一実施例におけるデータ処理装置のブロック医　第３＠
　第４＠　第５図は前記請求項！記載の発明の実施例に
おいて命令を実行した時のパイプライン動作図　第６図
は前記請求項２記載の発明の実施例において命令を実行
した時パイプライン動作図　第７図は従来のデータ処理
装置のブロック医　第８＠　第９図は従来のデータ処理
装置で命令を実行した時のパイプライン動作図であも ｌ・・・データ記憶半没　１１・・・第１のポイン久１
２・・・第２のポイン久　２１．　２２．　２３・・・
加算法　３１．　３２．　３３．　３４．　３５．　３
６・・・選択器　４１．　４２．　４３・・・定数発生
手ａ　　１０２・・・スタックポイン久　１０５−・・
フレームポインタ。

Claims (2)

【特許請求の範囲】
1. （１）スタックポインタと、スタック領域内のサブルー
   チンの局所変数領域のベースアドレスを示すフレームポ
   インタと、少なくとも２個のデータの読み出しと１個の
   データの書き込みを同時に行うデータ記憶手段と、前記
   スタックポインタの内容変更を伴う命令を解読する解読
   手段と、前記スタックポインタの示すアドレスが前記デ
   ータ記憶手段のどの位置にマッピングされているかを示
   す第１のポインタと、前記フレームポインタの示すアド
   レスが前記データ記憶手段のどの位置にマッピングされ
   ていすかを示す第２のポインタと、命令語中のメモリア
   ドレス指定部の一部と前記第１のポインタに格納されて
   いるデータを加算する第１の加算手段と、命令語中のメ
   モリアドレス指定部の一部と前記第２のポインタに格納
   されているデータを加算する第２の加算手段と、前記第
   １のポインタに格納されているデータと予め決められた
   定数を加算する第３の加算手段と、前記第１の加算手段
   が出力する位置の前記データ記憶手段のデータを読みだ
   す第１のデータ読出し手段と、前記第２の加算手段が出
   力する位置の前記データ記憶手段のデータを読みだす第
   ２のデータ読出し手段と、前記第３の加算手段の出力を
   前記第１のポインタに書き込む第１のポインタ更新手段
   と、前記スタックポインタの示すアドレスの前記データ
   記憶手段のマッピング位置を前記第１のポインタに書き
   込む第２のポインタ更新手段と、前記フレームポインタ
   の示すアドレスの前記データ記憶手段のマッピング位置
   を前記第２のポインタに書き込む第３のポインタ更新手
   段とを備え、予め決められた前記スタックポインタの内
   容変更を伴う命令が実行された時には前記第１のポイン
   タ更新手段によって第１のポインタの内容を更新し、そ
   の他の命令によって前記スタックポインタの内容が変更
   された時は前記第２のポインタ更新手段によって第１の
   ポインタの内容を更新し、前記フレームポインタを更新
   する命令が実行された時は前記第３のポインタ更新手段
   によって前記第２のポインタを更新することを特徴とす
   るデータ処理装置。
2. （２）サブルーチンが呼び出された時のフレームポイン
   タをスタックにプッシュし、その後のスタックポインタ
   の内容をフレームポインタにコピーし、サブルーチンの
   局所変数領域を確保するスタックフレーム形成命令を解
   読する解読手段と、第１のポインタと命令語中のアドレ
   ス指定部に格納されているデータと予め決められた定数
   とを加算する第４の加算手段と、前記第４の加算手段の
   出力を前記第１のポインタに書き込む第４のポインタ更
   新手段と、第２の加算手段の出力を第２のポインタに書
   き込む第５のポインタ更新手段とを備え、前記スタック
   フレーム形成命令が実行された時には、前記第４の更新
   手段によって前記第１のポインタの内容を変更し、前記
   第５のポインタ更新手段によって前記第２のポインタの
   内容を変更することを特徴とする請求項１記載のデータ
   処理装置。