JPH0577096B2 - - Google Patents
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- JPH0577096B2 JPH0577096B2 JP63121665A JP12166588A JPH0577096B2 JP H0577096 B2 JPH0577096 B2 JP H0577096B2 JP 63121665 A JP63121665 A JP 63121665A JP 12166588 A JP12166588 A JP 12166588A JP H0577096 B2 JPH0577096 B2 JP H0577096B2
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- register
- control signals
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- 238000000034 method Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 5
- 101100524516 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) RFA2 gene Proteins 0.000 description 2
- BINCGEGLXIMJFO-JQSLHUNDSA-N rfa-2 Chemical compound C1([C@H]2N[C@H](CC3(N=C4C=5C6=C7O[C@](C6=O)(C)O/C=C/[C@@H]([C@H]([C@@H](OC(C)=O)[C@@H](C)[C@@H](O)[C@H](C)[C@@H](O)[C@@H](C)\C=C\C=C(C)/C(=O)NC(=C4N3)C(=O)C=5C(O)=C7C)C)OC)C2)C=2C=CC(F)=CC=2)=CC=C(F)C=C1 BINCGEGLXIMJFO-JQSLHUNDSA-N 0.000 description 2
- 101100033865 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) RFA1 gene Proteins 0.000 description 1
- 101100524524 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) RFA3 gene Proteins 0.000 description 1
- 230000001627 detrimental effect Effects 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30076—Arrangements for executing specific machine instructions to perform miscellaneous control operations, e.g. NOP
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/14—Error detection or correction of the data by redundancy in operation
- G06F11/1402—Saving, restoring, recovering or retrying
- G06F11/1405—Saving, restoring, recovering or retrying at machine instruction level
- G06F11/141—Saving, restoring, recovering or retrying at machine instruction level for bus or memory accesses
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30098—Register arrangements
- G06F9/3012—Organisation of register space, e.g. banked or distributed register file
- G06F9/30134—Register stacks; shift registers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3861—Recovery, e.g. branch miss-prediction, exception handling
- G06F9/3863—Recovery, e.g. branch miss-prediction, exception handling using multiple copies of the architectural state, e.g. shadow registers
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Quality & Reliability (AREA)
- Executing Machine-Instructions (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、データ処理分野に関し、特に命令の
実行開始前に中央処理装置があつた状態に復帰さ
せるため部分的に実行されたソフトウエアのアン
ドウを行なう装置に関する。
実行開始前に中央処理装置があつた状態に復帰さ
せるため部分的に実行されたソフトウエアのアン
ドウを行なう装置に関する。
仮想メモリーのアドレス指定方式を用いるデー
タ処理システムにおいては、ソフトウエア命令に
よりアドレス指定されるオペランドが物理的メモ
リーに存在せず従つてソフトウエアのルーチンに
より物理的メモリーに読込まねばならないという
条件が、ソフトウエア命令の実行中に生じ得る。
前記ソフトウエア・ルーチンを実行できるように
するためには、その時のソフトウエア命令の実行
は、一旦不明のオペランドが物理的メモリー内に
持込まれた後これを再開することを許容するよう
に中断されねばならない。
タ処理システムにおいては、ソフトウエア命令に
よりアドレス指定されるオペランドが物理的メモ
リーに存在せず従つてソフトウエアのルーチンに
より物理的メモリーに読込まねばならないという
条件が、ソフトウエア命令の実行中に生じ得る。
前記ソフトウエア・ルーチンを実行できるように
するためには、その時のソフトウエア命令の実行
は、一旦不明のオペランドが物理的メモリー内に
持込まれた後これを再開することを許容するよう
に中断されねばならない。
システムの処理能力を改善するため、仮想メモ
リーのアドレスは、次のメモリー・サイクルの間
に使用できるように仮想メモリーへ転送された直
後に増分あるいは減分される。もしこのオペラン
ドが見出されなければ、不明のオペランドが見出
されて物理的メモリーに格納される時、前の仮想
メモリーのアドレスが再び構成されて使用されね
ばならない。このため、あるものは元の仮想アド
レスを格納しまた他のものは増分あるいは減分さ
れた仮想アドレスを格納する別のレジスタが必要
となろう。このことは、典型的には24または32ビ
ツトの大きなレジスタを代償として改善された処
理量を保証することになろう。
リーのアドレスは、次のメモリー・サイクルの間
に使用できるように仮想メモリーへ転送された直
後に増分あるいは減分される。もしこのオペラン
ドが見出されなければ、不明のオペランドが見出
されて物理的メモリーに格納される時、前の仮想
メモリーのアドレスが再び構成されて使用されね
ばならない。このため、あるものは元の仮想アド
レスを格納しまた他のものは増分あるいは減分さ
れた仮想アドレスを格納する別のレジスタが必要
となろう。このことは、典型的には24または32ビ
ツトの大きなレジスタを代償として改善された処
理量を保証することになろう。
無論、仮想アドレスの増分または減分に先立
ち、オペランドが物理的メモリーから読出される
まで待つことにしてもよい。この試みはまた、シ
ステムの性能に有害な衝撃を与えることにもなろ
う。
ち、オペランドが物理的メモリーから読出される
まで待つことにしてもよい。この試みはまた、シ
ステムの性能に有害な衝撃を与えることにもなろ
う。
別の試みは、フアームウエアによる排他的アン
ドウ（UNDO）操作を行なうことである。これ
もまた性能に対してマイナスの影響を及ぼすこと
になろう。
ドウ（UNDO）操作を行なうことである。これ
もまた性能に対してマイナスの影響を及ぼすこと
になろう。
（発明の目的）
従つて、本発明の目的は、ソフトウエア命令を
アンドウする改善された装置を提供して増大した
システム処理能力は依然として維持することにあ
る。
アンドウする改善された装置を提供して増大した
システム処理能力は依然として維持することにあ
る。
（発明の要約）
仮想メモリーのアドレス指定方式を用いるデー
タ処理システムにおいては、あるソフトウエア命
令が基底レジスタに格納されるべき仮想アドレス
を呼出す。基底レジスタに格納されたこの仮想ア
ドレスは、次のオペランドのアドレス指定のため
前のオペランドの読出しサイクルの間に増分ある
いは減分される。もしオペランドが物理的メモリ
ーに存在しなければ、基底レジスタの内容はその
元の値に復元される。
タ処理システムにおいては、あるソフトウエア命
令が基底レジスタに格納されるべき仮想アドレス
を呼出す。基底レジスタに格納されたこの仮想ア
ドレスは、次のオペランドのアドレス指定のため
前のオペランドの読出しサイクルの間に増分ある
いは減分される。もしオペランドが物理的メモリ
ーに存在しなければ、基底レジスタの内容はその
元の値に復元される。
これは、プツシユ−ポツプ（PUSH−POP）・
スタツクに、基底レジスタからの32ビツトの仮想
アドレスの下位の３ビツト、典型的にはレジス
タ・フアイルに格納される基底レジスタのアドレ
ス、および前記基底レジスタの内容が増分された
かあるいは減分されたかを示すビツトを格納する
ことにより行なわれる。ソフトウエア命令は３つ
までの記述子を含み得るため、先入れ先出し方式
におけるスタツクは、これら記述子を３つの場所
に収容することができる。
スタツクに、基底レジスタからの32ビツトの仮想
アドレスの下位の３ビツト、典型的にはレジス
タ・フアイルに格納される基底レジスタのアドレ
ス、および前記基底レジスタの内容が増分された
かあるいは減分されたかを示すビツトを格納する
ことにより行なわれる。ソフトウエア命令は３つ
までの記述子を含み得るため、先入れ先出し方式
におけるスタツクは、これら記述子を３つの場所
に収容することができる。
もし仮想アドレスがオペランドを見出さなけれ
ば、基底レジスタの内容は、仮想アドレスが減分
されることを要求したソフトウエア命令の実行中
に増分されねばならず、あるいはソフトウエア・
アドレスの実行が仮想アドレスが増分されること
を要求したならば減分されねばならない。
ば、基底レジスタの内容は、仮想アドレスが減分
されることを要求したソフトウエア命令の実行中
に増分されねばならず、あるいはソフトウエア・
アドレスの実行が仮想アドレスが増分されること
を要求したならば減分されねばならない。
ほとんどの場合、要求されることの全ては３つ
の仮想アドレス・ビツトを基底レジスタへ転送す
ることである。しかし、もし４番目の下位ビツト
位置から桁上げまたは借りが行なわれたならば、
そして仮想アドレスが増分されたならば、２進数
「１」が４番目の下位ビツトがその時残りの仮想
アドレスの下位ビツトである仮想アドレスから差
引かれなければならない。仮想アドレス・ビツト
が０乃至31であるとすれば、下位ビツト29，30，
31はプツシユ−ポツプ・スタツクに格納されて、
基底レジスタに再び格納されねばならない。この
２進数「１」は、ビツト０乃至28により指定され
る仮想アドレスの部分から差引かれる。
の仮想アドレス・ビツトを基底レジスタへ転送す
ることである。しかし、もし４番目の下位ビツト
位置から桁上げまたは借りが行なわれたならば、
そして仮想アドレスが増分されたならば、２進数
「１」が４番目の下位ビツトがその時残りの仮想
アドレスの下位ビツトである仮想アドレスから差
引かれなければならない。仮想アドレス・ビツト
が０乃至31であるとすれば、下位ビツト29，30，
31はプツシユ−ポツプ・スタツクに格納されて、
基底レジスタに再び格納されねばならない。この
２進数「１」は、ビツト０乃至28により指定され
る仮想アドレスの部分から差引かれる。
同様に、もし仮想アドレスが減分され仮想アド
レスのビツト28の位置から借りがあつたとすれ
ば、２進数「１」はビツト０乃至28により指定さ
れる仮想アドレスの部分へ加算される。
レスのビツト28の位置から借りがあつたとすれ
ば、２進数「１」はビツト０乃至28により指定さ
れる仮想アドレスの部分へ加算される。
ビツト28から桁上げまたは借りがあつたかどう
かの判定は、増分あるいは減分された下位の３ビ
ツトの値から仮想アドレスの元の３つの下位ビツ
トを差引くことである。もし桁上げが生じるなら
ば、基底レジスタの内容のビツト０乃至28は増分
操作のための調整を要求する。もし桁上げが生じ
なければ、基底レジスタの内容のビツト０乃至28
は減分操作への調整を要求する。
かの判定は、増分あるいは減分された下位の３ビ
ツトの値から仮想アドレスの元の３つの下位ビツ
トを差引くことである。もし桁上げが生じるなら
ば、基底レジスタの内容のビツト０乃至28は増分
操作のための調整を要求する。もし桁上げが生じ
なければ、基底レジスタの内容のビツト０乃至28
は減分操作への調整を要求する。
第１図は、選択された位置の基本的なオペレー
テイング・システム命令、商業計算命令および科
学計算命令のアンドウ部分を実行するデータ処理
システムの一部のブロツク図を示している。
テイング・システム命令、商業計算命令および科
学計算命令のアンドウ部分を実行するデータ処理
システムの一部のブロツク図を示している。
仮想メモリー管理装置（VMMU）３４、キヤ
ツシユ・メモリー３６および主記憶装置５０は全
て32ビツトのBPバス３２と接続されている。
ツシユ・メモリー３６および主記憶装置５０は全
て32ビツトのBPバス３２と接続されている。
VMMU３４は、実行される命令において記述
される仮想アドレスを主記憶装置５０の物理アド
レスに翻訳する。この仮想アドレスは、リング番
号、セグメント番号および変位を含む。これは、
VMMU３４に格納されたプロセスを見出して、
VMMU３４が物理アドレスをBPバス３２から
主記憶装置５０に対し、また直接VMMU３４か
らキヤツシユ３６に対して送出することを可能に
する。もし物理アドレスにより指定される場所が
オペランドを格納しなければ、ページまたはセグ
メントの誤りを示すVMMU割込み信号がフオー
マツト分岐装置２０へ与えられる。VMMU３４
およびキヤツシユ３６の操作は、本発明の理解の
目的のためには周知のものである。
される仮想アドレスを主記憶装置５０の物理アド
レスに翻訳する。この仮想アドレスは、リング番
号、セグメント番号および変位を含む。これは、
VMMU３４に格納されたプロセスを見出して、
VMMU３４が物理アドレスをBPバス３２から
主記憶装置５０に対し、また直接VMMU３４か
らキヤツシユ３６に対して送出することを可能に
する。もし物理アドレスにより指定される場所が
オペランドを格納しなければ、ページまたはセグ
メントの誤りを示すVMMU割込み信号がフオー
マツト分岐装置２０へ与えられる。VMMU３４
およびキヤツシユ３６の操作は、本発明の理解の
目的のためには周知のものである。
レジスタ・フアイル２は、64個の32ビツト・レ
ジスタを含む。レジスタ・フアイル２の多数のプ
ログラム・ビジブルなレジスタをロードして、
色々な命令により読出すことができる。
ジスタを含む。レジスタ・フアイル２の多数のプ
ログラム・ビジブルなレジスタをロードして、
色々な命令により読出すことができる。
７つのソフトウエア・ビジブルな汎用ワードの
オペランド・レジスタR1乃至R7があり、これら
は長さが16ビツトであり、汎用レジスタ、アキユ
ムレータあるいは指標レジスタとして作動するこ
とができる。７つのソフトウエア・ビジブルな32
ビジブルの２倍ワード・オペランド・レジスタ
K1乃至K7が汎用レジスタ、アキユムレータある
いは指標レジスタとして使用される。７つのソフ
トウエア・ビジブルな基底レジスタB1乃至B7
が、あるプロセスの仮想メモリーにおける命令、
データあるいは任意の場所を指示するアドレスの
様式化のための情報を格納している。また、多数
の他のレジスタが含まれている。
オペランド・レジスタR1乃至R7があり、これら
は長さが16ビツトであり、汎用レジスタ、アキユ
ムレータあるいは指標レジスタとして作動するこ
とができる。７つのソフトウエア・ビジブルな32
ビジブルの２倍ワード・オペランド・レジスタ
K1乃至K7が汎用レジスタ、アキユムレータある
いは指標レジスタとして使用される。７つのソフ
トウエア・ビジブルな基底レジスタB1乃至B7
が、あるプロセスの仮想メモリーにおける命令、
データあるいは任意の場所を指示するアドレスの
様式化のための情報を格納している。また、多数
の他のレジスタが含まれている。
レジスタ・フアイル２は、Ai入力ポートにお
ける32ビツトのBIバス３０、およびBi入力ポー
トにおけるシフタ８からオペランドを受取る。レ
ジスタ・フアイル２における場所から読出された
オペランドは、Ao出力ポートから32ビツトのＡ
バス４０へ、またBo出力ポートから32ビツトの
Ｂバス２８へ転送される。レジスタ・フアイル２
における各場所は、Ａアドレス信号またはＢアド
レス信号によりアドレス指定することができる。
Ao出力ポートは、レジスタ・フアイル２におけ
るある場所がＡアドレス信号によりアドレス指定
される時、読出し操作中に活動状態になる。類似
の、Bo出力ポートは、この場所がＢアドレス信
号によりアドレス指定される時活動状態になる。
ける32ビツトのBIバス３０、およびBi入力ポー
トにおけるシフタ８からオペランドを受取る。レ
ジスタ・フアイル２における場所から読出された
オペランドは、Ao出力ポートから32ビツトのＡ
バス４０へ、またBo出力ポートから32ビツトの
Ｂバス２８へ転送される。レジスタ・フアイル２
における各場所は、Ａアドレス信号またはＢアド
レス信号によりアドレス指定することができる。
Ao出力ポートは、レジスタ・フアイル２におけ
るある場所がＡアドレス信号によりアドレス指定
される時、読出し操作中に活動状態になる。類似
の、Bo出力ポートは、この場所がＢアドレス信
号によりアドレス指定される時活動状態になる。
２進演算論理装置（BALU）４は、それぞれ
A″オペランド入力ポートおよびB″オペランド入
力ポートにおいてＡバス４０およびＢバス２８か
ら32ビツトのオペランドを受取る。BALU４は、
32ビツトのA′オペランドをBIバス３０へ、また
32ビツトのB′オペランドをシフタ８へ与える。
BALU４は、種々のRDR信号により指定される
如きA″およびB″オペランドについて２進算術論
理演算を行なう。
A″オペランド入力ポートおよびB″オペランド入
力ポートにおいてＡバス４０およびＢバス２８か
ら32ビツトのオペランドを受取る。BALU４は、
32ビツトのA′オペランドをBIバス３０へ、また
32ビツトのB′オペランドをシフタ８へ与える。
BALU４は、種々のRDR信号により指定される
如きA″およびB″オペランドについて２進算術論
理演算を行なう。
先取り装置１８は、BPバス３２上でVMMU
３４またはキヤツシユ３６から次の命令および装
置１６内のデータを受取る。この命令はアセンブ
ルされ、次いでフオーマツト分岐装置２０へ送ら
れる。ここで、命令コードが復号され、多数の命
令コード信号RFが生成される。
３４またはキヤツシユ３６から次の命令および装
置１６内のデータを受取る。この命令はアセンブ
ルされ、次いでフオーマツト分岐装置２０へ送ら
れる。ここで、命令コードが復号され、多数の命
令コード信号RFが生成される。
制御ストア（ROS）３８がフオーマツト分岐
装置２０からアドレス信号を受取つてROS３８
の場所の内容を読出し、システムが命令を実行す
ることを許容する。各場所の内容は、更に104ビ
ツトのROSデータ・レジスタ３９に格納される。
RDR信号として識別されるこの104の出力信号の
組合せは、第１図の各装置へ与えられてアンドウ
操作を行なう。
装置２０からアドレス信号を受取つてROS３８
の場所の内容を読出し、システムが命令を実行す
ることを許容する。各場所の内容は、更に104ビ
ツトのROSデータ・レジスタ３９に格納される。
RDR信号として識別されるこの104の出力信号の
組合せは、第１図の各装置へ与えられてアンドウ
操作を行なう。
本発明の場合は、レジスタB1乃至B7における
基底アドレスあるいはレジスタR1乃至R7に格納
された指標値は、レジスタ・フアイル２、Ao出
力ポートおよびＡバス４０からBALU４のA″オ
ペランド入力ポートへ与えられることになる。こ
のBALU４は、基底レジスタまたは指標値を増
分もしくは減分して、この増分あるいは減分され
たアドレスまたは指標値をレジスタ・フアイル２
における同じレジスタに再び格納し、これからこ
れがBALU４を介してA′オペランド即ちポート、
BIバス３０および入力ポートへ読込まれる。
基底アドレスあるいはレジスタR1乃至R7に格納
された指標値は、レジスタ・フアイル２、Ao出
力ポートおよびＡバス４０からBALU４のA″オ
ペランド入力ポートへ与えられることになる。こ
のBALU４は、基底レジスタまたは指標値を増
分もしくは減分して、この増分あるいは減分され
たアドレスまたは指標値をレジスタ・フアイル２
における同じレジスタに再び格納し、これからこ
れがBALU４を介してA′オペランド即ちポート、
BIバス３０および入力ポートへ読込まれる。
Ｑレジスタ６およびシフタ８は、BALU４と
共に作動して、RDR信号の制御下で２進乗算お
よび除算を含む種々の算術演算および論理演算を
行なう。
共に作動して、RDR信号の制御下で２進乗算お
よび除算を含む種々の算術演算および論理演算を
行なう。
プツシユ−ポツプ・アンドウ・スタツク１０
は、それぞれ８ビツトの３つの場所と、スタツク
１０へ書込まれた同じ順序でこの３つの場所を読
出させる先入れ先出し（FIFO）論理ポインタと
を有する。第３図に示されるように、各場所にお
ける８ビツトは、レジスタ・フアイル２から読出
されたレジスタの内容の下位の３ビツトを含み、
１ビツトがBALU４がレジスタの内容を増分も
しくは減分したかを示し、４ビツトはレジスタを
識別する。
は、それぞれ８ビツトの３つの場所と、スタツク
１０へ書込まれた同じ順序でこの３つの場所を読
出させる先入れ先出し（FIFO）論理ポインタと
を有する。第３図に示されるように、各場所にお
ける８ビツトは、レジスタ・フアイル２から読出
されたレジスタの内容の下位の３ビツトを含み、
１ビツトがBALU４がレジスタの内容を増分も
しくは減分したかを示し、４ビツトはレジスタを
識別する。
もし実行中の命令が２ワードまたは３ワードの
命令であるならば、スタツク１０の２つの場所あ
るいは３つの場所がそれぞれ適当な情報を格納す
る。第１の記述子が第１のオペランドを見出し、
第２の記述子が第２のオペランドを見出し、第３
の記述子が第１と第２の記述子について行なわれ
た演算結果が格納される場所を与える商業命令を
実行する時、このことは特に重要となる。
命令であるならば、スタツク１０の２つの場所あ
るいは３つの場所がそれぞれ適当な情報を格納す
る。第１の記述子が第１のオペランドを見出し、
第２の記述子が第２のオペランドを見出し、第３
の記述子が第１と第２の記述子について行なわれ
た演算結果が格納される場所を与える商業命令を
実行する時、このことは特に重要となる。
多数の制御ビツト信号の復号である信号
SPLTRがスタツク１０をリセツトする。
SPLTRがスタツク１０をリセツトする。
Ｑレジスタ６が一定の16進数７を格納し、これ
はスタツク１０から読出された各ワードを処理す
る時１ビツトの位置ずつ右へシフトされる。
はスタツク１０から読出された各ワードを処理す
る時１ビツトの位置ずつ右へシフトされる。
もしある命令の実行中にフオーマツト分岐装置
２０がVMMU３４から要求されたオペランドが
セグメントまたはページにないことを示す割込み
信号を受取るならば、命令の実行は打切られ、ア
ンドウ操作が開始される。
２０がVMMU３４から要求されたオペランドが
セグメントまたはページにないことを示す割込み
信号を受取るならば、命令の実行は打切られ、ア
ンドウ操作が開始される。
（動作の説明）
第２図のレジスタ・ロード命令（LDR）を仮
定しよう。この命令は、アドレスのシラブル・ビ
ツト９乃至15により指定される主記憶装置５０の
有効アドレスの内容をビツト１乃至３により指定
されるＲレジスタに格納する。ビツト０が２進数
１ならば、命令があるアドレス・シラブル（AS）
を含むことを指示する。ビツト１乃至３が２進数
「０」でなければ、２倍オペランド命令を指示す
る。ビツト４乃至７は、16進数８の如き上位の命
令コード番号を指示する。ビツト８は、命令コー
ド番号の下位を２進数「０」として指示する。
定しよう。この命令は、アドレスのシラブル・ビ
ツト９乃至15により指定される主記憶装置５０の
有効アドレスの内容をビツト１乃至３により指定
されるＲレジスタに格納する。ビツト０が２進数
１ならば、命令があるアドレス・シラブル（AS）
を含むことを指示する。ビツト１乃至３が２進数
「０」でなければ、２倍オペランド命令を指示す
る。ビツト４乃至７は、16進数８の如き上位の命
令コード番号を指示する。ビツト８は、命令コー
ド番号の下位を２進数「０」として指示する。
アドレス・シラブルのビツト９乃至11が８進数
７ならば、ビツト13乃至15が、オペランドの場所
の主記憶装置のアドレスを格納する単一の基底レ
ジスタB1乃至B7を指示することを示す。
７ならば、ビツト13乃至15が、オペランドの場所
の主記憶装置のアドレスを格納する単一の基底レ
ジスタB1乃至B7を指示することを示す。
アドレス信号RFA0乃至RFA5はレジスタ・フ
アイル２に与えられ、この場所の内容を読出す。
信号RFA0，RFA1およびRFA2は選択された
RDR信号であり、信号RFA3乃至RFA5はLDR命
令ビツト13乃至15（RF信号）と等価である。アド
レス指定されたＢレジスタの内容はＡバス４０上
に現われ、BALU４のＡオペランド・ポートに
与えられる。BALU４においては、アドレスは
１だけ増分され、信号RFA0乃至RFA5により指
定される同じ場所におけるレジスタ・フアイル２
に再び格納される。もしこの時プツシユ信号が付
勢されるならば、アドレス指定されたＢレジスタ
の内容の下位の３ビツト29，30および31、Ａアド
レス信号RFA2乃至RFA5の下位の４ビツト、お
よびＢレジスタの内容が増分されたことを示すビ
ツトが、スタツク１０に格納される。また、この
サイクルの間、アドレス指定されたＢレジスタの
内容がVMMU３２に与えられて、主記憶装置５
０のアドレスを生成する。もしこのアドレス指定
された場所がメモリー５０またはキヤツシユ３６
のあるページのあるセグメントに存在しなけれ
ば、レジスタ・ロード命令の実行は、フオーマツ
ト分岐装置２０に与えられるVMMU割込み信号
により割込みされ、アドレス指定されたレジスタ
の内容はその元の値まで減分される。
アイル２に与えられ、この場所の内容を読出す。
信号RFA0，RFA1およびRFA2は選択された
RDR信号であり、信号RFA3乃至RFA5はLDR命
令ビツト13乃至15（RF信号）と等価である。アド
レス指定されたＢレジスタの内容はＡバス４０上
に現われ、BALU４のＡオペランド・ポートに
与えられる。BALU４においては、アドレスは
１だけ増分され、信号RFA0乃至RFA5により指
定される同じ場所におけるレジスタ・フアイル２
に再び格納される。もしこの時プツシユ信号が付
勢されるならば、アドレス指定されたＢレジスタ
の内容の下位の３ビツト29，30および31、Ａアド
レス信号RFA2乃至RFA5の下位の４ビツト、お
よびＢレジスタの内容が増分されたことを示すビ
ツトが、スタツク１０に格納される。また、この
サイクルの間、アドレス指定されたＢレジスタの
内容がVMMU３２に与えられて、主記憶装置５
０のアドレスを生成する。もしこのアドレス指定
された場所がメモリー５０またはキヤツシユ３６
のあるページのあるセグメントに存在しなけれ
ば、レジスタ・ロード命令の実行は、フオーマツ
ト分岐装置２０に与えられるVMMU割込み信号
により割込みされ、アドレス指定されたレジスタ
の内容はその元の値まで減分される。
スタツク１０は、アドレス指定されたＢレジス
タ１乃至７から読出される如き下位の３ビツト、
即ちビツト29乃至31を格納する。アドレス指定さ
れたＢレジスタの内容は、２進数「１」によつて
増分された。ここで、LDR位領域の実行に割込
みが生じたものとすれば、ポツプ操作が要求され
る。アドレス指定されたＢレジスタの内容は、元
の値へ減分されなければならない。ほとんどの場
合、スタツク１０からのビツト５乃至７（RA）
の転送、およびアドレス指定されたＢレジスタの
ビツト位置29乃至31へのこれらビツトの格納がこ
れを行なう。しかし、増分操作の間アドレス指定
されたＢレジスタのビツト位置28への桁上げが行
なわれた場合、ビツト０乃至28により表わされる
アドレス部分は減分されねばならない。
タ１乃至７から読出される如き下位の３ビツト、
即ちビツト29乃至31を格納する。アドレス指定さ
れたＢレジスタの内容は、２進数「１」によつて
増分された。ここで、LDR位領域の実行に割込
みが生じたものとすれば、ポツプ操作が要求され
る。アドレス指定されたＢレジスタの内容は、元
の値へ減分されなければならない。ほとんどの場
合、スタツク１０からのビツト５乃至７（RA）
の転送、およびアドレス指定されたＢレジスタの
ビツト位置29乃至31へのこれらビツトの格納がこ
れを行なう。しかし、増分操作の間アドレス指定
されたＢレジスタのビツト位置28への桁上げが行
なわれた場合、ビツト０乃至28により表わされる
アドレス部分は減分されねばならない。
LDR命令の結果、アドレス指定されたＢレジ
スタが増分されることになる。ある命令の操作
が、減分されるべきアドレス指定されたＢレジス
タの内容を呼出す。従つて、アンドウ操作はアド
レス指定されたＢレジスタの内容を増分し、これ
をその前の値へ復元する。
スタが増分されることになる。ある命令の操作
が、減分されるべきアドレス指定されたＢレジス
タの内容を呼出す。従つて、アンドウ操作はアド
レス指定されたＢレジスタの内容を増分し、これ
をその前の値へ復元する。
レジスタ・フアイル２におけるアドレス指定さ
れたＢレジスタの増分または減分は、第４図のフ
ローチヤートに関連して述べるフオームウエアに
よつて行なわれる。第５図は、種々の作業レジス
タの内容を示している。
れたＢレジスタの増分または減分は、第４図のフ
ローチヤートに関連して述べるフオームウエアに
よつて行なわれる。第５図は、種々の作業レジス
タの内容を示している。
ブロツクＡ０８はＱレジスタ６に一定の16進数
７を格納し、ビツトQ29，Q30およびQ31を２進
数１に強制する。この一定の16進数７は、Ｂバス
２８、BALU４およびシフタ８を介してＱレジ
スタ６へロードされる。
７を格納し、ビツトQ29，Q30およびQ31を２進
数１に強制する。この一定の16進数７は、Ｂバス
２８、BALU４およびシフタ８を介してＱレジ
スタ６へロードされる。
スタツク１０の３つの記憶場所は常に読出され
る。各読出しの後、Ｑレジスタ６の内容は１つの
位置だけシフトされ、下位のビツトQ31が２進数
「０」についてテストされてスタツク１０の３つ
の場所が読出されたことを示す。
る。各読出しの後、Ｑレジスタ６の内容は１つの
位置だけシフトされ、下位のビツトQ31が２進数
「０」についてテストされてスタツク１０の３つ
の場所が読出されたことを示す。
ブロツクＡ０９は、アドレス信号RFA0〜５に
より指定される場所のビツト位置０〜７に、レジ
スタフアイル２の作業レジスタAW５内の第１の
スタツク１０の場所の内容を格納する。これは第
５図に示される。また、Ｑレジスタ６の内容はシ
フト８により１ビツト場所だけ右にシフトされ
る。
より指定される場所のビツト位置０〜７に、レジ
スタフアイル２の作業レジスタAW５内の第１の
スタツク１０の場所の内容を格納する。これは第
５図に示される。また、Ｑレジスタ６の内容はシ
フト８により１ビツト場所だけ右にシフトされ
る。
ブロツクＡ０２は、マルチプレクサ（MUX）
５、BALU４、シフタ８を介してＢバスに対し
作業レジスタAW５の内容を読込み、作業レジス
タAW５に再び格納される。AW５は、第５図に
示されるように、ビツト０乃至７を作業レジスタ
AW５のビツト位置24乃至31へシフトした。この
ブロツクにおいては、作業レジスタAW５がアド
レス信号RFB0〜５によりアドレス指定されて、
レジスタ・フアイル２のＢポートを使用可能状態
にする。アドレス信号RFB0〜５は選択された
RFおよびRDR信号によつて生成された。
５、BALU４、シフタ８を介してＢバスに対し
作業レジスタAW５の内容を読込み、作業レジス
タAW５に再び格納される。AW５は、第５図に
示されるように、ビツト０乃至７を作業レジスタ
AW５のビツト位置24乃至31へシフトした。この
ブロツクにおいては、作業レジスタAW５がアド
レス信号RFB0〜５によりアドレス指定されて、
レジスタ・フアイル２のＢポートを使用可能状態
にする。アドレス信号RFB0〜５は選択された
RFおよびRDR信号によつて生成された。
ブロツクＡ０３は、作業レジスタAW４をRA
フイールドでロードする。これは、BALU４の
A″オペランド・ポートに与えられた作業レジス
タAW５の内容、およびBALU４のB″オペラン
ド・ポートに与えられた16進数７の論理和演算に
よつて行なわれる。その結果は、レジスタ・フア
イル２における作業レジスタAW４に格納され
る。
フイールドでロードする。これは、BALU４の
A″オペランド・ポートに与えられた作業レジス
タAW５の内容、およびBALU４のB″オペラン
ド・ポートに与えられた16進数７の論理和演算に
よつて行なわれる。その結果は、レジスタ・フア
イル２における作業レジスタAW４に格納され
る。
ブロツクＡ０４は、レジスタ・フアイル２のＢ
ポートからの作業レジスタAW５の内容をBALU
４のB″オペランド・ポートへ読込むことにより、
CT2カウンタ１２におけるスタツク１０の場所の
RFAフイールドをBALU４のB″オペランド・ポ
ートに格納して、シフタ８において結果を４ビツ
ト場所だけ右にシフトし、このシフトされた結果
RFAをカウンタ１２に格納する。
ポートからの作業レジスタAW５の内容をBALU
４のB″オペランド・ポートへ読込むことにより、
CT2カウンタ１２におけるスタツク１０の場所の
RFAフイールドをBALU４のB″オペランド・ポ
ートに格納して、シフタ８において結果を４ビツ
ト場所だけ右にシフトし、このシフトされた結果
RFAをカウンタ１２に格納する。
ブロツクＡ７８は、アドレス指定されたＢレジ
スタの内容および16進数７について論理和演算を
行ない、その結果をレジスタ・フアイル２の作業
レジスタAW３に格納する。Ｂレジスタは、
RFAアドレスを格納するCT2カウンタ１２の内
容によりアドレス指定される。作業レジスタAW
３は、アドレス指定されたＢレジスタの増分され
た内容の下位ビツトであるBoＸビツト29，30，
31を格納する。カウンタ１２におけるRFAアド
レスは、BALU４のA″オペランド・ポートにＢ
レジスタの内容を読込む。16進数７はＢバス２８
からB″オペランド・ポートに与えられ、３ビツ
トの論理和の結果は作業レジスタAW３に格納さ
れる。
スタの内容および16進数７について論理和演算を
行ない、その結果をレジスタ・フアイル２の作業
レジスタAW３に格納する。Ｂレジスタは、
RFAアドレスを格納するCT2カウンタ１２の内
容によりアドレス指定される。作業レジスタAW
３は、アドレス指定されたＢレジスタの増分され
た内容の下位ビツトであるBoＸビツト29，30，
31を格納する。カウンタ１２におけるRFAアド
レスは、BALU４のA″オペランド・ポートにＢ
レジスタの内容を読込む。16進数７はＢバス２８
からB″オペランド・ポートに与えられ、３ビツ
トの論理和の結果は作業レジスタAW３に格納さ
れる。
ブロツクＡ７９は、カウンタ１２の内容
（RFA）および16進数FFFFFFF8によりアドレ
ス指定されたＢレジスタの内容について論理和演
算を行なう。その結果のビツト０乃至28はＢレジ
スタに再び格納される。ビツト29，30，31は論理
値「０」となる。
（RFA）および16進数FFFFFFF8によりアドレ
ス指定されたＢレジスタの内容について論理和演
算を行なう。その結果のビツト０乃至28はＢレジ
スタに再び格納される。ビツト29，30，31は論理
値「０」となる。
ブロツクＡ７Ａは、16進数８を作業レジスタ
AW２に格納し、作業レジスタAW５からのＩお
よびRAフイールドのビツト28乃至31をカウンタ
１２に格納する。
AW２に格納し、作業レジスタAW５からのＩお
よびRAフイールドのビツト28乃至31をカウンタ
１２に格納する。
ブロツクＡ７Ｂは、作業レジスタAW４の内容
（RA）から作業レジスタAW３の内容（BoＸ）
を差引く。アドレス信号RFA0〜５は、場所AW
３およびBALU４のA″オペランド・ポートに与
えられる内容をアドレス指定する。同じサイクル
において、アドレス信号RFB0〜５が場所AW４
およびBALU４のB″オペランド・ポートに与え
られる内容をアドレス指定する。もしBoＸがRA
より大きくかつこれが論理値「１」におけるカウ
ンタ１２のビツト４で示される如き増分操作であ
るならば、桁上げは結果として生じない。
（RA）から作業レジスタAW３の内容（BoＸ）
を差引く。アドレス信号RFA0〜５は、場所AW
３およびBALU４のA″オペランド・ポートに与
えられる内容をアドレス指定する。同じサイクル
において、アドレス信号RFB0〜５が場所AW４
およびBALU４のB″オペランド・ポートに与え
られる内容をアドレス指定する。もしBoＸがRA
より大きくかつこれが論理値「１」におけるカウ
ンタ１２のビツト４で示される如き増分操作であ
るならば、桁上げは結果として生じない。
ブロツクＡ０Ｄにおいては、作業レジスタAW
５の内容がカウンタ１２に格納され、BALU４
の桁上げ信号はフオーマツト分岐装置２０に与え
られる。BoＸがRAより大きいため、ブロツクＡ
５Ｅにおいては、Ｂレジスタの内容は作動レジス
タAW４の内容でORされ、その結果はカウンタ
１２の内容RFAによりアドレス指定されるＲレ
ジスタに格納される。
５の内容がカウンタ１２に格納され、BALU４
の桁上げ信号はフオーマツト分岐装置２０に与え
られる。BoＸがRAより大きいため、ブロツクＡ
５Ｅにおいては、Ｂレジスタの内容は作動レジス
タAW４の内容でORされ、その結果はカウンタ
１２の内容RFAによりアドレス指定されるＲレ
ジスタに格納される。
増分操作において桁上げ信号が検出されるなら
ば、RAがBoＸより大きかつたことがテストされ
ることを示す。BoＸより大きなRAは、アドレス
指定されたＢレジスタのビツト28の位置に桁上げ
が生じたことを示し、次いでブロツクＡ５６にお
いて、作動レジスタAW２の内容がBALU４にお
けるアドレス指定されたＢレジスタのビツト０〜
28の内容から差引かれ、その結果がアドレス指定
されたＢレジスタに再び格納される。（これが２
進数「１」をビツト位置28から差引くことに注
意） 次いで、ブロツクＡ５Ｅにおいては、作業レジ
スタAW４の内容、即ちRAがBALU４において
アドレス指定されたＢレジスタの内容でORさ
れ、その結果である元のメモリーのアドレスが再
びアドレス指定されたＢレジスタに格納される。
ば、RAがBoＸより大きかつたことがテストされ
ることを示す。BoＸより大きなRAは、アドレス
指定されたＢレジスタのビツト28の位置に桁上げ
が生じたことを示し、次いでブロツクＡ５６にお
いて、作動レジスタAW２の内容がBALU４にお
けるアドレス指定されたＢレジスタのビツト０〜
28の内容から差引かれ、その結果がアドレス指定
されたＢレジスタに再び格納される。（これが２
進数「１」をビツト位置28から差引くことに注
意） 次いで、ブロツクＡ５Ｅにおいては、作業レジ
スタAW４の内容、即ちRAがBALU４において
アドレス指定されたＢレジスタの内容でORさ
れ、その結果である元のメモリーのアドレスが再
びアドレス指定されたＢレジスタに格納される。
もしブロツクＡ７Ｂにおいて、カウンタ１２の
「４ビツト」が減分操作を示すならば、BoＸが
RAより大きければ桁上げが生じることになる。
従つて、バツフアＡ０２において、作業レジスタ
AW２の内容がアドレス指定されたレジスタ内容
に加算される。（２進数「１」をビツト位置28に
加算） また、ブロツクＡ０６においては、レジスタ
AW４の内容即ちRAがアドレス指定されたＢレ
ジスタの内容でORされ、その結果である元のメ
モリーのアドレスが再びアドレス指定されたＢレ
ジスタに格納される。
「４ビツト」が減分操作を示すならば、BoＸが
RAより大きければ桁上げが生じることになる。
従つて、バツフアＡ０２において、作業レジスタ
AW２の内容がアドレス指定されたレジスタ内容
に加算される。（２進数「１」をビツト位置28に
加算） また、ブロツクＡ０６においては、レジスタ
AW４の内容即ちRAがアドレス指定されたＢレ
ジスタの内容でORされ、その結果である元のメ
モリーのアドレスが再びアドレス指定されたＢレ
ジスタに格納される。
両ブロツクＡ０６およびＡ５ＥがＱレジスタ６
のQ31ビツトをテストする。もしこのビツトが２
進数「０」でありこれがスタツク１０における第
３のエントリであることを示すならば、ブロツク
Ａ０１はアンドウ操作を終了し、フオームウエア
はバツクグラウンド・モードへ戻る。さもなけれ
ば、もしＱ３１が２進数「１」であつたとすれ
ば、フオームウエアはブロツクＡ０９へ分岐して
アンドウ操作を続行する。
のQ31ビツトをテストする。もしこのビツトが２
進数「０」でありこれがスタツク１０における第
３のエントリであることを示すならば、ブロツク
Ａ０１はアンドウ操作を終了し、フオームウエア
はバツクグラウンド・モードへ戻る。さもなけれ
ば、もしＱ３１が２進数「１」であつたとすれ
ば、フオームウエアはブロツクＡ０９へ分岐して
アンドウ操作を続行する。
もしこれが３つの記述子の命令でありかつ第１
と第２の両方のオペランドがメモリーから受取ら
れるも、その結果の第３のオペランドの場所がメ
モリーになかつたならば、命令は依然として打切
られることになり、前記の３つの基底レジスタが
その元の状態へ復帰される３つのオペランドの場
所を格納することに注意されたい。
と第２の両方のオペランドがメモリーから受取ら
れるも、その結果の第３のオペランドの場所がメ
モリーになかつたならば、命令は依然として打切
られることになり、前記の３つの基底レジスタが
その元の状態へ復帰される３つのオペランドの場
所を格納することに注意されたい。
本発明についてはその望ましい実施態様に関し
て本文に示し記述したが、当業者にはその形態お
よび細部における上記および他の変更が本発明の
主旨および範囲から逸脱することなく可能である
ことが理解されよう。
て本文に示し記述したが、当業者にはその形態お
よび細部における上記および他の変更が本発明の
主旨および範囲から逸脱することなく可能である
ことが理解されよう。
第１図はアンドウ操作を行なうロジツクのブロ
ツク図、第２図は典型的な仮想アドレス・ソフト
ウエア命令のフオーマツト、第３図はプツシユ−
ポツプ・スタツクにおける場所の内容を示す図、
第４図はアンドウ操作を実現するステツプを示す
フオームウエアのブロツク図、および第５図はレ
ジスタ・フアイルの種々のレジスタ内容を示す図
である。 ２……レジスタ・フアイル、４……２進演算論
理装置（BALU）、５……マルチプレクサ、６…
…Ｑレジスタ、８……シフタ、１０……プツシユ
−ポツプ（PUSH−POP）・アンドウ・スタツ
ク、１２……CT2カウンタ、１６……データ・イ
ン装置、２０……フオーマツト分岐装置、２８…
…Ｂバス、３０……BIバス、３２……BPバス、
３４……仮想メモリー管理装置（VMMU）、３
６……キヤツシユ・メモリー、３８……制御スト
ア（ROS）、３９……ROSデータ・レジスタ、４
０……Ａバス、５０……主記憶装置。
ツク図、第２図は典型的な仮想アドレス・ソフト
ウエア命令のフオーマツト、第３図はプツシユ−
ポツプ・スタツクにおける場所の内容を示す図、
第４図はアンドウ操作を実現するステツプを示す
フオームウエアのブロツク図、および第５図はレ
ジスタ・フアイルの種々のレジスタ内容を示す図
である。 ２……レジスタ・フアイル、４……２進演算論
理装置（BALU）、５……マルチプレクサ、６…
…Ｑレジスタ、８……シフタ、１０……プツシユ
−ポツプ（PUSH−POP）・アンドウ・スタツ
ク、１２……CT2カウンタ、１６……データ・イ
ン装置、２０……フオーマツト分岐装置、２８…
…Ｂバス、３０……BIバス、３２……BPバス、
３４……仮想メモリー管理装置（VMMU）、３
６……キヤツシユ・メモリー、３８……制御スト
ア（ROS）、３９……ROSデータ・レジスタ、４
０……Ａバス、５０……主記憶装置。
Claims (1)
- 【特許請求の範囲】 １ 命令によつて特定されたオペランドを処理す
るためのデータ処理システムにおいて、処理が打
切られた命令の実行を初期化する装置であつて、 前記命令によつて特定された、前記システムの
動作を制御するための制御信号のシーケンスを格
納する制御ストア手段を設け、該制御ストア手段
はアドレス入力として前記命令を受け取るように
接続されたアドレス入力と前記制御信号のシーケ
ンスを供給するための出力とを有し、前記命令の
実行を制御するための前記制御信号の第１のシー
ケンスを前記出力から供給するために前記命令に
よつてアドレスされ、 前記制御ストア手段の制御信号出力と接続され
たアドレス入力と、オペランドのメモリー・アド
レスを格納し受け取るためのデータ入力及びデー
タ出力とを有し、第１のオペランドに対する第１
のメモリー・アドレスを格納し供給するために前
記制御信号の第１のシーケンスの制御信号出力に
よつてアドレスされるレジスタ・フアイル手段を
設け、前記第１のメモリー・アドレスは第１の下
位部分と第１の上位部分とを有し、 前記レジスタ・フアイル手段のデータ出力と接
続されたデータ入力と、前記制御信号出力と接続
されたアドレス入力とを有し、前記第１のメモリ
ー・アドレスの前記第１の下位部分を格納するた
めに、前記第１のシーケンスの制御信号によつて
アドレスされるスタツク手段と、 前記レジスタ・フアイル手段のデータ出力と接
続されたアドレス入力を有し、前記メモリー・ア
ドレスを受取り、もし前記第１のオペランドが前
記メモリー手段に格納されていなければ、割込み
信号を生成するメモリー手段を設け、該割込み信
号は前記命令の処理が打切られたことを表し、 前記レジスタ・フアイル手段の前記データ出力
に接続されたデータ入力と、前記レジスタ・フア
イル手段の前記データ入力に接続されたデータ出
力と、前記制御信号出力に接続された制御入力と
を有する演算手段を設け、 該演算手段は、前記第１のシーケンスの前記制
御信号によつて制御されて前記メモリー・アドレ
スを受け取り、該第１のメモリー・アドレスを前
記制御信号によつて制御された時増分または減分
して前記メモリー手段に格納された第２のオペラ
ンドの第２のメモリー・アドレスを生成し、該第
２のメモリー・アドレスは第２の下位部分と第２
の上位部分とを有し、 前記レジスタ・フアイル手段は、前記制御信号
の前記第１のシーケンスの前記制御信号出力によ
つてアドレスされて前記第１のメモリー・アドレ
スの格納場所に前記第２のメモリー・アドレスを
格納し、 前記制御ストア手段は、前記割込み信号を受け
取るために前記メモリー手段に接続されたアドレ
ス入力を有し、割込み信号によつてアドレスされ
て制御信号の第２のシーケンスを供給し、 前記演算手段のデータ入力は更に、前記スタツ
ク手段のデータ出力に接続され、前記スタツク手
段と前記レジスタ・フアイル手段は前記第２のシ
ーケンスの前記制御信号によつてアドレスされて
夫々前記第１の下位部分と前記第２のメモリー・
アドレスからの第２の下位部分を前記演算手段の
前記データ入力に供給し、前記演算手段は前記制
御信号の第２のシーケンスの制御信号によつて制
御されて前記第１の下位部分と第２の下位部分と
を受け取つて、それらの大小関係に従つて異なつ
た状態を有する桁上げ信号を生成し、 前記制御ストア手段は、前記桁上げ信号を受け
取るように接続されたアドレス入力を有し、該桁
上げ信号によつてアドレスされて制御信号の第３
のシーケンスを供給し、 前記レジスタ・フアイル手段は、前記制御信号
の第３のシーケンスによつてアドレスされて、前
記レジスタ・フアイル手段における前記第２のメ
モリー・アドレスを前記第１のメモリー・アドレ
スにより置換する ことを特徴とする装置。 ２ 前記レジスタ・フアイル手段が、 基底レジスタをアドレス指定するためのアドレ
ス指定手段と、複数の作業レジスタとを含み、該
基底レジスタは更に前記第１のメモリー・アドレ
スと前記第２のメモリー・アドレスとを格納する
ことを特徴とする請求項１記載の装置。 ３ 前記スタツク手段が、 複数の記憶場所を有する先入れ先出しスタツク
を含み、該記憶場所の各々は、前記第１の下位部
分と、前記基底レジスタの記憶場所を指定するア
ドレス指定ビツトと、前記第１のメモリー・アド
レスが前記第２のメモリー・アドレスを生成する
ため増分されたか減分されたかを特定する標識ビ
ツトとを格納することを特徴とする請求項２記載
の装置。 ４ 前記演算手段が、 前記制御信号入力によつて制御されて前記第１
の下位部分から前記第２の下位部分を差引いて、
もし前記第１の下位部分が前記第２の下位部分よ
りも大きな値を有するならば第１の状態を有し、
もし前記第１の下位部分が前記第２の下位部分よ
り小さな値を有するならば第２の状態を有する前
記桁上げ信号を生成する手段を含むことを特徴と
する請求項３記載の装置。 ５ 前記制御ストア手段が前記桁上げ信号と前記
標識ビツトを受け取るように接続されたアドレス
入力を有し、前記第１の状態の前記桁上げ信号
と、前記第２のメモリー・アドレスを生成するた
めに前記第１のメモリー・アドレスが増分された
ことを特定する状態の前記標識ビツトによつてア
ドレスされて、前記制御信号の第３のシーケンス
を供給し、 前記演算手段が、前記制御信号の前記第３のシ
ーケンスの制御信号によつて制御され、前記基底
レジスタが前記第３のシーケンスの前記制御信号
によつてアドレスされて前記基底レジスタにおけ
る前記第２のメモリー・アドレスの第２の上位部
分から予め定めた数を差引き、前記基底レジスタ
における第１のメモリー・アドレスの第１の上位
部分を生成することを特徴とする請求項４記載の
装置。 ６ 前記スタツク手段および前記レジスタ・フア
イル手段が、前記制御信号の第３のシーケンスの
制御信号によつてアドレスされて、前記スタツク
手段から前記第１の下位部分を前記基底レジスタ
の下位部分へ転送することを特徴とする請求項５
記載の装置。 ７ 前記制御ストア手段が第２の状態における前
記桁上げ信号と、前記第２のメモリー・アドレス
を生成するために前記第１のメモリー・アドレス
が増分されたことを特定する状態の前記標識ビツ
トとによつてアドレスされて前記制御信号の前記
第３のシーケンスを供給し、 前記スタツク手段および前記レジスタ・フアイ
ル手段が、前記制御信号の第３のシーケンスの前
記制御信号によつてアドレスされて、前記第１の
下位部分を前記基底レジスタの下位部分へ転送す
ることを特徴とする請求項４記載の装置。 ８ 前記制御ストア手段が前記第１の状態におけ
る前記桁上げ信号と、前記第２のメモリー・アド
レスを生成するために前記第１のメモリー・アド
レスが減分されたことを特定する状態の前記標識
ビツトとによつてアドレスされて前記制御信号の
前記第３のシーケンスを供給し、 前記スタツク手段および前記レジスタ・フアイ
ル手段が、前記制御信号の第３のシーケンスの前
記制御信号によつてアドレスされて、前記第１の
下位部分を前記基底レジスタの下位部分へ転送す
ることを特徴とする請求項４記載の装置。 ９ 前記制御ストア手段が前記第２の状態におけ
る前記桁上げ信号と、前記第２のメモリー・アド
レスを生成するために前記第１のメモリー・アド
レスが減分されたことを特定する状態の前記標識
ビツトとによつてアドレスされて前記制御信号の
前記第３のシーケンスを供給し、 前記演算手段は、前記制御信号の第３のシーケ
ンスの前記制御信号によつて制御されて、予め定
めた数を第２の上位部分に加算して第１の上位部
分を生成することを特徴とする請求項４記載の装
置。 １０ 処理が打切られた命令の実行の初期化（ア
ンドウ操作）を行なう方法において、 Ａ 基底レジスタのアドレスと、該基底レジスタ
に格納された第１のアドレスの下位部分と、増
分または減分操作を示すビツトとを先入れ先出
しスタツクに格納し、前記ビツトの状態に従つ
て前記基底レジスタの内容について増分または
減分操作を行なつて第２のアドレスを生成し、 Ｂ 割込み信号についてテストして、アンドウ操
作へ分岐し、 Ｃ 前記第２のアドレスの下位部分を前記第１の
アドレスの下位部分から差引き、 Ｄ 桁上げをテストし、 Ｅ もし前記ビツトが増分操作を示しかつ桁上げ
があつたことを示すならば、16進数８を基底レ
ジスタの内容から差引き、 Ｆ もし前記ビツトが減分操作を示しかつ桁上げ
がなかつたことを示すならば、16進数８を基底
レジスタの内容に加算し、 Ｇ 前記第１のアドレスの下位部分を前記基底レ
ジスタに格納することにより、該基底レジスタ
の元の内容を復元する ステツプからなることを特徴とする方法。 １１ データ処理装置において、命令の実行が割
り込まれ、その後命令のアドレスが第１の予め決
められた大きさで変更され、変更されたアドレス
が第１のレジスタに記憶されているとき、命令の
初期化をする方法であつて、 Ａ 前記命令のアドレスの下位部分を前記変更と
同時に第２のレジスタに記憶し、 Ｂ 前記割り込みの後に、前記下位部分を前記第
２のレジスタから、前記変更された命令のアド
レスの下位部分を前記第１のレジスタから取り
出し、該両下位部分において減算処理を実行
し、 Ｃ 前記減算処理の結果としてキヤリーが起こつ
たかどうかを決定するテストを実行し、 Ｄ 前記テストで特定の結果が決定されたとき、
前記変更された命令のアドレス上位部分を第２
の予め決められた大きさで変更し、 Ｅ 前記変更された命令のアドレスの上位部分と
前記第２のレジスタに保持された命令のアドレ
スの下位部分を結合する、 ことを特徴とする方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/052,108 US4901222A (en) | 1987-05-19 | 1987-05-19 | Method and apparatus for backing out of a software instruction after execution has begun |
Publications (2)
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|---|---|
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| JPH0577096B2 true JPH0577096B2 (ja) | 1993-10-26 |
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Family Applications (1)
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|---|---|---|---|---|
| KR101640101B1 (ko) * | 2015-03-19 | 2016-07-18 | 한국단자공업 주식회사 | 커넥터용 와이어커버 |
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1988
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- 1988-05-19 KR KR1019880005832A patent/KR930003399B1/ko not_active IP Right Cessation
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