JPH0683582A - データ演算装置 - Google Patents
データ演算装置Info
- Publication number
- JPH0683582A JPH0683582A JP4255900A JP25590092A JPH0683582A JP H0683582 A JPH0683582 A JP H0683582A JP 4255900 A JP4255900 A JP 4255900A JP 25590092 A JP25590092 A JP 25590092A JP H0683582 A JPH0683582 A JP H0683582A
- Authority
- JP
- Japan
- Prior art keywords
- data
- word
- arithmetic
- carry
- arithmetic operation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
- G06F7/575—Basic arithmetic logic units, i.e. devices selectable to perform either addition, subtraction or one of several logical operations, using, at least partially, the same circuitry
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/3804—Details
- G06F2207/3808—Details concerning the type of numbers or the way they are handled
- G06F2207/3812—Devices capable of handling different types of numbers
- G06F2207/382—Reconfigurable for different fixed word lengths
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/3804—Details
- G06F2207/386—Special constructional features
- G06F2207/3884—Pipelining
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】
【目的】 １ワード長より長いデータを２つの演算ユニ
ットに分割して演算することにより、ハードウェアのコ
スト低減および処理の高速化を図る。 【構成】 １ワード長のデータを処理する演算部５で下
位ワードの演算を行い、１ワード長を超える部分のデー
タをＩＮＣ／ＤＥＣ６で演算する。下位ワードの演算の
結果、演算部５から出力される桁上がり信号あるいは桁
下がり信号を信号線１１を介してＩＮＣ／ＤＥＣ６に入
力し、インクリメントするかデクリメントするか、ある
いは演算しないかを選択する。
ットに分割して演算することにより、ハードウェアのコ
スト低減および処理の高速化を図る。 【構成】 １ワード長のデータを処理する演算部５で下
位ワードの演算を行い、１ワード長を超える部分のデー
タをＩＮＣ／ＤＥＣ６で演算する。下位ワードの演算の
結果、演算部５から出力される桁上がり信号あるいは桁
下がり信号を信号線１１を介してＩＮＣ／ＤＥＣ６に入
力し、インクリメントするかデクリメントするか、ある
いは演算しないかを選択する。
Description
【０００１】
【産業上の利用分野】本発明は、情報処理装置において
データを演算する演算装置に関し、特に１ワード長を超
えたデータを演算するデータ演算装置に関する。
データを演算する演算装置に関し、特に１ワード長を超
えたデータを演算するデータ演算装置に関する。
【０００２】
【従来の技術】コンピュータでデータを演算する場合、
基本単位として“ワード”単位で処理することが多い。
例えば、１ワードが１６ビットである１６ビット・コン
ピュータにおいては、演算部、データバス、記憶部など
はすべて１６ビットを単位として構成されている。
基本単位として“ワード”単位で処理することが多い。
例えば、１ワードが１６ビットである１６ビット・コン
ピュータにおいては、演算部、データバス、記憶部など
はすべて１６ビットを単位として構成されている。
【０００３】従来の装置の一般的な演算動作について図
２を用いて説明する。演算を行うには、まず演算すべき
データを記憶部４から読み出し、データバス１０を介し
てテンポラリ・レジスタ１および２にデータをセットす
る。２つのテンポラリ・レジスタ１，２にデータをセッ
トすると演算部５で所定の演算を行い、演算結果をテン
ポラリ・レジスタ３に格納する。次いで、テンポラリ・
レジスタ３の値をデータバス１０を介して記憶部４に書
き戻すことによって処理を終了する。
２を用いて説明する。演算を行うには、まず演算すべき
データを記憶部４から読み出し、データバス１０を介し
てテンポラリ・レジスタ１および２にデータをセットす
る。２つのテンポラリ・レジスタ１，２にデータをセッ
トすると演算部５で所定の演算を行い、演算結果をテン
ポラリ・レジスタ３に格納する。次いで、テンポラリ・
レジスタ３の値をデータバス１０を介して記憶部４に書
き戻すことによって処理を終了する。
【０００４】図２では、いわゆる汎用レジスタは記憶部
４に含まれているため、演算を開始する前に一旦テンポ
ラリ・レジスタ１あるいは２にデータを転送する必要が
あるが、テンポラリ・レジスタを廃し、２つのデータを
同時に供給できるようにした記憶部を演算部に直接接続
し、ダイレクトにレジスタ間演算を実行できるようにし
たデータ演算装置も開発されている。いずれにしても、
ハードウェア的にはワード長が固定されるので、１ワー
ドを超えるデータを処理する場合には、次の２つの方法
で実現されていた。
４に含まれているため、演算を開始する前に一旦テンポ
ラリ・レジスタ１あるいは２にデータを転送する必要が
あるが、テンポラリ・レジスタを廃し、２つのデータを
同時に供給できるようにした記憶部を演算部に直接接続
し、ダイレクトにレジスタ間演算を実行できるようにし
たデータ演算装置も開発されている。いずれにしても、
ハードウェア的にはワード長が固定されるので、１ワー
ドを超えるデータを処理する場合には、次の２つの方法
で実現されていた。
【０００５】第１の方法は、演算部、データバスなどの
ハードウェアは１ワード長を単位として構成し、ソフト
ウェアで２ワード長以上のデータを処理する方法であ
る。たとえば、図３（ａ）は２ワード長のインクリメン
ト／デクリメントを行う場合のフローチャートである
が、この図に示すように、下位ワードをまず演算し、下
位ワードからの桁上がりあるいは桁下がりがあれば上位
ワードを補正するという方法である。
ハードウェアは１ワード長を単位として構成し、ソフト
ウェアで２ワード長以上のデータを処理する方法であ
る。たとえば、図３（ａ）は２ワード長のインクリメン
ト／デクリメントを行う場合のフローチャートである
が、この図に示すように、下位ワードをまず演算し、下
位ワードからの桁上がりあるいは桁下がりがあれば上位
ワードを補正するという方法である。
【０００６】この方法はほとんどのコンピュータで実現
されている方法である。加減算などの２項演算を行う場
合にも同様であり、まず下位ワードと上位ワードをそれ
ぞれ別に演算し下位ワードからの桁上がりなどに応じて
上位ワードを補正することによって実現されている。
されている方法である。加減算などの２項演算を行う場
合にも同様であり、まず下位ワードと上位ワードをそれ
ぞれ別に演算し下位ワードからの桁上がりなどに応じて
上位ワードを補正することによって実現されている。
【０００７】第２の方法は、処理すべき最大のワード長
にあわせてハードウェアを設計することである。すなわ
ち３２ビット処理が最大であれば、３２ビットの演算
部、データバス、記憶部を用意するのである。しかしな
がら、現実的には１ワード長はターゲットとする応用を
考慮しコスト・パフォーマンスが最適となるワード長を
選択することになり、例外となる応用に関しては上記に
示したソフトウェア手法を用いることが多い。
にあわせてハードウェアを設計することである。すなわ
ち３２ビット処理が最大であれば、３２ビットの演算
部、データバス、記憶部を用意するのである。しかしな
がら、現実的には１ワード長はターゲットとする応用を
考慮しコスト・パフォーマンスが最適となるワード長を
選択することになり、例外となる応用に関しては上記に
示したソフトウェア手法を用いることが多い。
【０００８】
【発明が解決しようとする課題】従来の方法は、汎用性
を考慮して設計されたものであるが、それぞれ次のよう
な欠点があった。
を考慮して設計されたものであるが、それぞれ次のよう
な欠点があった。
【０００９】まずソフトウェアによる方法は、安価な方
法ではあるがハードウェアによる方法に比べて非常に低
速である。図３（ａ）の各処理はそれぞれ１サイクルで
実行されるので、最悪ケースで６サイクルを要する。ハ
ードウェアで実現した場合は１サイクルで処理できるの
で、処理時間は６倍に達する。
法ではあるがハードウェアによる方法に比べて非常に低
速である。図３（ａ）の各処理はそれぞれ１サイクルで
実行されるので、最悪ケースで６サイクルを要する。ハ
ードウェアで実現した場合は１サイクルで処理できるの
で、処理時間は６倍に達する。
【００１０】一方、ハードウェアによる方法は性能は高
いが、コストがかかる。さらに、演算器で処理するデー
タ長が長くなるので、演算過程における下位ビットから
上位ビットへの桁上がりや桁下がりの信号伝播がクリテ
ィカル・パスとなり、この演算器を含む装置全体の動作
速度の高速化が困難になるという欠点もある。
いが、コストがかかる。さらに、演算器で処理するデー
タ長が長くなるので、演算過程における下位ビットから
上位ビットへの桁上がりや桁下がりの信号伝播がクリテ
ィカル・パスとなり、この演算器を含む装置全体の動作
速度の高速化が困難になるという欠点もある。
【００１１】ところで、コンピュータで演算される処理
は大きくオペランド・アドレス計算とデータ演算の２種
類に分けられる。オペランド・アドレス計算は、処理す
べきデータが格納されている記憶装置のアドレスを計算
するもので、アクセスするアドレス空間の大きさによっ
て処理すべきビット長が決まる。一方、データ処理はデ
ータとしてどのぐらいのダイナミック・レンジの値を扱
うかによって処理すべきビット長が決まる。最近の応用
では、データ演算は１６ビット長で十分であっても、ア
ドレス空間が６４Ｋバイトを超えるようになってきてお
り、オペランド・アドレス計算は２４ビット長ないし３
２ビット長で行う必要がでてきた。
は大きくオペランド・アドレス計算とデータ演算の２種
類に分けられる。オペランド・アドレス計算は、処理す
べきデータが格納されている記憶装置のアドレスを計算
するもので、アクセスするアドレス空間の大きさによっ
て処理すべきビット長が決まる。一方、データ処理はデ
ータとしてどのぐらいのダイナミック・レンジの値を扱
うかによって処理すべきビット長が決まる。最近の応用
では、データ演算は１６ビット長で十分であっても、ア
ドレス空間が６４Ｋバイトを超えるようになってきてお
り、オペランド・アドレス計算は２４ビット長ないし３
２ビット長で行う必要がでてきた。
【００１２】このように、データ演算とオペランド・ア
ドレス計算を別々のものとしてとらえると、両者の演算
が必ずしも同じ種類である必要はなくなる。ビット長と
同様に必要最小限の演算を実現できればよい。データ演
算は四則演算や論理演算を必要とするが、オペランド・
アドレス計算はその性質上、加減算だけで済ますことも
できる。たとえば、命令体系として、２４ビットのベー
ス・アドレスと１６ビットのオフセットを演算すること
によってオペランド・アドレスを得るようなものを考え
ることができる。この場合、下位１６ビットすなわち下
位ワードの演算は様々な演算が必要であるが、上位８ビ
ットすなわち上位ワードの処理はインクリメントあるい
はデクリメントだけで済む。
ドレス計算を別々のものとしてとらえると、両者の演算
が必ずしも同じ種類である必要はなくなる。ビット長と
同様に必要最小限の演算を実現できればよい。データ演
算は四則演算や論理演算を必要とするが、オペランド・
アドレス計算はその性質上、加減算だけで済ますことも
できる。たとえば、命令体系として、２４ビットのベー
ス・アドレスと１６ビットのオフセットを演算すること
によってオペランド・アドレスを得るようなものを考え
ることができる。この場合、下位１６ビットすなわち下
位ワードの演算は様々な演算が必要であるが、上位８ビ
ットすなわち上位ワードの処理はインクリメントあるい
はデクリメントだけで済む。
【００１３】本発明の目的は、ハードウェアのコスト低
減および処理の高速化を図るデータ演算装置を提供する
ことにある。
減および処理の高速化を図るデータ演算装置を提供する
ことにある。
【００１４】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係るデータ演算装置は、第１の演算手段
と、第２の演算手段と、伝達手段とを有し、１ワード長
より長いデータの演算を行うデータ演算装置であって、
第１の演算手段は、１ワード長のデータを演算するもの
であり、第２の演算手段は、１ワード長を超える部分の
データを演算するものであり、伝達手段は、前記第１の
演算手段からの桁上がり信号あるいは桁下がり信号を前
記第２の演算手段に伝達するものであり、さらに、前記
第２の演算手段は、前記桁上がり信号あるいは桁下がり
信号を受けて動作するものである。
め、本発明に係るデータ演算装置は、第１の演算手段
と、第２の演算手段と、伝達手段とを有し、１ワード長
より長いデータの演算を行うデータ演算装置であって、
第１の演算手段は、１ワード長のデータを演算するもの
であり、第２の演算手段は、１ワード長を超える部分の
データを演算するものであり、伝達手段は、前記第１の
演算手段からの桁上がり信号あるいは桁下がり信号を前
記第２の演算手段に伝達するものであり、さらに、前記
第２の演算手段は、前記桁上がり信号あるいは桁下がり
信号を受けて動作するものである。
【００１５】また、前記データ演算装置であって、制御
手段が付加され、該制御手段は、前記第１の演算手段に
よる演算を実行後、前記第２の演算手段に対し、演算デ
ータならびに前記桁上がり信号あるいは桁下がり信号を
供給するものである。
手段が付加され、該制御手段は、前記第１の演算手段に
よる演算を実行後、前記第２の演算手段に対し、演算デ
ータならびに前記桁上がり信号あるいは桁下がり信号を
供給するものである。
【００１６】
【作用】オペランド・アドレス計算とデータ演算にそれ
ぞれ最適な演算種類をもたせ、それぞれ最適なビット長
で処理することによって、従来のソフトウェア手法に対
するコストアップを最小限に抑え、かつ従来のハードウ
ェア手法と同等以上の性能を得ることができる。
ぞれ最適な演算種類をもたせ、それぞれ最適なビット長
で処理することによって、従来のソフトウェア手法に対
するコストアップを最小限に抑え、かつ従来のハードウ
ェア手法と同等以上の性能を得ることができる。
【００１７】
【実施例】次に、本発明の実施例について図面を参照し
て詳細に説明する。
て詳細に説明する。
【００１８】（実施例１）図１は、本発明の実施例１を
示すブロック図である。図において、本実施例は、デー
タ演算の基本となる１ワード長を１６ビットとし、オペ
ランド・アドレス計算を２４ビットで行うデータ処理装
置である。まず図１を用いて全体の構成と動作について
説明する。この図の中でテンポラリ・レジスタ１〜３、
記憶部４、演算部５を含む部分については従来のハード
ウェア構成、つまり図２と基本的な構成は同じである。
違いは演算部５から信号線１１がでている点、各部を制
御するコントロールバス１３からの制御信号を図示して
いる点にある。
示すブロック図である。図において、本実施例は、デー
タ演算の基本となる１ワード長を１６ビットとし、オペ
ランド・アドレス計算を２４ビットで行うデータ処理装
置である。まず図１を用いて全体の構成と動作について
説明する。この図の中でテンポラリ・レジスタ１〜３、
記憶部４、演算部５を含む部分については従来のハード
ウェア構成、つまり図２と基本的な構成は同じである。
違いは演算部５から信号線１１がでている点、各部を制
御するコントロールバス１３からの制御信号を図示して
いる点にある。
【００１９】コントロールバス１３に制御信号を出力す
るのはシーケンサ９である。シーケンサ９はプログラム
に従って動作し、テンポラリ・アドレス１〜３、記憶部
４、演算部５、インクリメンタ／デクリメンタ６、メモ
リ制御部８の各部の動作を制御するユニットであり、記
憶部４および７をアクセスする際のアドレス、テンポラ
リ・レジスタ１〜３のリード／ライト制御信号、演算部
５ならびにインクリメンタ／デクリメンタ６（以下ＩＮ
Ｃ／ＤＥＣと称す）の演算種類の指定する信号、メモリ
制御部８の制御を行うための制御信号を生成する。
るのはシーケンサ９である。シーケンサ９はプログラム
に従って動作し、テンポラリ・アドレス１〜３、記憶部
４、演算部５、インクリメンタ／デクリメンタ６、メモ
リ制御部８の各部の動作を制御するユニットであり、記
憶部４および７をアクセスする際のアドレス、テンポラ
リ・レジスタ１〜３のリード／ライト制御信号、演算部
５ならびにインクリメンタ／デクリメンタ６（以下ＩＮ
Ｃ／ＤＥＣと称す）の演算種類の指定する信号、メモリ
制御部８の制御を行うための制御信号を生成する。
【００２０】また、演算部５から出力された桁上がり信
号、桁下がり信号、ゼロ検出信号、符号信号は信号線１
１を介してシーケンサ９に入力され、プログラムの条件
分岐のために参照される。
号、桁下がり信号、ゼロ検出信号、符号信号は信号線１
１を介してシーケンサ９に入力され、プログラムの条件
分岐のために参照される。
【００２１】シーケンサ９を動かすプログラムはいわゆ
る水平型マイクロプログラムであり、命令語は大きく２
つのフィールドに別れている。第１のフィールドはテン
ポラリ・レジスタ１〜３、記憶部４、演算部５のユニッ
トを、第２のフィールドはＩＮＣ／ＤＥＣ６、記憶部
７、メモリ制御部８のユニットを制御するようになって
いる。
る水平型マイクロプログラムであり、命令語は大きく２
つのフィールドに別れている。第１のフィールドはテン
ポラリ・レジスタ１〜３、記憶部４、演算部５のユニッ
トを、第２のフィールドはＩＮＣ／ＤＥＣ６、記憶部
７、メモリ制御部８のユニットを制御するようになって
いる。
【００２２】なお、図１の中で１６ビット長で構成され
るものとしては、テンポラリ・レジスタ１〜３、記憶部
４、演算部５、データバス１０、メモリ・データバス１
４である。８ビット長で構成されるのは、ＩＮＣ／ＤＥ
Ｃ６、記憶部７、ローカルバス１２である。また、メモ
リ・アドレスバス１５は２４ビット長である。
るものとしては、テンポラリ・レジスタ１〜３、記憶部
４、演算部５、データバス１０、メモリ・データバス１
４である。８ビット長で構成されるのは、ＩＮＣ／ＤＥ
Ｃ６、記憶部７、ローカルバス１２である。また、メモ
リ・アドレスバス１５は２４ビット長である。
【００２３】データの流れに着目して説明する。まず演
算すべき下位ワードのデータを記憶部４から読み出す。
データバス１０を介してテンポラリ・レジスタ１および
２にデータをライトする。２つのテンポラリ・レジスタ
１，２にデータをライトすると演算部５で所定の演算を
行う。演算部５で実行される演算種類はコントロールバ
ス１３上の信号で指定される。演算結果をテンポラリ・
レジスタ３に格納する。
算すべき下位ワードのデータを記憶部４から読み出す。
データバス１０を介してテンポラリ・レジスタ１および
２にデータをライトする。２つのテンポラリ・レジスタ
１，２にデータをライトすると演算部５で所定の演算を
行う。演算部５で実行される演算種類はコントロールバ
ス１３上の信号で指定される。演算結果をテンポラリ・
レジスタ３に格納する。
【００２４】次いで、テンポラリ・レジスタ３の値をデ
ータバス１０を介して記憶部４に書き戻す。以上によっ
て下位ワードの処理を完了する。
ータバス１０を介して記憶部４に書き戻す。以上によっ
て下位ワードの処理を完了する。
【００２５】上述したように、テンポラリ・レジスタ１
〜３のライト動作は、コントロールバス１３上のライト
制御信号がアクティブになるタイミングで行われ、また
記憶部４へアクセスする際のアドレスならびにリード／
ライト制御もコントロールバス１３上の信号によって指
定される。
〜３のライト動作は、コントロールバス１３上のライト
制御信号がアクティブになるタイミングで行われ、また
記憶部４へアクセスする際のアドレスならびにリード／
ライト制御もコントロールバス１３上の信号によって指
定される。
【００２６】１ワード長の下位ワードを演算すると、そ
の演算の結果により発生した桁上がり信号あるいは桁下
がり信号が信号線１１を介してＩＮＣ／ＤＥＣ６に入力
される。ＩＮＣ／ＤＥＣ６は、記憶部７に入力されるコ
ントロールバス１３上のアドレスで選択されたバイト・
データを入力とし、桁上がり信号がアクティブであれば
このデータをインクリメントし、また桁下がり信号がア
クティブのときはデクリメントし、桁上がり、桁下がり
信号が共にインアクティブの場合は入力したバイト・デ
ータをそのまま出力する。出力データはローカルバス１
２を介して記憶部７に書き戻される。
の演算の結果により発生した桁上がり信号あるいは桁下
がり信号が信号線１１を介してＩＮＣ／ＤＥＣ６に入力
される。ＩＮＣ／ＤＥＣ６は、記憶部７に入力されるコ
ントロールバス１３上のアドレスで選択されたバイト・
データを入力とし、桁上がり信号がアクティブであれば
このデータをインクリメントし、また桁下がり信号がア
クティブのときはデクリメントし、桁上がり、桁下がり
信号が共にインアクティブの場合は入力したバイト・デ
ータをそのまま出力する。出力データはローカルバス１
２を介して記憶部７に書き戻される。
【００２７】次に、動作タイミングについて図３（ｂ）
を用いて説明する。この図は、演算部５とＩＮＣ／ＤＥ
Ｃ６の演算が並列に実行されることを示している。ま
ず、第１サイクルで下位ワードの演算を行う。次のサイ
クルでただちに、ＩＮＣ／ＤＥＣ６で上位ワードの演算
を行なう。このサイクルは、記憶部７がＩＮＣ／ＤＥＣ
６におけるワード・データを供給するために、データバ
ス１０を介してアクセスすることはできないが、演算部
５の系統、すなわち図２の従来のハードウェア構成に相
当する部分は全く独立に動作できる。つまり、演算部５
とＩＮＣ／ＤＥＣ６は２段のパイプライン処理を行って
いるのである。
を用いて説明する。この図は、演算部５とＩＮＣ／ＤＥ
Ｃ６の演算が並列に実行されることを示している。ま
ず、第１サイクルで下位ワードの演算を行う。次のサイ
クルでただちに、ＩＮＣ／ＤＥＣ６で上位ワードの演算
を行なう。このサイクルは、記憶部７がＩＮＣ／ＤＥＣ
６におけるワード・データを供給するために、データバ
ス１０を介してアクセスすることはできないが、演算部
５の系統、すなわち図２の従来のハードウェア構成に相
当する部分は全く独立に動作できる。つまり、演算部５
とＩＮＣ／ＤＥＣ６は２段のパイプライン処理を行って
いるのである。
【００２８】以上説明したように、１ワード長すなわち
１６ビットの演算は演算部５を中心として図１の左半分
の部分で行い、１ワード長を超える部分すなわち上位８
ビットに関する演算はＩＮＣ／ＤＥＣ６を中心とした図
１の右半分の部分で実行される。したがって、２４ビッ
トのオペランド・アドレス計算は下位１６ビットを図の
左半分、上位８ビットを図の右半分で行うことになる。
１６ビットの演算は演算部５を中心として図１の左半分
の部分で行い、１ワード長を超える部分すなわち上位８
ビットに関する演算はＩＮＣ／ＤＥＣ６を中心とした図
１の右半分の部分で実行される。したがって、２４ビッ
トのオペランド・アドレス計算は下位１６ビットを図の
左半分、上位８ビットを図の右半分で行うことになる。
【００２９】２４ビットのオペランド・アドレスは大容
量のメモリをアクセスする際に使用されるが、これはメ
モリ制御部８で生成されメモリ（図示せず）に出力され
る。メモリはメモリ・アドレスバス１５、メモリ・デー
タバス１４に接続される。メモリ制御部８は、データバ
ス１０を介して記憶部４あるいはテンポラリ・レジスタ
３に格納されているデータを下位１６ビット・アドレス
として取り込む。上位８ビットのアドレスはローカル・
バス１２を介して入力する。両者を結合してメモリに対
する２４ビット・アドレスとし、メモリ・アドレスバス
１５に出力する。
量のメモリをアクセスする際に使用されるが、これはメ
モリ制御部８で生成されメモリ（図示せず）に出力され
る。メモリはメモリ・アドレスバス１５、メモリ・デー
タバス１４に接続される。メモリ制御部８は、データバ
ス１０を介して記憶部４あるいはテンポラリ・レジスタ
３に格納されているデータを下位１６ビット・アドレス
として取り込む。上位８ビットのアドレスはローカル・
バス１２を介して入力する。両者を結合してメモリに対
する２４ビット・アドレスとし、メモリ・アドレスバス
１５に出力する。
【００３０】また、メモリに対するライト・データはデ
ータバス１０を介してメモリ制御部８に取り込まれメモ
リ・データバス１４に出力される。メモリから読み出し
たリード・データはメモリ・データバス１４から読み込
まれデータバス１０を介して指定された記憶部あるいは
テンポラリ・レジスタに格納される。
ータバス１０を介してメモリ制御部８に取り込まれメモ
リ・データバス１４に出力される。メモリから読み出し
たリード・データはメモリ・データバス１４から読み込
まれデータバス１０を介して指定された記憶部あるいは
テンポラリ・レジスタに格納される。
【００３１】（実施例２）図４は、本発明の実施例２を
示すブロック図である。本実施例は実施例１のインクリ
メンタ／デクリメンタを２項演算が実行できる演算器に
置き換えたものである。
示すブロック図である。本実施例は実施例１のインクリ
メンタ／デクリメンタを２項演算が実行できる演算器に
置き換えたものである。
【００３２】図の左半分は図１と同じである。右半分
は、ローカルバス１２を介して記憶部７、テンポラリ・
レジスタ２０〜２３間のデータ転送ができるようになっ
ている。テンポラリ・レジスタ２０，２１の内容を入力
とするように演算部２４を接続し、その出力をテンポラ
リ・レジスタ２３に格納する。この構成は演算部５を中
心として図の左半分の構成とほぼ同じである。相違点
は、８ビット長を単位としていること、演算部５から出
力される信号線１１が演算部２４の入力になっているこ
と、記憶部７はデータバス１０とローカルバス１２のい
ずれかもアクセスできるようになっていることである。
は、ローカルバス１２を介して記憶部７、テンポラリ・
レジスタ２０〜２３間のデータ転送ができるようになっ
ている。テンポラリ・レジスタ２０，２１の内容を入力
とするように演算部２４を接続し、その出力をテンポラ
リ・レジスタ２３に格納する。この構成は演算部５を中
心として図の左半分の構成とほぼ同じである。相違点
は、８ビット長を単位としていること、演算部５から出
力される信号線１１が演算部２４の入力になっているこ
と、記憶部７はデータバス１０とローカルバス１２のい
ずれかもアクセスできるようになっていることである。
【００３３】次に動作について説明する。下位１６ビッ
トの処理については、演算部５の中心に実施例１で説明
したとおりであるので、演算部２４を中心とした上位８
ビットの処理について述べる。
トの処理については、演算部５の中心に実施例１で説明
したとおりであるので、演算部２４を中心とした上位８
ビットの処理について述べる。
【００３４】まず、テンポラリ・レジスタ２０と２１に
記憶部７から読み出したデータをローカルバス１２を介
してライトする。記憶部７およびテンポラリ・レジスタ
２０，２１のリード・ライト制御は、プログラムにした
がってシーケンサ９が生成したコントロールバス１３上
の対応した制御信号をアクティブにしたタイミングで行
われる。
記憶部７から読み出したデータをローカルバス１２を介
してライトする。記憶部７およびテンポラリ・レジスタ
２０，２１のリード・ライト制御は、プログラムにした
がってシーケンサ９が生成したコントロールバス１３上
の対応した制御信号をアクティブにしたタイミングで行
われる。
【００３５】つぎに演算であるが、テンポラリ・レジス
タ２０と２１に格納されたデータを２項演算データとし
て入力し、かつ演算部５から出力された信号線１１上の
桁上がりあるいは桁下がり信号を演算部２４の最下位ビ
ットのキャリー／ボロー入力として使用する。このとき
の演算種類はコントロール・バス１２上の信号によって
指示される。演算結果はテンポラリ・レジスタ２３に格
納されたのち、ローカルバス１２を介して記憶部７ある
いはテンポラリ・レジスタ２０，２１に格納される。メ
モリに対するアドレスは実施例１と同様に、メモリ制御
部８において２４ビット・アドレスが合成される。
タ２０と２１に格納されたデータを２項演算データとし
て入力し、かつ演算部５から出力された信号線１１上の
桁上がりあるいは桁下がり信号を演算部２４の最下位ビ
ットのキャリー／ボロー入力として使用する。このとき
の演算種類はコントロール・バス１２上の信号によって
指示される。演算結果はテンポラリ・レジスタ２３に格
納されたのち、ローカルバス１２を介して記憶部７ある
いはテンポラリ・レジスタ２０，２１に格納される。メ
モリに対するアドレスは実施例１と同様に、メモリ制御
部８において２４ビット・アドレスが合成される。
【００３６】シーケンサ９による制御は、実施例１と同
様に２つのフィールドに分けられたマイクロプログラム
によって指示される。したがって、図の左半分と右半分
はそれぞれ独立に動作する。また、シーケンサ９は演算
部２４から下位１６ビットの演算結果と上位８ビットの
演算結果を合成した２４ビットの演算結果状態信号２５
を入力するようになっており、この信号によって２４ビ
ット全体の演算結果による条件分岐を行う。
様に２つのフィールドに分けられたマイクロプログラム
によって指示される。したがって、図の左半分と右半分
はそれぞれ独立に動作する。また、シーケンサ９は演算
部２４から下位１６ビットの演算結果と上位８ビットの
演算結果を合成した２４ビットの演算結果状態信号２５
を入力するようになっており、この信号によって２４ビ
ット全体の演算結果による条件分岐を行う。
【００３７】以上２４ビット長の２項演算を、２つの独
立したハードウェアで実行することを説明した。実施例
１よりコストはアップするが処理の柔軟性が増した。
立したハードウェアで実行することを説明した。実施例
１よりコストはアップするが処理の柔軟性が増した。
【００３８】実施例では、１ワード長を１６ビット、１
ワード長を超える部分を８ビットとしたが、本発明の主
旨によれば、これらのワード長を任意の値にしても実現
は可能であり、同様の効果が得られることは明白であ
る。また、演算種類についても様々なものを考えること
ができる。本発明の実施例１は、コストアップを最小限
に抑えるために演算部をインクリメンタ／デクリメンタ
として単項演算だけができるようにした。実施例２では
演算部を汎用の２項演算器として汎用性を高めた。
ワード長を超える部分を８ビットとしたが、本発明の主
旨によれば、これらのワード長を任意の値にしても実現
は可能であり、同様の効果が得られることは明白であ
る。また、演算種類についても様々なものを考えること
ができる。本発明の実施例１は、コストアップを最小限
に抑えるために演算部をインクリメンタ／デクリメンタ
として単項演算だけができるようにした。実施例２では
演算部を汎用の２項演算器として汎用性を高めた。
【００３９】
【発明の効果】以上説明したように、本発明により命令
の実行速度は２ワード長の演算処理ハードウェアを搭載
した場合と同等以上の性能にすることができた。しか
も、ハードウェア量、すなわちコスト面でもバス幅を１
ワード長にできるので、接続するＲＡＭやＲＯＭ、レジ
スタや演算器のワード長も１ワードに抑えることができ
るのでコスト的にも安価である。１ワード長のハードウ
ェア資源を使用してソフトウェア的に処理する従来の手
法に比べても、比較的小さいコスト・アップで大幅な性
能アップを実現できるので、コスト・パフォーマンスの
改善を図ることができる。
の実行速度は２ワード長の演算処理ハードウェアを搭載
した場合と同等以上の性能にすることができた。しか
も、ハードウェア量、すなわちコスト面でもバス幅を１
ワード長にできるので、接続するＲＡＭやＲＯＭ、レジ
スタや演算器のワード長も１ワードに抑えることができ
るのでコスト的にも安価である。１ワード長のハードウ
ェア資源を使用してソフトウェア的に処理する従来の手
法に比べても、比較的小さいコスト・アップで大幅な性
能アップを実現できるので、コスト・パフォーマンスの
改善を図ることができる。
【００４０】本発明のもうひとつのポイントは、１ワー
ド長を超える部分の演算を独立したハードウェアで並列
動作させることにある。一般的には処理するデータのワ
ード長が長くなると、桁上がり信号の伝播がクリティカ
ル・パスになり、コンピュータ全体の動作周波数の高速
化を妨げることになるが、本発明によれば、上位ワード
の処理を下位ワードの処理より１サイクル遅らせて実行
するパイプライン構造にすることによってこの問題を解
決した。したがって、上位ワード、下位ワードをひとつ
の演算器で一括処理する従来手法にくらべて、上位ワー
ド、下位ワードそれぞれの演算ビット幅が短いためクリ
ティカル・パスが短くなり、従来手法よりも装置全体の
動作周波数を高速化できる。
ド長を超える部分の演算を独立したハードウェアで並列
動作させることにある。一般的には処理するデータのワ
ード長が長くなると、桁上がり信号の伝播がクリティカ
ル・パスになり、コンピュータ全体の動作周波数の高速
化を妨げることになるが、本発明によれば、上位ワード
の処理を下位ワードの処理より１サイクル遅らせて実行
するパイプライン構造にすることによってこの問題を解
決した。したがって、上位ワード、下位ワードをひとつ
の演算器で一括処理する従来手法にくらべて、上位ワー
ド、下位ワードそれぞれの演算ビット幅が短いためクリ
ティカル・パスが短くなり、従来手法よりも装置全体の
動作周波数を高速化できる。
【００４１】また、従来技術の説明で述べたように、テ
ンポラリ・レジスタを廃し、レジスタ・ファイルをダイ
レクトに演算器に接続する構成をとるような装置におい
ても本発明を適用できることは明白である。このように
本発明の主旨によれば、演算部における演算の種類、デ
ータ供給の形態に依存せず上述した効果を得ることが可
能である。
ンポラリ・レジスタを廃し、レジスタ・ファイルをダイ
レクトに演算器に接続する構成をとるような装置におい
ても本発明を適用できることは明白である。このように
本発明の主旨によれば、演算部における演算の種類、デ
ータ供給の形態に依存せず上述した効果を得ることが可
能である。
【図１】本発明の実施例１を示すハードウェア・ブロッ
ク図である。
ク図である。
【図２】従来のデータ演算装置を示す図である。
【図３】ソフトウェア・シーケンスを示す図である。
【図４】本発明の実施例２を示すハードウェア・ブロッ
ク図である。
ク図である。
１〜３ テンポラリ・レジスタ ４ 記憶部 ５ 演算部 ６ インクリメンタ／デクリメンタ ７ 記憶部 ８ メモリ制御部 ９ シーケンサ １０ データバス １１ 信号線 １２ ローカルバス １３ コントロールバス １４ メモリ・データバス １５ メモリ・アドレスバス
Claims (2)
- 【請求項１】 第１の演算手段と、第２の演算手段と、
伝達手段とを有し、１ワード長より長いデータの演算を
行うデータ演算装置であって、 第１の演算手段は、１ワード長のデータを演算するもの
であり、 第２の演算手段は、１ワード長を超える部分のデータを
演算するものであり、 伝達手段は、前記第１の演算手段からの桁上がり信号あ
るいは桁下がり信号を前記第２の演算手段に伝達するも
のであり、 さらに、前記第２の演算手段は、前記桁上がり信号ある
いは桁下がり信号を受けて動作するものであることを特
徴とするデータ演算装置。 - 【請求項２】 請求項１に記載のデータ演算装置であっ
て、制御手段が付加され、 該制御手段は、前記第１の演算手段による演算を実行
後、前記第２の演算手段に対し、演算データならびに前
記桁上がり信号あるいは桁下がり信号を供給するもので
あることを特徴とするデータ演算装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4255900A JP2806171B2 (ja) | 1992-08-31 | 1992-08-31 | データ演算装置 |
| US08/801,730 US5757685A (en) | 1992-08-31 | 1996-08-13 | Data processing system capable of processing long word data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4255900A JP2806171B2 (ja) | 1992-08-31 | 1992-08-31 | データ演算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0683582A true JPH0683582A (ja) | 1994-03-25 |
| JP2806171B2 JP2806171B2 (ja) | 1998-09-30 |
Family
ID=17285134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4255900A Expired - Fee Related JP2806171B2 (ja) | 1992-08-31 | 1992-08-31 | データ演算装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5757685A (ja) |
| JP (1) | JP2806171B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7682458B2 (en) | 2005-02-03 | 2010-03-23 | Air Products And Chemicals, Inc. | Aqueous based residue removers comprising fluoride |
| US7888302B2 (en) | 2005-02-03 | 2011-02-15 | Air Products And Chemicals, Inc. | Aqueous based residue removers comprising fluoride |
| JP2015185076A (ja) * | 2014-03-26 | 2015-10-22 | 株式会社メガチップス | Ｖｌｉｗプロセッサ |
| KR20240048004A (ko) | 2021-09-30 | 2024-04-12 | 가부시키가이샤 아사카리켄 | 폐리튬 이온 전지로부터 리튬을 회수하는 방법 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5509129A (en) * | 1993-11-30 | 1996-04-16 | Guttag; Karl M. | Long instruction word controlling plural independent processor operations |
| JPH1055352A (ja) * | 1996-08-08 | 1998-02-24 | Fuji Xerox Co Ltd | 浮動小数点数累積加算装置 |
| US6205459B1 (en) * | 1996-12-18 | 2001-03-20 | Yamaha Corporation | Digital signal processor and digital signal processing system incorporating same |
| EP0955576B1 (en) * | 1998-05-08 | 2003-08-13 | STMicroelectronics S.r.l. | High-speed digital accumulator with wide dynamic range |
| US6449629B1 (en) * | 1999-05-12 | 2002-09-10 | Agere Systems Guardian Corp. | Three input split-adder |
| US6748411B1 (en) * | 2000-11-20 | 2004-06-08 | Agere Systems Inc. | Hierarchical carry-select multiple-input split adder |
| US7219118B2 (en) * | 2001-11-06 | 2007-05-15 | Broadcom Corporation | SIMD addition circuit |
| US7590677B2 (en) * | 2002-03-11 | 2009-09-15 | Texas Instruments Incorporated | Processor with summation instruction using overflow counter |
| US9348963B1 (en) * | 2014-09-30 | 2016-05-24 | Cadence Design System, Inc. | Automatic abutment for devices with horizontal pins |
| US11074367B2 (en) | 2016-06-10 | 2021-07-27 | OneTrust, LLC | Data processing systems for identity validation for consumer rights requests and related methods |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61256438A (ja) * | 1985-05-09 | 1986-11-14 | Mitsubishi Electric Corp | マイクロプロセツサ |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4604721A (en) * | 1981-10-13 | 1986-08-05 | Trw Inc. | Computer and method for high speed prime factor transform |
| US4707800A (en) * | 1985-03-04 | 1987-11-17 | Raytheon Company | Adder/substractor for variable length numbers |
| JPS61239327A (ja) * | 1985-04-16 | 1986-10-24 | Nec Corp | オ−バフロ−検出方式 |
| US4884231A (en) * | 1986-09-26 | 1989-11-28 | Performance Semiconductor Corporation | Microprocessor system with extended arithmetic logic unit |
| US5032986A (en) * | 1987-07-28 | 1991-07-16 | Texas Instruments Incorporated | Data processing device with parallel circular addressing hardware |
| US5189636A (en) * | 1987-11-16 | 1993-02-23 | Intel Corporation | Dual mode combining circuitry |
| US5047975A (en) * | 1987-11-16 | 1991-09-10 | Intel Corporation | Dual mode adder circuitry with overflow detection and substitution enabled for a particular mode |
| JP2585649B2 (ja) * | 1987-11-30 | 1997-02-26 | インデータシステムズ株式会社 | 除算回路 |
| US4901268A (en) * | 1988-08-19 | 1990-02-13 | General Electric Company | Multiple function data processor |
-
1992
- 1992-08-31 JP JP4255900A patent/JP2806171B2/ja not_active Expired - Fee Related
-
1996
- 1996-08-13 US US08/801,730 patent/US5757685A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61256438A (ja) * | 1985-05-09 | 1986-11-14 | Mitsubishi Electric Corp | マイクロプロセツサ |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7682458B2 (en) | 2005-02-03 | 2010-03-23 | Air Products And Chemicals, Inc. | Aqueous based residue removers comprising fluoride |
| US7888302B2 (en) | 2005-02-03 | 2011-02-15 | Air Products And Chemicals, Inc. | Aqueous based residue removers comprising fluoride |
| JP2015185076A (ja) * | 2014-03-26 | 2015-10-22 | 株式会社メガチップス | Ｖｌｉｗプロセッサ |
| KR20240048004A (ko) | 2021-09-30 | 2024-04-12 | 가부시키가이샤 아사카리켄 | 폐리튬 이온 전지로부터 리튬을 회수하는 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2806171B2 (ja) | 1998-09-30 |
| US5757685A (en) | 1998-05-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5511173A (en) | Programmable logic array and data processing unit using the same | |
| US4229801A (en) | Floating point processor having concurrent exponent/mantissa operation | |
| US4539635A (en) | Pipelined digital processor arranged for conditional operation | |
| US5249280A (en) | Microcomputer having a memory bank switching apparatus for accessing a selected memory bank in an external memory | |
| JP2806171B2 (ja) | データ演算装置 | |
| US6233596B1 (en) | Multiple sum-of-products circuit and its use in electronic equipment and microcomputers | |
| US4954947A (en) | Instruction processor for processing branch instruction at high speed | |
| US5390306A (en) | Pipeline processing system and microprocessor using the system | |
| US5301338A (en) | System including central processing unit | |
| US5077659A (en) | Data processor employing the same microprograms for data having different bit lengths | |
| US5581720A (en) | Apparatus and method for updating information in a microcode instruction | |
| KR920002573B1 (ko) | 데이타 처리기 | |
| JPH02235289A (ja) | 自己刻時レジスターファイル | |
| US5590302A (en) | Device for generating structured addresses | |
| JP2861560B2 (ja) | データ処理装置 | |
| US5220670A (en) | Microprocessor having ability to carry out logical operation on internal bus | |
| JPS63111535A (ja) | デ−タ処理装置 | |
| JPH0340422B2 (ja) | ||
| US7580967B2 (en) | Processor with maximum and minimum instructions | |
| JP2000029696A (ja) | プロセッサおよびパイプライン処理制御方法 | |
| JP2915680B2 (ja) | Ｒｉｓｃプロセッサ | |
| KR100246465B1 (ko) | 마이크로프로세서 스택 명령어의 수행사이클을 줄이기 위한 장치 및 그 방법 | |
| JP3124361B2 (ja) | メモリデータロード装置 | |
| US6243822B1 (en) | Method and system for asynchronous array loading | |
| JPS5925264B2 (ja) | ベクトル命令処理方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070724 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080724 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090724 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100724 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100724 Year of fee payment: 12 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100724 Year of fee payment: 12 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110724 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110724 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120724 Year of fee payment: 14 |
|
| LAPS | Cancellation because of no payment of annual fees |