JP2000029696A - プロセッサおよびパイプライン処理制御方法 - Google Patents

Abstract

(57)【要約】 【課題】 所定の段数の命令パイプライン処理向けに開
発されたプログラムを、より段数の多い命令パイプライ
ン処理で実行する場合にも、正確な動作を実現できるプ
ロセッサを提供する。 【解決手段】 ４段命令パイプライン方式のプロセッサ
向けに開発されたプログラムの分岐命令６０を実行する
ときに、分岐命令６０のＲＦステージで、ディレイスロ
ット６１の直後にハードウェアＮＯＰ命令６２を自動的
に挿入する。ハードウェアＮＯＰ命令６２のＩＦステー
ジでは、プログラムカウンタのインクリメントも命令の
フェッチも行われない。また、ハードウェアＮＯＰ命令
６２のＲＦ，ＥＸ，ＭＥＭおよびＷＢステージでも何も
処理は行われない。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明は、命令パイプライン
処理を行うプロセッサおよびパイプライン処理制御方法
に関する。

【０００２】

【従来の技術】近年のプロセッサでは、ＲＩＳＣ(Reduc
ed Instruction Set Computer)型のアーキテクチャが主
流になっている。ＲＩＳＣ型のプロセッサは、ＣＩＳＣ
(Complex Instruction Set Computer)型のプロセッサが
命令機能レベルを上げて実行命令数を滅らして高速化を
図るのに対して、命令パイプラインを駆使して、１命令
当たりの平均所要クロックサイクル数を可能な限り１に
近づけることで高速化を図っている。そのため、ＲＩＳ
Ｃ型のプロセッサでは、命令パイプライン処理に適する
ように命令の機能を単純化すると共に、命令パイプラン
が滞らないようにコンパイラによる静的コードスケジュ
ーリングを行っている。

【０００３】命令パイプライン処理は、命令実行を複数
のステージ（段）に分割し、当該複数のステージをオー
バーラップさせて実行することで、全体としてのスルー
プットを上げる手法である。ところで、命令パイプライ
ン処理では、１命令の実行を何段に分割して行うかにつ
いては種々の方式がある。例えば、図１３に示すよう
に、１命令を４段に分割して行う４段命令パイプライン
方式がある。この４段命令パイプライン方式では、１命
令の実行を、ＩＦ(Instruction Fetch) 、ＲＦ（Regist
er Fetch) ／ＥＸ(EXecution) 、ＭＥＭ（MEMory acces
s)およびＷＢ(Write Back)の４ステージに分割し、各ス
テージを１クロックサイクルで実行する。このとき、例
えば、動作周波数は２７（ＭＨｚ）であり、１クロック
サイクルの周期は１／（２７×１０⁶ ）（ｓｅｃ）であ
る。

【０００４】各ステージの処理を簡単に説明すると、Ｉ
Ｆステージでは、プログラムカウンタが指し示す外部メ
モリ上のアドレスを更新した後に、当該更新したアドレ
スから命令を読み込む（フェッチする）。ＲＦ／ＥＸス
テージでは、読み込んだ命令のデコードを行い、必要に
応じて、データレジスタからデータの読み出しおよび当
該データを用いた演算を行う。ＭＥＭステージでは、必
要に応じて外部メモリにアクセスを行う。ＷＢステージ
では、ＲＦ／ＥＸステージで演算が行われた場合に、当
該演算の結果をレジスタに書き込む。

【０００５】上述した４段命令パイプライン処理では、
図１３に示すようにクロックサイクル「４」では、Ｉ
Ｆ、ＲＦ／ＥＸ、ＭＥＭおよびＷＢステージが並到に実
行され、命令パイプライン処理を採用しない場合に比べ
て、見かけ上の演算速度を４倍にできる。しかしなが
ら、図１３に示す４段命令パイプライン方式では、ＲＦ
／ＥＸステージが、１クロックサイクルの時問を決定す
る上でのクリティカルパスとなり、動作速度を向上する
上でのボトルネックとなっていた。

【０００６】このようなボトルネックを緩和するため
に、図１４に示すように、図１３に示すＲＦ／ＥＸステ
ージをＲＦステージとＥＸステージとに分割した５段命
令パイプライン方式がある。この５段命令パイプライン
方式によれば、１クロックサイクルの時間を図１３に示
す４段命令パイプライン方式に比べて短縮できる。図１
４に示すように５段命令パイプライン方式では、クロッ
クサイクル「５」では、ＩＦ、ＲＦ、ＥＸ、ＭＥＭおよ
びＷＢステージが並列に実行される。

【０００７】上述したような図１３および図１４に示す
ような命令パイプライン方式を採用したプロセッサで
は、例えば、分岐命令を実行する場合に、当該分岐命令
をフェッチしてから分岐先の命令のアドレスが決まるま
でに１クロックサイクル以上必要となり、分岐命令の直
後にディレイスロット命令を挿入する必要がある。ま
た、メモリからデータをロードするロード命令を実行す
る場合にも、当該ロードしたデータを使用できるのは、
当該ロード処理が完了した後であり、ロード命令の直後
の命令では当該ロードするデータを使用できないため、
ロード命令の直後にディレイスロット命令を挿入する必
要がある。また、分岐命令の実行に応じて分岐先の命令
を実行した後に、分岐先から復帰先に復帰させる復帰
（リターン）命令を実行する場合には、スタックポイン
タで指し示される外部メモリのアドレスに保存しておい
た復帰先のアドレスをロードし、当該ロードしたアドレ
スをプログラムカウンタに設定可能な状態にする必要が
ある。そのため、復帰命令のフェッチサイクルと復帰後
の命令のフェッチサイクルとは１クロックサイクル以上
空ける必要があり、復帰命令の直後にディレイスロット
命令を挿入する必要がある。

【０００８】このように、分岐命令、ロード命令および
復帰命令の後にはディレイスロット命令を適切な数だけ
挿入する必要がある。このようなディレイスロット命令
は、プログラマがプログラム作成時に明示するか、ある
いは、コンパイラがコンパイル時に自動的に挿入するこ
とで、プログラム中に記述される。ディレイスロット命
令としては、例えば、プログラムカウンタを更新させる
こと以外にプロセッサ内の主な内部状態に変更を加えな
いＮＯＰ(Non OPeration:無操件）命令や、分岐命令、
ロード命令および復帰命令の実行によって影響を受けな
い命令が用いられる。

【０００９】ところで、分岐命令おおび復帰命令の後に
挿入すべきディレイスロット命令の数は、命令パイプラ
インの段数に依存する。従って、図１３に示す４段命令
パイプライン方式と図１４に示す５段命令パイプライン
方式とでは、分岐命令および復帰命令の後に挿入するデ
ィレイスロット命令の数が相互に異なる。従って、ユー
ザやコンパイラは、命令パイプライン処理の段数を考慮
して、分岐命令および復帰命令の後にディレイスロット
命令を記述する必要がある。

【００１０】

【発明が解決しようとする課題】ところで、ソフトウェ
ア資源の有効利用という観点から、例えば、図１３に示
す４段命令パイプライン方式のプロセッサ向けに開発さ
れたプログラムを、図１４に示す５段命令パイプライン
方式のプロセッサでも動作させたいという要請がある。
しかしながら、前述したように、図１３に示す４段命令
パイプライン方式と図１４に示す５段命令パイプライン
方式とでは、分岐命令および復帰命令の後に必要とされ
るディレイスロット命令の数が異なることから、図１３
に示す４段命令パイプライン方式のプロセッサ向けに開
発されたプログラムを、図１４に示す５段命令パイプラ
イン方式のプロセッサでそのまま動作させると、正確な
結果を得ることができない。従って、図１４に示す５段
命令パイプライン方式のプロセッサで正確に動作させる
ために、図１３に示す４段命令パイプライン方式のプロ
セッサ向けに開発されたソースプログラムあるいはコン
パイラに変更を加える必要があり、パグが生じる可能性
があり、しかも、手間がかかるという問題がある。

【００１１】本発明は上述した従来技術の問題点に鑑み
てなされ、所定の段数の命令パイプライン処理向けに開
発されたプログラムを、より段数の多い命令パイプライ
ン処理で実行する場合にも、正確な動作を実現できるプ
ロセッサおよびパイプライン処理制御方法を提供するこ
とを目的とする。

【００１２】

【課題を解決するための手段】上述した従来技術の問題
点を解決し、上述した自的を達成するために、本発明の
プロセッサは、命令実行をｎ（ｎ≧３）個のステージに
分割して順次に行い、連続した複数の命令の異なるステ
ージを並列に実行してパイプライン処埋を行うプロセッ
サであって、１≦ｍ≦ｎ−１とした場合に、（ｎ−ｍ）
個のステージを持つパイプライン処理で実行したとき
に、第１の命令の所定のステージの実行に応じて内部状
態が確定した後に、第２の命令の所定のステージが実行
されるように、前記第１の命令と前記第２の命令との間
に単数または複数の第１の遅延用命令が挿入されたプロ
グラムを実行する場合に、前記第１の命令と前記第２の
命令との間に前記第１の遅延用命令に加えてｍ個の第２
の遅延用命令が挿入されている場合と同等の処理を前記
ｎ個のステージが行うように、前記ｎ個のステージにお
ける処理を制御するパイプライン処理制御手段を有す
る。

【００１３】本発明のプロセッサでは、（ｎ−ｍ）個の
ステージを持つパイプライン処理を行うプロセッサ向け
に作成されたプログラムを実行するときに、パイプライ
ン処理制御手段によって、当該プログラムに含まれる第
１の命令と第２の命令との間に、第１の遅延用命令に加
えてｍ個の第２の遅延用命令が挿入されている場合と同
等の処理をｎ個のステージで行うように、前記ｎ個のス
テージにおける処理が制御される。これにより、当該プ
ログラムを、ｎ個のステージのパイプライン処理で実行
した場合でも、前記第１の命令の所定のステージの実行
に応じて内部状態が確定した後に、前記第２の命令の所
定のステージが実行されることが保証される。

【００１４】また、本発明のプロセッサは、特定的に
は、前記第１の命令は、パイプライン処理のステージの
数に応じて、必要とされる前記第１の遅延用命令の数が
異なる命令である。

【００１５】また、本発明のプロセッサは、好ましく
は、外部メモリから読み込もうとする命令が記憶されて
いる前記外部メモリのアドレスを指し示すプログラムカ
ウンタと、前記読み込んだ命令をデコードするデコード
手段と、前記デコード手段のデコード結果に応じて演算
を行う演算手段と、データを記憶する複数のデータレジ
スタとを有し、前記複数のステージは、前記プログラム
カウンタが指し示す前記外部メモリのアドレスから命令
を読み込む命令フェッチステージと、前記読み込んだ命
令を前記デコード手段でデコードするデコードステージ
と、前記デコード手段のデコード結果に基づいて、必要
に応じて前記演算手段で演算を行う演算ステージと、必
要に応じて前記外部メモリにアクセスを行うメモリアク
セスステージと、必要に応じて前記演算の結果を前記デ
ータレジスタに書き込むライトバックステージとを少な
くとも有する。

【００１６】また、本発明のパイプライン処理制御方法
は、命令実行をｎ（ｎ≧３）個のステージに分割して順
次に行い、連続した複数の命令の異なるステージを並列
に実行するパイプライン処理を制御するパイプライン処
理制御方法であって、１≦ｍ≦ｎ−１とした場合に、
（ｎ−ｍ）個のステージを持つパイプライン処理で実行
したときに、第１の命令の所定のステージの実行に応じ
て内部状態が確定した後に、第２の命令の所定のステー
ジが実行されるように、前記第１の命令と前記第２の命
令との間に単数または複数の第１の遅延用命令が挿入さ
れたプログラムを実行する場含に、前記第１の命令と前
記第２の命令との問に前記第１の遅廷用命令に加えてｍ
個の第２の遅延用命令が挿入されている場合と同等の処
理を前記ｎ個のステージが行うように、前記ｎ個のステ
ージにおける処理を制御する。

【００１７】

【発明の実施の形態】以下、本発明の実施形態に係わる
プロセッサについて説明する。図１は、本実施形態のプ
ロセッサ１および外部メモリ２との接続関係を説明する
ための図である。図１に示すように、プロセッサ１は、
命令バス３およびデータバス１を介して外部メモリ２と
接続されている。外部メモリ２は、プロセッサ１で処理
される命令およびデータを記憶し、当該命令およびデー
タをそれぞれ命令バス３およびデータバス４を介してプ
ロセッサ１に供給する。

【００１８】図２は、プロセッサ１の構成図である。図
２に示すように、プロセッサ１は、汎用レジスタ群１
０、バイパスロジックモジュール１１、ＡＬＵモジュー
ル１２、乗算モジュール１３、除算モジュール１４、プ
ログラムカウンタ１５、アドレス演算モジュール１６、
命令デコーダ１７、制御レジスタ群１８、割り込みコン
トローラ１９およびクロックコントローラ２０を有す
る。

【００１９】ここで、命令デコーダ１７が、本発明のパ
イプライン処理制御手段およびデコード手段に対応す
る。また、ＡＬＵモジュール１２、乗算モジュール１３
および除算モジュール１４が、本発明の演算手段に対応
する。また、汎用レジスタ群１０を構成する汎用レジス
タが、本発明のデータレジスタに対応する。

【００２０】プロセッサ１は、動作周波数が５４（ＭＨ
ｚ）であり、１クロックサイクルの時間は、１／（５４
×１０⁶ ）（ｓｅｃ）である。すなわち、前述した４段
命令パイプライン方式のプロセッサに比べて２倍の動作
速度を持つ。プロセッサ１は、ＲＩＳＣ型のプロセッサ
であり、１６ビットの固定長命令を実行し、汎用レジス
タ群１０の汎用レジスタに対してのロード（読み出し）
命令およびストア（書き込み）命令を基本とするスタッ
クマシーンアーキテクチャを採用している。また、ＣＩ
ＳＣ型のプロセッサと同程度の多様な分岐条件を持つ分
岐命令を備えている。

【００２１】汎用レジスタ群１０には、３２ビットの汎
用レジスタを３２本備えている。バイパスロジックモジ
ュール１１は、図３に示すように、命令実行が、ＩＦス
テージ３０、ＲＦステージ３１、ＥＸステージ３２、Ｍ
ＥＭステージ３３およびＷＢステージ３１の順で命令パ
イプライン方式で行われる場合に、ＥＸステージ３２の
結果をＭＥＭステージ３３およびＷＢステージ３４を介
さずに再びＥＸステージ３２およびＲＦステージ３１に
供給するバイパスと、ＭＥＭステージ３３を終了したデ
ータをＷＢステージ３４を介さずに再びＲＦステージ３
１に供給するバイパスとを提供する。バイパスロジック
モジュール１１によれば、先の命令のＥＸステージの演
算結果を、後の命令のＥＸステージで使用する場合に
は、例えば、先の命令のＥＸステージで得られた演算結
果をＷＢステージでレジスタに書き込んでから後の命令
のＲＦステージでレジスタから読み出すのではなく、先
の命令のＥＸステージおよびＭＥＭステージを終えた段
階の演算結果を、バイパスを使って、図１に示すＡＬＵ
モジュール１２、乗算モジュール１３および除算モジュ
ール１４に供給することで、後の命令のＥＸステージを
早いタイミングで実行できる。

【００２２】ＡＬＵモジュール１２は、算術演算モジュ
ール１２ａ、論理演算モジュール１２ｂおよびシフト演
算モジュール１２Ｃを有する。算術演算モジュール１２
ａは、数値データに対する加算を行う加算器、減算を行
う減算器および比較演算を行う比較演算器などを備えて
いる。論理演算モジュール１２ｂは、非数値データに対
する論理演算を行う論理演算器、ビット・フィールド操
作器およびデータ変換器などを備えている。シフト演算
モジュール１２ｃは、算術シフト器および論理シフト器
などを備えている。乗算モジュール１３は、乗算器を備
えている。除算モジュール１４は、除算器を備えてい
る。

【００２３】プロセッサ１では、算術演算モジュール１
２ａ、論理演算モジュール１２ｂ、シフト演算モジュー
ル１２ｃ、乗算モジュール１３および除算モジュール１
４は、それぞれ個別に、例えばｖｅｒｉｌｏｇ一ＨＤＬ
(Hardware Description Language) などのハードウェア
記述言語を用いて設計されている。従って、算術演算モ
ジュール１２ａ、論理演算モジュール１２ｂ、シフト演
算モジュール１２ｃ、乗算モジュール１３および除算モ
ジュール１４は、基板上の異なる領域に集積して配置さ
れている。このように、ハードウェア記述言語を用いて
各モジュールを個別に設計することで、各モジュールの
構成要素を基板上の近い位置に配置でき信号処理の高速
化を図ることができる。その結果、図３に示すＥＸステ
ージに必要とされる時間を短縮し、１クロックサイクル
の時問を前述したように短縮することが可能になった。

【００２４】プログラムカウンタ１５は、次にフェッチ
する命令の図１に示す外部メモリ２上のアドレスを指し
示す。プログラムカウンタ１５が指し示す外部メモリ２
のアドレスは、原則として、１クロックサイクル毎に、
所定の間隔で自動的にインクリメントされる。なお、プ
ログラムカウンタ１５が指し示すアドレスの更新は、Ｉ
Ｆステージにおいて命令の読み出しを行う前に行われ
る。また、ハードウェアＮＯＰ命令のＩＦステージで
は、プログラムカウンタ１５が指し示すアドレスの更新
は行われない。

【００２５】アドレス演算モジュール１６は、外部メモ
リ２上のアクセスを行うデータのアドレスを算出する。
当該アドレスは、アドレスのバイト境界に応じて、自動
インクリメント機能によって生成される。

【００２６】命令デコーダ１７は、外部メモリ２から読
み出され命令バス上を伝送する命令をデコードして制御
信号を生成すると共に、命令パイプライン処理の制御を
統括して行う。なお、プロセッサ１は、図３に示される
ように、ＩＦステージ３０、ＲＦステージ３１、ＥＸス
テージ３２、ＭＥＭステージ３３およびＷＢステージ３
４からなる５段命令パイプライン方式を採用している。
ここで、ＩＦステージ３０、ＲＦステージ３１、ＥＸス
テージ３２、ＭＥＭステージ３３およびＷＢステージ３
４が、それぞれ本発明の命令フェッチステージ、デコー
ドステージ、演算ステージ、メモリアクセスステージお
よびライトバックステージに対応している。

【００２７】各ステージの処理を簡単に説明すると、Ｉ
Ｆステージ３０では、プログラムカウンタ１５が指し示
す外部メモリ２上のアドレスを更新し、当該更新したア
ドレスから命令を読み込む（フェッチする）。ＲＦステ
ージ３１では、ＩＦステージ３０で読み込んだ命令のデ
コードを行い、必要に応じて、汎用レジスタ群１０の汎
用（データ）レジスタからデータを読み出す。また、Ｅ
Ｘステージ３２では、必要に応じて、ＲＦステージ３１
で汎用レジスタから読み出したデータを用いて、ＡＬＵ
モジュール１２、乗算モジュール１３および除算モジュ
ール１４の何れかにおいて演算を行う。ＭＥＭステージ
３３では、必要に応じて外部メモリ２にアクセスを行
う。ＷＢステージ３４では、ＥＸステージ３２で演算が
行われた場合に、当該演算の結果を汎用レジスタに書き
込む。

【００２８】また、命令デコーダ１７は、デコードした
命令が、４段命令パイプライン方式のプロセッサ用に開
発されたプログラムの分岐命令および復帰命令のいずれ
かの命令であると判断すると、これらの命令を５段命令
パイプライン方式で正確に動作させるために、１個のハ
ードウェアＮＯＰ(Non OPeration) 命令を自動的に挿入
するように制御を行う。このように１個のハードウェア
ＮＯＰ命令を挿入することとした理由について後述す
る。ここで、分岐命令および復帰命令が、本発明の第１
の命令に対応している。また、後述する分岐先の命令お
よび復帰先の命令が本発明の第２の命令に対応してい
る。

【００２９】命令デコーダ１７は、ハードウェアＮＯＰ
命令の挿入に応じて、当該ハードウェアＮＯＰ命令のＩ
Ｆステージにおいて、プログラムカウンタ１５が指し示
すアドレスのインクリメントおよび命令のフェッチ動作
を行わないように制御する。また、命令デコーダ１７
は、ハードウェアＮＯＰ命令の挿入に応じて、当該ハー
ドウェアＮＯＰ命令のＲＦステージ、ＥＸステージ、Ｍ
ＥＭステージおよびＷＢステージにおいて、何も処理を
行わないように制御する。

【００３０】また、命令デコーダ１７は、デコードした
命令が、４段命令パイプライン方式のプロセッサ用に開
発されたプログラムの分岐命令および復帰命令以外の命
令であると判断すると、ハードウェアＮＯＰ命令の挿入
は行わずに、通常通り、ＩＦステージで読み込んだ命令
のデコードを行う。

【００３１】制御レジスタ群１８は、割り込み制御およ
びデバック処理などに用いられる３２ビットの１０本の
制御レジスタを備えている。割り込みコントローラ１９
は、プログラムカウンタ１５が割り込み時に指し示すア
ドレスの外部メモリ２への退避や、スタックポインタの
操作などの割り込み制御を統括して行う。

【００３２】以下、４段命令パイプライン方式のプロセ
ッサ用に開発されたプログラムに記述された分岐命令お
よび復帰命令を、図３に示す５段命令パイプライン方式
のプロセッサ１で実行する際に、命令デコーダ１７が、
分岐命令およひ復帰命令の後に１個のハードウェアＮＯ
Ｐ命令を自動的に挿入するとした理由について説明す
る。

【００３３】先ず、前述した４段命令パイプライン方式
と本実施形態の５段命令パイプライン方式とで分岐命
令、ロード命令および復帰命令を実行する際に必要とさ
れるディレイスロット命令の数を対比して説明する。分岐命令 ４段命令パイプライン方式のプロセッサで分岐命令を実
行する場合には、分岐先のアドレス「Ｊａｄｄｒ」がＲ
Ｆ／ＥＸステージで決定するため、図４に示すように、
分岐命令をクロックサイクル「１」でフェッチした場合
には、分岐先の命令をフェッチするのはクロックサイク
ル「３」になる。すなわち、分岐命令の直後に１個のデ
ィレイスロット命令を挿入する必要がある。また、５段
命令パイプライン方式のプロセッサで分岐命令を実行す
る場合には、分岐完のアドレス「Ｊａｄｄｒ」がＥＸス
テージで決定するため、図５に示すように、分岐命令を
クロックサイクル「１」でフェッチした場合には、分岐
先の命令をフェッチするのはクロックサイクル「４」に
なる。すなわち、分岐命令の後に２個のディレイスロッ
ト命令を挿入する必要がある。

【００３４】ロード命令 ４段命令パイプライン方式のプロセッサでロード命令を
実行する場合には、データがロードされるのがＭＥＭス
テージであるため、図６に示すように、ロードしたデー
タを使用する命令は、ロード命令のＭＥＭステージの次
のクロックサイクルでＲＦ／ＥＸステージを行う必要が
ある。すなわち、図６に示すように、クロックサイクル
「１」でロード命令をフェッチした場合には、クロック
サイクル「３」で、ロードしたデータの使用命令をフェ
ッチする必要があり、ロード命令の直後に１個のディレ
イスロット命令を挿入する必要がある。また、５段命令
パイプライン方式のプロセッサでロード命令を実行する
場合には、データがロードされるのがＭＥＭステージで
あるため、図７に示すように、ロードしたデータを使用
する命令は、ロード命令のＭＥＭステージの次のクロッ
クサイクルでＥＸステージを行う必要がある。すなわ
ち、図７に示すように、クロックサイクル「１」でロー
ド命令をフェッチした場合には、クロックサイクル
「３」で、ロードしたデータを使用する命令はフェッチ
する必要があり、ロード命令の直後に１個のディレイス
ロット命令を挿入する必要がある。

【００３５】復帰命令 ４段命令パイプライン方式のプロセッサで復帰命令を実
行する場合には、当該復帰命令のＭＥＭステージで、ス
タックポインタＳＰが指し示す外部メモリ上のアドレス
に記憶されているアドレス〔ＳＰ〕を読み込み、ＷＢス
テージで、当該読み込んだアドレスをプログラムカウン
タに設定する。そのため、図８に示すように、復帰命令
のＷＢステージの次のクロックサイクルで復帰先の命令
のＩＦステージを行う必要がある。すなわち、図８に示
すように、復帰命令をクロックサイクル「１」でフェッ
チした場合には、復帰先の命令はクロックサイクル
「５」でフェッチする必要があり、復帰命令の後に３個
のディレイスロット命令を挿入する必要がある。

【００３６】また、５段命令パイプライン方式のプロセ
ッサで復帰命令を実行する場合にも、当該復帰命令のＭ
ＥＭステージで、スタックポインタＳＰが指し示す外部
メモリ２上のアドレスに記憶されているアドレス〔Ｓ
Ｐ〕を読み込み、ＷＢステージで、当該読み込んだアド
レスをプログラムカウンタ１５に設定する。そのため、
図９に示すように、復帰命令のＷＢステージの次のクロ
ックサイクルで復帰元の命令のＩＦステージを行う必要
がある。すなわち、図９に示すように、復帰命令をクロ
ックサイクル「１」でフェッチした場合には、復帰先の
命令はクロックサイクル「６」でフェッチする必要があ
り、復帰命令の後に４個のディレイスロット命令を挿入
する必要がある。

【００３７】上述した４段命令パイプライン方式と本実
施形態の５段命令パイプライン方式とで分岐命令、ロー
ド命令および復帰命令を実行する際に必要とされるディ
レイスロット命令の数をまとめると図１０に示すように
なる。図１０から分かるように、４段命令パイプライン
方式と本実施形態の５段命令パイプライン方式とでは、
ディレイスロット命令の数が、ロード命令については同
じであるが、分岐命令および復帰命令については、５段
命令パイプライン方式の方が１１個多くなっている。従
って、４段命令パイプライン方式のプロセッサ向けに開
発されたプログラムを、５段命令パイプライン方式を採
用するプロセッサ１で実行する場合には、分岐命令およ
び復帰命令を実行する際に、当該ディレイスロット命令
の数の相違の問題を解決する必要がある。すなわち、プ
ロセッサ１では、前述したように、命令デコーダ１７に
おいて、デコードした命令が、４段命令パイプライン方
式のプロセッサ用に開発されたプログラムの分岐命令お
よび復帰命令のいずれがの命令であると判断すると、こ
れらの命令を５段命令パイプライン方式で正確に動作さ
せるために、１個のハードウェアＮＯＰ(Non OPeratio
n) 命令を自動的に挿入するように制御することで、４
段命令パイプライン方式向けに開発されたプログラムと
の互換性を保っている。

【００３８】以下、４段命令パイプライン方式のプロセ
ッサ用に開発されたプログラムに記述された分岐命令お
よび復帰命令を、図３に示す５段命令パイプライン方式
のプロセッサ１で実行する際の動作について説明する。

【００３９】分岐命令実行時の動作 図１１は、４段命令パイプライン方式のプロセッサ向け
に開発されたプログラムに含まれる分岐命令を図３に示
す５段命令パイプライン方式で実行する際の動作を説明
するための図である。クロックサイクル「１」：分岐命
令６０のＩＦステージが行われ、図２に示すブログラム
カウンタ１５によって指し示される図１に示す外部メモ
リ２のアドレスがアドレス「ＰＣ」に固定長「２」だけ
インクリメントされ、当該アドレス「ＰＣ」から読み込
まれた分岐命令６０が命令パスに伝送される（フェッチ
される）。

【００４０】クロックサイクル「２」：クロックサイク
ル「１」でフェッチされた分岐命令６０のＲＦステージ
が行われ、当該分岐命令６０が命令デコーダ１７でデコ
ードされる。これにより、クロックサイクル「３」〜
「７」において、ハードウェアＮＯＰ命令６２に応じた
ＩＦ，ＲＦ，ＡＬＵ，ＭＥＭおよびＷＢステージを行う
ことが決定される。また、ディレイスロット命令６１の
ＩＦステージが行われ、プログラムカウンタ１５が指し
示す外部メモリ２のアドレスがアドレス「ＰＣ＋２」に
インクリメントされ、当該アドレス「ＰＣ＋２」に記憶
されているディレイスロット命令６１がフェッチされ
る。当該ディレイスロット命令６１は、４段命令パイプ
ライン方式のプロセッサ向けに開発されたプログラム中
に予め記述されている。

【００４１】クロックサイクル「３」：分岐命令６０の
ＥＸステージが行われ、図２に示すアドレス演算モジュ
ール１６において、分岐先の命令６３のアドレス「Ｊａ
ｄｄｒ」が計算されれる。また、ディレイスロット命令
６１のＲＦステージが行われ、命令デコーダ１７でデコ
ードされる。また、ハードウェアＮＯＰ命令６２のＩＦ
ステージが行われるが、何の命令もフェッチされず、プ
ログラムカウンタ１５が指し示すアドレスのインクリメ
ントも行われない。すなわち、プログラムカウンタ１５
は、アドレス「ＰＣ＋２」を継続して指し示す。

【００４２】クロックサイクル「４」：分岐命令６０の
ＭＥＭステージ、ディレイスロット命令６１のＥＸステ
ージおよびハードウェアＮＯＰ命令６２のＲＦステージ
が行われるが、これらのステージでは何も処理は行われ
ない。但しディレイスロット命令６１が演算を行う命令
であれば、ＥＸステージで演算処理が行われる。さら
に、分岐先の命令６３のＩＦステージが行われ、クロッ
クサイクル「３」で計算されたアドレス「Ｊａｄｄｒ」
がプログラムカウンタ１５に設定され、外部メモリ２の
アドレス「Ｊａｄｄｒ」から、分岐先の命令６３が命令
バスに伝送される。

【００４３】クロックサイクル「５」：分岐命令６０の
ＷＢステージ、ディレイスロット命令６１のＭＥＭステ
ージおよびハードウェアＮＯＰ命令６２のＥＸステージ
が実行されるが、これらのステージでは何も処理は行わ
れない。但しディレイスロット命令６１がメモリアクセ
スを行う命令であれば、ＭＥＭステージでメモリアクセ
スが行われる。また、分岐先の命令６３のＲＦステージ
では、命令デコーダ１７において当該分岐先の命令６３
のデコードおよび必要に応じてレジスタフェッチ処理が
行われる。

【００４４】クロックサイクル「６」：ディレイスロッ
ト命令６１のＷＢステージおよびハードウェアＮＯＰ命
令６２のＭＥＭステージが行われるが、これらのステー
ジでは何ら処理は行われない。但しディレイスロット命
令６１が、演算実行結果等のデータ格納が必要な命令で
あれば、ＷＢステージで図２に示す汎用レジスタ群１０
の汎用レジスタにデータが書き込まれる。また、分岐先
の命令６３のＥＸステージでは、当該分岐先の命令６３
が演算命令である場合には、図１に示すＡＬＵモジュー
ル１２、乗算モジュール１３あるいは除算モジュール１
４において所定の演算が行われる。

【００４５】クロックサイクル「７」：ハードウェアＮ
ＯＰ命令６２のＷＢステージが行われるが、これらのス
テージでは何も処理は行われない。分岐先の命令６３の
ＭＥＭステージでは、当該分岐先の命令６３が演算命令
である場合には何も行われず、当該分岐先の命令６３が
ロード命令あるいはストア命令である場合には、外部メ
モリ２に対してのアクセスが行われる。

【００４６】クロックサイクル「８」：分岐先の命令６
３のＷＢステージでは、当該分岐先の命令６３が演算命
令である場合には演算結果が図２に示す汎用レジスタ群
１０の汎用レジスタに書き込まれ、当該分岐先の命令６
３が演算命令でない場合には何ら処理は行われない。

【００４７】以上説明したように、プロセッサ１によれ
ば、４段命令パイプライン方式のプロセッサ向けに開発
されたプログラムに含まれる分岐命令６０を実行する場
合に、図１１に示すように、分岐命令６０が命令デコー
ダ１７においてデコードされることで、ディレイスロッ
ト命令６１の直後にハードウェアＮＯＰ命令６２が自動
的に挿入された場合と同等の処理が行われる。そのた
め、５段命令パイプライン処理において、分岐先の命令
６３のＩＦステージは、分岐命令６０のＥＸステージの
クロックサイクル「３」の次のクロックサイクル「４」
で実行され、分岐先の命令６３のＩＦステージを実行す
る前に分岐先のアドレスが確定していることが保証され
る。

【００４８】復帰命令実行時の動作 図１２は、４段命令パイプライン方式のプロセッサ向け
に開発されたプログラムに含まれる復帰命令を図３に示
す５段命令パイプライン方式で実行する際の動作を説明
するための図である。なお、復帰命令は、その以前に実
行された分岐命令に応じて分岐先の命令を実行した後
に、復帰先のアドレスに復帰して命令を実行するために
用いられる。

【００４９】クロックサイクル「１」：復帰命令７０の
ＩＦステージが行われ、図２に示すプログラムカウンタ
１５によって指し示される外部メモリ２上のアドレスが
アドレス「ＰＣ」にインクリメントされ、当該アドレス
「ＰＣ」に記憶されだ復掃命令７０が命令パスにに読み
出される（フェッチされる）。

【００５０】クロックサイクル「２」：クロックサイク
ル「１」でフェッチされた復帰命令７０のＲＦスチージ
が行われ、当該復帰命令Ｔ０が命令デコーダ１７でデコ
ードされる。これにより、クロックサイクル「３」〜
「７」において、ハードウェアＮＯＰ命令７２に応じた
ＩＦ，ＲＦ，ＡＬＵ，ＭＥＭおよびＷＢステージを行う
ことが決定される。また、ディレイスロット命令７１の
ＩＦステージが行われ、プログラムカウンタ１５が指し
示す外部メモリ２のアドレスがアドレス「ＰＣ＋２」に
インクリメントされ、当該アドレス「ＰＣ＋２」に記憶
されているディレイスロット命令７１がフェッチされ
る。当該ディレイスロット命令７１は、４段命令パイプ
ライン方式のプロセッサ向けに開発されたプログラム中
に予め記述されている。

【００５１】クロックサイクル「３」：復帰命令７０の
ＥＸステージが行われ、次のＭＥＭステージでメモリア
クセスするためのアドレス計算が行われる。またディレ
イスロット命令７１のＲＦステージが行われ、命令デコ
ーダ１７でデコードされる。また、ハードヴェアＮＯＰ
命令７２のＩＦステージが行われるが、命令のフェッチ
およびプログラムカウンタ１５が指し示すアドレスの更
新は行われない。すなわち、プログラムカウンタ１５が
指し示すアドレスはアドレス「ＰＣ＋２」を保持する。

【００５２】クロックサイクル「４」：復帰命令７０の
ＭＥＭステージが行われ、スタックポインタレジスタに
記憶されたスタックポインタによって指し示される外部
メモリ２上のアドレス「ＳＰ」にアクセスが行われ、ア
ドレス「ＳＰ」に記憶されていたアドレス〔ＳＰ〕が読
み出される。また、ディレイスロット命令７１のＥＸス
テージが行われ、演算処理を行う命令であれば図１に示
すＡＬＵモジュール１２、乗算モジュール１３あるいは
除算モジュール１４において所定の演算が行われる。ま
たハードウェアＮＯＰ命令７２のＲＦステージが行われ
るが、このステージでは何も処理は行われない。さら
に、ディレイスロット命令７３のＩＦステージが行わ
れ、プログラムカウンタ１５が指し示すアドレスが「Ｐ
Ｃ＋４」にインクリメントされ、当該アドレス「ＰＣ＋
４」からディレイスロット７３が読み出される。当該デ
ィレイスロット命令７３は、４段命令パイプライン方式
のプロセッサ向けに開発されたプログラム中に予め記述
されている。

【００５３】クロックサイクル「５」：復帰命令７０の
ＷＢステージが行われ、クロックサイクル「４」で外部
ノモリ２から読み込まれたアドレス〔ＳＰ〕が制御レジ
スタに書き込まれる。すなわち、アドレス〔ＳＰ〕が、
プログラムカウンタ１５に設定可能になる。また、ディ
レイスロット命令７１のＭＥＭステージが行われ、その
命令がメモリアクセスを行うものであれば、メモリアク
セスを行う。ハードウェアＮＯＰ命令７２のＥＸステー
ジでは何も処理は行われない。ディレイスロット命令７
３のＲＦステージでは、命令デコーダ１７でその命令が
デコードされる。また、ディレイスロット命令７４のＩ
Ｆステージが行われ、プログラムカウンタ１５が指し示
すアドレスがアドレス「ＰＣ＋６」にインクリメントさ
れ、アドレス「ＰＣ＋６」からディレイスロット７４が
読み出される。当該ディレイスロット命令７４は、４段
命令パイプライン方式のプロセッサ向けに開発されたプ
ログラム中に予め記述されている。

【００５４】クロックサイクル「６」：ディレイスロッ
ト７１のＷＢステージ、ハードウェアＮＯＰ命令７２の
ＭＥＭステージ、ディレイスロット７３のＥＸステージ
が行われるが、これらのステージでは何も処理は行われ
ない。但し、ディレイスロット命令７１が演算実行結果
のデータ格納が必要な命令であれば、図２に示す汎用レ
ジスタ群１０の汎用レジスタにデータが書き込まれる。
またディレイスロット命令７３が演算処理を行う命令で
あれば図１に示すＡＬＵモジュール１２、乗算モジュー
ル１３あるいは除算モジュール１４において所定の演算
が行われる。また、復帰先の命令７５のＩＦステージが
行われ、制御レジスタに記憶されている復帰先のアドレ
ス〔ＳＰ〕が、プログラムカウンタ１５に設定され、外
部メモリ２上のアドレス〔ＳＰ〕から復帰先の命令７５
が命令バスに読み込まれる。

【００５５】クロックサイクル「７」：ハードウェアＮ
ＯＰ命令７２のＷＢステージ、ディレイスロット７３の
ＭＥＭステージおよびディレイスロット７４のＥＸステ
ージが行われるが、これらのステージでは何も処理は行
われない。但しディレイスロット命令７３がメモリアク
セスを行うものであれば、ディレイスロット７３のＭＥ
Ｍステージでメモリメモリアクセスを行う。またディレ
イスロット命令７４が演算処理を行う命令であれば図２
に示すＡＬＵモジュール１２、乗算モジュール１３ある
いは除算モジュール１４において所定の演算が行われ
る。また、復帰先の命令７５のＲＦステージが行われ、
当該復帰先の命令７５のデコードおよび必要に応じてレ
ジスタフェッチ処理が行われる。

【００５６】クロックサイクル「８」：ディレイスロッ
ト命令７３のＷＢステージおよびディレイスロット７４
のＭＥＭステージが行われるが、これらのステージでは
何も処理は行われない。但し、ディレイスロット命令７
３が演算実行結果等のデータ格納が必要な命令であれ
ば、図２に示す汎用レジスタ群１０の汎用レジスタにデ
ータが書き込まれる。ディレイスロット命令７４がメモ
リアクセスを行うものであれば、ディレイスロット７４
のＭＥＭステージでメモリメモリアクセスを行う。ま
た、復帰先の命令７５のＥＸステージでは、当該復帰先
の命令７５が演算命令である場合には、所定の演算が行
われる。

【００５７】クロックサイクル「９」：ディレイスロッ
ト命令７４のＷＢステージが行われるが、ディレイスロ
ット命令７４が演算実行結果等のデータ格納が必要な命
令であれば、図２に示す汎用レジスタ群１０の汎用レジ
スタにデータが書き込まれる。復帰先の命令７５のＭＥ
Ｍステージでは、当該復帰先の命令７５が演算命令であ
る場合には何も行われず、当該復帰先の命令７５がロー
ド命令あるいはストア命令である場合には、外部メモリ
２に対してのアクセスが行われる。

【００５８】クロックサイクル「１０」：復帰先の命令
７５のＷＢステージでは、当該復帰先の命令７５が演算
命令である場合には演算結果が図２に示す汎用レジスタ
群１０の汎用レジスタに書き込まれ、当該復帰先の命令
７５が演算命令でない場合には何も処理は行われない。

【００５９】以上説明したように、プロセッサ１によれ
ば、４段命令パイプライン方式のプロセッサ向けに開発
されたプログラムに含まれる復帰命令７０を実行する場
合に、図１２に示すように、復帰命令７０が命令デコー
ダ１７においてデコードされたときに、ハードウェアＮ
ＯＰ命令７２が自動的に挿入される。そのため、５段命
令パイプライン処理において、復帰先の命令７５のＩＦ
ステージは、復帰命令７０のＷＢステージのクロックサ
イクル「５」の次のクロックサイクル「６」で実行さ
れ、復帰先の命令７５のＩＦステージを実行する前に復
帰先のアドレスがプログラムカウンタ１５に設定可能に
なっていることが保証される。

【００６０】なお、４段命令パイプライン方式のプロセ
ッサ用に開発されたプログラムに記述された分岐命令お
よび復帰命令以外の命令をプロセッサ１で実行する場合
には、ハードウェアＮＯＰ命令の挿入は行わずに、図１
４に示すように、プログラムカウンタ１５が指し示す外
部メモリ２上のアドレスを順次に「２」だけインクリメ
ントして命令を実行する。

【００６１】以上説明したように、プロセッサ１によれ
ば、４段命令パイプライン方式向けに開発されたプログ
ラムをそのまま動作させても正確な動作結果を得ること
ができる。その結果、４段命令パイプライン方式向けに
開発されたプログラムの資源を、プログラムやコンパイ
ラに変更を加えることなく、有効に活用できる。また、
従来からある４段命令パイプライン方式のプロセッサと
命令互換にしたことで、プロセッサの切り換えを簡単に
行うことができる。さらに、プロセッサ１によれば、命
令コードとして、４段命令パイプライン方式のプロセッ
サと同一のものを用いることで、プログラマに、プロセ
ッサの違いを意識させずにプログラムを作成させること
ができる。

【００６２】本発明は上述した実施形態には限定されな
い。例えば、図１２を用いて前述した、４段命令パイプ
ライン処理向けに開発されたプログラムの復帰命令を実
行する場合に、ハードウェアＮＯＰ命令７２をディレイ
スロット７１の直後に挿入する場合を例示したが、ハー
ドウェアＮＯＰ命令７２を、例えばディレイスロット７
３あるいは７４の直後に揮入するようにしてもよい。

【００６３】また、上述した実施形態では、本発明にお
ける「ｎ」および「ｍ」として、それぞれ「５」および
「１」を用いた場合を例示したが、「ｎ≧３」および
「１≦ｍ≦ｎ−１」の条件を満たせば、「ｎ」および
「ｍ」の値は特に限定されない。

【００６４】また、上述した実施形態では、第１の命令
として、分岐命令および復帰命令を例示したが、命令パ
イプライン処理のステージ数の相違により、ディレイス
ロット命令の数が異なる命令であれば、特に限定されな
い。

【００６５】

【発明の効果】以上説明したように、本発明のプロセッ
サおよびパイプライン処理制御方法によれば、（ｎ−
ｍ）個のステージを持つパイプライン処理のプロセッサ
向けに作成されたプログラムを、当該プログラムおよび
コンパイラに変更を加えることなく、そのまま実行する
ことができる。そのため、（ｎ−ｍ）個のステージを持
つパイプライン処理のプロセッサ向けに作成されたプロ
グラムを有効に活用できる。また、本発明のプロセッサ
およびパイプライン処理制御方法によれば、（ｎ−ｍ）
個のステージを持つパイプライン処理のプロセッサ向け
に作成されたプログラムおよび当該プログラムのコンパ
イラに変更を加える必要がないため、当該変更に伴うバ
グの発生を回避できると共に、ユーザの作業負荷をなく
せる。

【図面の簡単な説明】

【図１】図１は、本発明の実施形態のプロセッサおよび
外部メモリとの接続関係を説明するための図である。

【図２】図２は、図１に示すプロセッサの構成図であ
る。

【図３】図３は、図２に示すプロセッサの５段命令パイ
プライン処理およびバイパスロジックモジュールを説明
するための図である。

【図４】図４は、一般的な４段命令パイプライン処理に
おいて、４段命令パイプライン方式向けに記述されたプ
ログラムの分岐命令を実行する場合のディレイスロット
命令を説明するための図である。

【図５】図５は、一般的な５段命令パイプライン処理に
おいて、５段命令パイプライン方式向けに記述されたプ
ログラムの分岐命令を実行する場合のディレイスロット
命令を説明するための図である。

【図６】図６は、一般的な４段命令パイプライン処理に
おいて、４段命令パイプライン方式向けに記述されたプ
ログラムのロード命令を実行する場合のディレイスロッ
ト命令を説明するための図である。

【図７】図７は、一般的な５段命令パイプライン処理に
おいて、５段命令パイプライン方式向けに記述されたプ
ログラムのロード命令を実行する場合のディレイスロッ
ト命令を説明するための図である。

【図８】図８は、一般的な４段命令パイプライン処理に
おいて、４段命令パイプライン方式向けに記述されたプ
ログラムの復帰命令を実行する場合のディレイスロット
命令を説明するための図である。

【図９】図９は、一般的な５段命令パイプライン処理に
おいて、５段命令パイプライン方式向けに記述されたプ
ログラムの復帰命令を実行する場合のディレイスロット
命令を説明するための図である。

【図１０】図１０は、図４〜図９に示す４段命令パイプ
ライン方式と５段命令パイプライン方式のディレイスロ
ット命令の数を示す図である。

【図１１】図１１は、４段命令パイプライン方式のプロ
セッサ向けに開発されたプログラムに含まれる分岐命令
を図３に示す本実施形態の５段命令パイプライン方式で
実行する際の動作を説明するための図である。

【図１２】図１２は、４段命令パイプライン方式のプロ
セッサ向けに開発されたプログラムに含まれる復帰命令
を図３に示す本実施形態の５段命令パイプライン方式で
実行する際の動作を説明するための図である。

【図１３】図１３は、４段命令パイプライン処理の一例
を説明するための図である。

【図１４】図１４は、４段命令パイプライン処理の一例
を説明するための図である。

【符号の説明】

１…プロセッサ、２…外部メモリ、１０…汎用レジスタ
群、１１…バイパスロジックモジュール、１２…ＡＬＵ
モジュール、１２ａ…算術演算モジュール、１２ｂ…論
理演算モジュール、１２ｃ…シフト演算モジュール、１
３…乗算モジュール、１４…除算モジュール、１５…プ
ログラムカウンタ、１６…アドレス演算モジュール、１
７…命令デコーダ、１８…制御レジスタ群、１９…割り
込みコントロ一ラ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 阪本 幸弘 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 5B013 AA11 AA12

Claims (14)

【特許請求の範囲】
1. 【請求項１】命令実行をｎ（ｎ≧３）個のステージに分
   割して順次に行い、連続した模数の命令の異なるステー
   ジを並列に実行してパイプライン処理を行うプロセッサ
   において、 １≦ｍ≦ｎとした場合に、（ｎ−ｍ）個のステージを持
   つパイプライン処理で実行したときに、第１の命令の所
   定のステージの実行に応じて内部状態が確定した後に、
   第２の命令の所定のステージが実行されるように、前記
   第１の命令と前記第２の命令との間に単数または複数の
   第１の遅延用命令が挿入されたプログラムを実行する場
   合に、前記第１の命令と前記第２の命令との問に前記第
   １の遅延用命令に加えてｍ個の第２の遅延用命令が挿入
   されている場合と同等の処理を前記ｎ個のステージが行
   うように、前記ｎ個のステージにおける処理を制御する
   パイプライン処理制御手段を有するプロセッサ。
2. 【請求項２】前記第１の命令は、パイプライン処理のス
   テージの数に応じて、必要とされる前記第１の遅延用命
   令の数が異なる命令である請求項１に記載のプロセッ
   サ。
3. 【請求項３】外部メモリから読み込もうとする命令が記
   憶されている前記外部メモリのアドレスを指し示すプロ
   グラムカウンタと、 前記読み込んだ命令をデコードするデコード手段と、 前記デコード手段のデコード結果に応して演算を行う演
   算手段と、 データを記憶する複数のデータレジスタとを有し、 前記ｎ個のステージは、 前記プログラムカウンタが指し示す前記外部メモリのア
   ドレスから命令を読み込む命令フェッチステージと、 前記読み込んだ命令を前記デコード手段でデコードする
   デコードステージと、 前記デコード手段のデコード結果に基づいて、必要に応
   じて前記演算手段で演算を行う演算ステージと、 必要に応じて前記外部メモリにアクセスを行うメモリア
   クセスステージと、 必要に応じて前記演算の結果を前記データレジスタに書
   き込むライトバックステージとを少なくとも有する請求
   項１に記載のプロセッサ。
4. 【請求項４】前記第１の命令は、分岐命令であり、 前記第２の命令は、分岐先の命令である請求項１に記載
   のプロセッサ。
5. 【請求項５】前記第１の命令は、分岐命令であり、 前記第２の命令は、分岐先の命令であり、 前記第１の命令の前記演算ステージで、前記第２の命令
   が記憶されている前記外部メモリのアドレスを決定する
   ことで前記内部状態を確定する請求項３に記載のプロセ
   ッサ。
6. 【請求項６】前記第２の命令の命令フェッチステージ
   で、前記決定されたアドレスを前記プログラムカウンタ
   に設定し、前記外部メモリの当該アドレスから前記第２
   の命令を読み込む請求項５に記載のプロセッサ。
7. 【請求項７】前記第１の命令は、分岐先から復帰先に復
   帰することを指示する復帰命令であり、 前記第２の命令は、前記復帰先の命令である請求項１に
   記載のプロセッサ。
8. 【請求項８】前記第１の命令は、分岐先から復帰先に復
   帰することを指示する復帰命令であり、 前記第２の命令は、前記復帰先の命令であり、 前記第１の命令のメモリアクセスステージで、前記外部
   メモリから前記第２の命令が記憶されている前記外部メ
   モリ上のアドレスを読み込み、前記第１の命令のライト
   バックステージで、前記読み込んだ前記第２の命令が記
   憶されている外部メモリ上のアドレスを前記プログラム
   カウンタに設定可能にすることで前記内部状態を確定す
   る請求項３に記載のプロセッサ。
9. 【請求項９】前記第２の命令の命令フェッチステージ
   で、前記読み込んだ前記第２の命令が記憶されている外
   部メモリ上のアドレスを前記プログラムカウンタに設定
   し、前記外部メモリ上の当該アドレスから前記第２の命
   令を読み込む請求項８に記載のプロセッサ。
10. 【請求項１０】前記第１の遅延命令の命令フェッチステ
    ージでは、前記プログラムカウンタが指し示す外部メモ
    リのアドレスを更新した後に、当該更新した外部メモリ
    のアドレスから前記第１の遅延命令を読み込み、 前記第１の遅延命令の前記デコードステージ、前記演算
    ステージ、前記メモリアクセスステージおよび前記ライ
    トバックステージでは、前記第１の遅延命令の内容に応
    じた処理を行う請求項３に記載のプロセッサ。
11. 【請求項１１】前記パイプライン処理制御手段は、前記
    第２の遅延命令の命令フェッチステージで、前記プログ
    ラムカウンタの更新および前記外部メモリからの命令の
    読み込みを行わないように制御し、 前記第２の遅延命令の前記デコードステージ、前記演算
    ステージ、前記メモリアクセスステージおよび前記ライ
    トバックステージでは、何も処理を行わないように制御
    する請求項３に記載のプロセッサ。
12. 【請求項１２】前記ステージの各々は、１クロックサイ
    クルで実行される請求項１に記載のプロセッサ。
13. 【請求項１３】前記（ｎ−ｍ）個のステージを持つパイ
    プライン処理は、 プログラムカウンタが指し示す外部メモリのアドレスか
    ら命令を読み込む命令フェッチステージと、 前記読み込んだ命令をデコードし、当該デコードの結果
    に基づいて、必要に応じて演算を行うデコード・演算ス
    テージと、 必要に応じて前記外部メモリにアクセスを行うメモリア
    クセスステージと、 必要に応じて前記演算の結果をデータレジスタに書き込
    むライトバックステージとを少なくとも有し、 各ステージを１クロックサイクルで実行する請求項１に
    記載のプロセッサ。
14. 【請求項１４】命令実行をｎ（ｎ≧３）個のステージに
    分割して順次に行い、連続した複数の命令の異なるステ
    ージを並列に実行するパイプライン処理を制御するパイ
    プライン処理制御方法において、 １≦ｍ≦ｈ−１とした場合に、（ｎ−ｍ）個のステージ
    を持つパイプライン処理で実行したときに、第１の命令
    の所定のステージの実行に応じて内部状態が確定した後
    に、第２の命令の所定のステージが実行されるように、
    前記第１の命令と前記第２の命令との間に単数または複
    数の第１の遅延用命令が揮入されたプログラムを実行す
    る場合に、前記第１の命令と前記第２の命令との問に前
    記第１の遅延用命令に加えてｍ個の第２の遅延用命令が
    挿入されている場合と同等の処埋を前記ｎ個のステージ
    が行うように、前記ｎ個のステージにおける処理を制御
    するパイプライン処理制御方法。