JPS61256438A - マイクロプロセツサ - Google Patents
マイクロプロセツサInfo
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- JPS61256438A JPS61256438A JP60099921A JP9992185A JPS61256438A JP S61256438 A JPS61256438 A JP S61256438A JP 60099921 A JP60099921 A JP 60099921A JP 9992185 A JP9992185 A JP 9992185A JP S61256438 A JPS61256438 A JP S61256438A
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- data
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/3804—Details
- G06F2207/3808—Details concerning the type of numbers or the way they are handled
- G06F2207/3812—Devices capable of handling different types of numbers
- G06F2207/3816—Accepting numbers of variable word length
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- Physics & Mathematics (AREA)
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- Computational Mathematics (AREA)
- Computing Systems (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、３２とットデータの演算処理を実行するマ
イクロプロセッサに関するものである。
イクロプロセッサに関するものである。
第２図は、例えばｒ Ｂｉｐｏｌａｒ Ｍｉｃｒｏｐｒ
ｏｃｅｓｓｏｒＬｏｇｉｃ ａｎｄ Ｉｎｔｅｒｆａｃ
ｅ Ｊ （Ａｄｖａｎｃｅｄ Ｍｉｃｒｏ Ｄｅｖｉｃ
ｅｓ。
ｏｃｅｓｓｏｒＬｏｇｉｃ ａｎｄ Ｉｎｔｅｒｆａｃ
ｅ Ｊ （Ａｄｖａｎｃｅｄ Ｍｉｃｒｏ Ｄｅｖｉｃ
ｅｓ。
ｉｎｃ １９８３年発行、５−５項ンに開示された３２
ビッドデータの演算処理を実行するマイクロプロセッサ
の一例を示すブロック図である。
ビッドデータの演算処理を実行するマイクロプロセッサ
の一例を示すブロック図である。
図において％ ＣＩｌ＆）、（ｌｂ）は３２ビットデ
ータを記憶する内部レジスタ部、（２＆）、（２ｂ）は
内部レジスタ部（ｌａ）、（ｌｂ）から読み出したデー
タをラッチする３２ビットのラッチ部、（３ａ）、（３
ｂ）は外部入力データとラッチ部（２ａ）、（２ｂ）の
出力データの選択を行なうｎビットのデータソース選択
部、（４）は３２ビットデータの演算処理を実行する演
算論理回路（以下ＡＬＵという）部、（５ａ）、（５ｂ
）は３２ビットデータの外部入力データライン、（６）
は演算結果出力データラインである。
ータを記憶する内部レジスタ部、（２＆）、（２ｂ）は
内部レジスタ部（ｌａ）、（ｌｂ）から読み出したデー
タをラッチする３２ビットのラッチ部、（３ａ）、（３
ｂ）は外部入力データとラッチ部（２ａ）、（２ｂ）の
出力データの選択を行なうｎビットのデータソース選択
部、（４）は３２ビットデータの演算処理を実行する演
算論理回路（以下ＡＬＵという）部、（５ａ）、（５ｂ
）は３２ビットデータの外部入力データライン、（６）
は演算結果出力データラインである。
次に動作について説明する。
内部レジスタ部（ｌａ）、（ｌｂ）から読み出されたｎ
ビットデータは、ラッチ部（２ａ）、（２ｂ）にラッチ
されるとともに、データソース選択部（３ａ）、（３ｂ
）に送られる。データソース選択部（３ａ）、（３ｂ）
ではラッチ部（２ａ）、（２ｂ）からの３２ビットデー
タと外部入力データライン（５ａ）、（５ｂ）から入力
された３２ビットの外部入力データとの選択が行なわれ
る。データソース選択部（３ａ）、（３ｂ）で選択され
た３２ビットのデータは、ＡＬＵ部（４）に送られ、Ａ
ＬＵ（４）でこの３２ビットのデータを用いて演算処理
が実行される。
ビットデータは、ラッチ部（２ａ）、（２ｂ）にラッチ
されるとともに、データソース選択部（３ａ）、（３ｂ
）に送られる。データソース選択部（３ａ）、（３ｂ）
ではラッチ部（２ａ）、（２ｂ）からの３２ビットデー
タと外部入力データライン（５ａ）、（５ｂ）から入力
された３２ビットの外部入力データとの選択が行なわれ
る。データソース選択部（３ａ）、（３ｂ）で選択され
た３２ビットのデータは、ＡＬＵ部（４）に送られ、Ａ
ＬＵ（４）でこの３２ビットのデータを用いて演算処理
が実行される。
ＡＬＵ部（４）での演算結果は、演算結果出力データラ
イン（６）から出力されるとともに、内部レジスタ部（
ｌａ）、（ｌｂ）に書き込まれる。
イン（６）から出力されるとともに、内部レジスタ部（
ｌａ）、（ｌｂ）に書き込まれる。
従来の３２ビットデータの演算処理を実行するマイクロ
プロセッサは上記のように構成されているので、羽ビッ
トデータの下位１６ビットデータのみの演算処理を実行
する場合にも、３２ビットデータの演算処理を実行しな
ければならず、上位１６ビットデータの演算処理を実行
する場合には、ブータラ３２ビットデータとしてＡＬＵ
（４１に入力後、下位側１６ビットにスワップし、３
２ビットデータの演算処理の実行後、上位側にスワップ
して出力しなければならない。従って、１６ビットデー
タの演算処理を実行する場合に、３２ビットデータの演
算処理能力があるにもかかわらず、１６ビットデータの
演算処理しかできず、また、上記のスワップ操作を実行
するマイクロプログラム処理が必要で、処理スピードが
遅くなるという問題があった。
プロセッサは上記のように構成されているので、羽ビッ
トデータの下位１６ビットデータのみの演算処理を実行
する場合にも、３２ビットデータの演算処理を実行しな
ければならず、上位１６ビットデータの演算処理を実行
する場合には、ブータラ３２ビットデータとしてＡＬＵ
（４１に入力後、下位側１６ビットにスワップし、３
２ビットデータの演算処理の実行後、上位側にスワップ
して出力しなければならない。従って、１６ビットデー
タの演算処理を実行する場合に、３２ビットデータの演
算処理能力があるにもかかわらず、１６ビットデータの
演算処理しかできず、また、上記のスワップ操作を実行
するマイクロプログラム処理が必要で、処理スピードが
遅くなるという問題があった。
この発明は上記のような問題点を解消するためになされ
たもので、ｎビットデータの演算処理を実行することが
できるとともに、１６ビットデータの演算処理を実行さ
せる場合には、上位１６ビットデータの演算処理と下位
１６ビットデータの演算処理を独立して並列に実行させ
ることができるマイクロプロセッサを提供することを目
的とする。
たもので、ｎビットデータの演算処理を実行することが
できるとともに、１６ビットデータの演算処理を実行さ
せる場合には、上位１６ビットデータの演算処理と下位
１６ビットデータの演算処理を独立して並列に実行させ
ることができるマイクロプロセッサを提供することを目
的とする。
この発明に係るマイクロプロセッサは、３２ビットデー
タの上位１６ビットデータの演算処理を実行する第１の
ＡＬＵ部と、３２ビットデータの下位１６ビットデータ
の演算処理を実行する第２のＡＬＵ部と、上記第１、第
２のＡＬＵ部のそれぞれに対応する１６ビットの内部レ
ジスタ部および１６ビットのラッチ部と、これらのラッ
チ部のそれぞれに対応する１６ビットデータの外部入力
データラインからの外部入力データと該ラッチ部からの
出力データとの選択を行なうデータソース選択部と、第
１、第２のＡＬＵ部に対する３２ビットデータ゛の演算
処理を実行するか、１６とットデータの演算処理を実行
するかの制御命令をデコードする制御命令デコード回路
と、３２ビットデータの演算処理を実行する場合に、第
２のＡＬＵ部からのステータス信号の外部への出力を禁
止するステータス信号禁止回路と、第２のＡＬＵ部から
のキャリーフラグ全３２ビットデータの演算処理を実行
する場合に第１のＡＬＵ部に与へ、１６ビットデータの
演算処理を実行する場合にロックするキャリーフラグ切
替回路を備え、３２ビットデータの演算処理を実行する
とともに、上位１６ビットデータの演算処理と下位１６
とットデータの演算処理を独立して並列に実行させるこ
とができるものである。
タの上位１６ビットデータの演算処理を実行する第１の
ＡＬＵ部と、３２ビットデータの下位１６ビットデータ
の演算処理を実行する第２のＡＬＵ部と、上記第１、第
２のＡＬＵ部のそれぞれに対応する１６ビットの内部レ
ジスタ部および１６ビットのラッチ部と、これらのラッ
チ部のそれぞれに対応する１６ビットデータの外部入力
データラインからの外部入力データと該ラッチ部からの
出力データとの選択を行なうデータソース選択部と、第
１、第２のＡＬＵ部に対する３２ビットデータ゛の演算
処理を実行するか、１６とットデータの演算処理を実行
するかの制御命令をデコードする制御命令デコード回路
と、３２ビットデータの演算処理を実行する場合に、第
２のＡＬＵ部からのステータス信号の外部への出力を禁
止するステータス信号禁止回路と、第２のＡＬＵ部から
のキャリーフラグ全３２ビットデータの演算処理を実行
する場合に第１のＡＬＵ部に与へ、１６ビットデータの
演算処理を実行する場合にロックするキャリーフラグ切
替回路を備え、３２ビットデータの演算処理を実行する
とともに、上位１６ビットデータの演算処理と下位１６
とットデータの演算処理を独立して並列に実行させるこ
とができるものである。
３２とットデータの演算処理を実行する場合は、第２の
ＡＬＵ部からのキャリーフラグが第１のＡＬＵ部に送ら
れ、両ＡＬＵ部が連結されて３２ビットデータの演算処
理を実行し、１６ビットデータの演算処理を実行する場
合は、第２のＡＬＵ部からのキャリ−フラグがロックさ
れ、各ＡＬＵ部で並行に独立して演算処理を実行させる
ことができる。このとき各ＡＬＵ部からのステータス信
号が外部に出力される。
ＡＬＵ部からのキャリーフラグが第１のＡＬＵ部に送ら
れ、両ＡＬＵ部が連結されて３２ビットデータの演算処
理を実行し、１６ビットデータの演算処理を実行する場
合は、第２のＡＬＵ部からのキャリ−フラグがロックさ
れ、各ＡＬＵ部で並行に独立して演算処理を実行させる
ことができる。このとき各ＡＬＵ部からのステータス信
号が外部に出力される。
第１図はこの発明の一実施例を示すブロック図であり、
図において（ｌｌａ） 、（ｌｌｂ）、（ｌｉｅ）、（
ｌｉｄ）は１６ビットデータを記憶する内部レジスタ部
、（１２ａ）。
図において（ｌｌａ） 、（ｌｌｂ）、（ｌｉｅ）、（
ｌｉｄ）は１６ビットデータを記憶する内部レジスタ部
、（１２ａ）。
（１２ｂ）、（１２ｃ）、（１２ｄ）はそれぞれ内部レ
ジスタ部（ｌｌａ）、（ｌｌｂ）、（ｌｉｄ）から読み
出したデータをラッチする１６ビットのラッチ部、（１
３ａ）、（１３ｂ）、（１３ｃ）。
ジスタ部（ｌｌａ）、（ｌｌｂ）、（ｌｉｄ）から読み
出したデータをラッチする１６ビットのラッチ部、（１
３ａ）、（１３ｂ）、（１３ｃ）。
（１３ｄ）は１６ビットの外部入力データとラッチ部（
１２ａ）、（１２ｂ）、（１２ｃ）、（１２ｄ）の出力
データの選択を行なう１６ビットのデータソース選択部
、（１４−１）は３２ビットデータの上位１６ビットデ
ータの演算処理を実行する第１のＡＬＵ部、（１４−２
）は３２ビットデータの下位１６ビットデータの演算処
理を実行する第２のＡＬＵ部、（１５Ｂ）、（１５ｂ）
Ｆｉ外部から上位１６ビットデータを入力する外部入
力データライン、（１５ｃ）、（１５ｄ）は外部から下
位１６ビットデータを入力する外部入力データライン、
（１６ａ）はＡＬＵ部（１４−１）の演算結果を出力す
る演算結果出力ライン、（１６ｂ）はＡＬＵ部（１４−
２）の演算結果を出力する演算結果出力ライン、（１７
）は外部からの制御命令を伝送する制御命令ライン、（
１８）は制御命令をデコードする制御命令デコード回路
、（１９ａ）、（１９ｂ）は制御命令デコード回路（１
８）からデコード信号をＡＬＵ （１４−１）、（１４
−２）へ運ぶデコード信号ライン、（２０ａ）、（２０
ｂ）はＡＬＵ （１４−１）、（１４−２）のステータ
ス信号を外部へ出力するステータス信号ライン、（２１
）は３２ビットデータの演算処理を実行する場合にＡＬ
Ｕ （１４−２） からのステータス信号の外部への
出力を禁止するステータス信号禁止回路、（２２）はＡ
ＬＵ （１４−２）からのキャリーフラグを伝送するキ
ャリーフラグライン％（２３）は羽ビットデータの演算
処理を実行する場合はＡＬＵ （１４−２）からのキャ
リーフラグｔ−ＡＬＵ （１４−１）に与え、１６ビッ
トデータの演算処理を実行する場合は上記キャリーフラ
グをロックするキャリーフラグ切替回路である。
１２ａ）、（１２ｂ）、（１２ｃ）、（１２ｄ）の出力
データの選択を行なう１６ビットのデータソース選択部
、（１４−１）は３２ビットデータの上位１６ビットデ
ータの演算処理を実行する第１のＡＬＵ部、（１４−２
）は３２ビットデータの下位１６ビットデータの演算処
理を実行する第２のＡＬＵ部、（１５Ｂ）、（１５ｂ）
Ｆｉ外部から上位１６ビットデータを入力する外部入
力データライン、（１５ｃ）、（１５ｄ）は外部から下
位１６ビットデータを入力する外部入力データライン、
（１６ａ）はＡＬＵ部（１４−１）の演算結果を出力す
る演算結果出力ライン、（１６ｂ）はＡＬＵ部（１４−
２）の演算結果を出力する演算結果出力ライン、（１７
）は外部からの制御命令を伝送する制御命令ライン、（
１８）は制御命令をデコードする制御命令デコード回路
、（１９ａ）、（１９ｂ）は制御命令デコード回路（１
８）からデコード信号をＡＬＵ （１４−１）、（１４
−２）へ運ぶデコード信号ライン、（２０ａ）、（２０
ｂ）はＡＬＵ （１４−１）、（１４−２）のステータ
ス信号を外部へ出力するステータス信号ライン、（２１
）は３２ビットデータの演算処理を実行する場合にＡＬ
Ｕ （１４−２） からのステータス信号の外部への
出力を禁止するステータス信号禁止回路、（２２）はＡ
ＬＵ （１４−２）からのキャリーフラグを伝送するキ
ャリーフラグライン％（２３）は羽ビットデータの演算
処理を実行する場合はＡＬＵ （１４−２）からのキャ
リーフラグｔ−ＡＬＵ （１４−１）に与え、１６ビッ
トデータの演算処理を実行する場合は上記キャリーフラ
グをロックするキャリーフラグ切替回路である。
次に動作について説明する。
３２ビットデータの演算処理を実行する場合、外部から
制御命令ライン（１７）によって与えられた３２ビット
データの演算命令が、制御命令デコード回路（１８）に
おいてデコードされ、デコード信号ライン（１９ａ）、
（１９ｂ）を経由して、ＡＬＵ部（１４−１）。
制御命令ライン（１７）によって与えられた３２ビット
データの演算命令が、制御命令デコード回路（１８）に
おいてデコードされ、デコード信号ライン（１９ａ）、
（１９ｂ）を経由して、ＡＬＵ部（１４−１）。
（１４−２）に与えられる。このとき、キャリーフラグ
切替回路（２３）はＡＬＵ部（１４−２）からのキャリ
ーフラグがＡＬＵ部（１４−１）に与えられる状態にな
り、ステータス信号禁止回路（２１）はＡＬＵ部（１４
−２）からのステータス信号が外部に出力されない禁止
状態になる。
切替回路（２３）はＡＬＵ部（１４−２）からのキャリ
ーフラグがＡＬＵ部（１４−１）に与えられる状態にな
り、ステータス信号禁止回路（２１）はＡＬＵ部（１４
−２）からのステータス信号が外部に出力されない禁止
状態になる。
ＡＬＵ部（１４−１）は、データソース選択部（１３ａ
）。
）。
（１３ｂ）により選択されるラッチ部（１２ａ）、（１
２ｂ）の出力データと外部入力データライン（１５ａ）
、（１５ｂ）から入力された１６ビットの上位１６ビッ
トデータを用いて、キャリーフラグに応じて演算処理を
実行する。同時に、ＡＬＵ部（１４−２）は、データソ
ース選択部（１３ｃ）、（１３ｄ）によって選択される
ラッチ部（１２ｃ）、（１２ｄ）の出力データと外部入
力データライン（１５ｃ）、（１５ｄ）から入力された
１６ビットの下位１６ビットデータを用いて演算処理を
実行する。これらの演算結果は演算結果出力ライン（１
６ａ）、（１６ｂ）に出力され、３２ビット演算結果の
ステータス信号はＡＬＵ部（１４−１）から出力される
。
２ｂ）の出力データと外部入力データライン（１５ａ）
、（１５ｂ）から入力された１６ビットの上位１６ビッ
トデータを用いて、キャリーフラグに応じて演算処理を
実行する。同時に、ＡＬＵ部（１４−２）は、データソ
ース選択部（１３ｃ）、（１３ｄ）によって選択される
ラッチ部（１２ｃ）、（１２ｄ）の出力データと外部入
力データライン（１５ｃ）、（１５ｄ）から入力された
１６ビットの下位１６ビットデータを用いて演算処理を
実行する。これらの演算結果は演算結果出力ライン（１
６ａ）、（１６ｂ）に出力され、３２ビット演算結果の
ステータス信号はＡＬＵ部（１４−１）から出力される
。
次に１６ビットデータの演算処理を実行する場合は、外
部から制御命令ライン（１７）によって１６ビットデー
タの演算命令が与えられると、この制御命令は制御命令
デコード回路（１８）でデコードされて、デコード信号
ライン（１９ａ）、（１９ｂ） ｉ経由してＡＬＵ部（
１４−１）、（１４−２）に与えられる。このとき、キ
ャリーフラグ切替回路（２３）はＡＬＵ部（１４−２）
Ｊ−らのキャリーフラグをブロックする状態になり、ス
テータス信号禁止回路（２１）はＡＬＵ部（１４−２戸
にらのステータス信号を通す状態になる。
部から制御命令ライン（１７）によって１６ビットデー
タの演算命令が与えられると、この制御命令は制御命令
デコード回路（１８）でデコードされて、デコード信号
ライン（１９ａ）、（１９ｂ） ｉ経由してＡＬＵ部（
１４−１）、（１４−２）に与えられる。このとき、キ
ャリーフラグ切替回路（２３）はＡＬＵ部（１４−２）
Ｊ−らのキャリーフラグをブロックする状態になり、ス
テータス信号禁止回路（２１）はＡＬＵ部（１４−２戸
にらのステータス信号を通す状態になる。
ＡＬＵ部（１４−１）は、制御命令デコード回路（１８
）からのデコード信号に応じて、データソース選択部（
１３ａ）、（１３ｂ）により選択されるラッチ部（１２
ａ）。
）からのデコード信号に応じて、データソース選択部（
１３ａ）、（１３ｂ）により選択されるラッチ部（１２
ａ）。
（１２ｂ）の出力データと外部入力データライン（１５
ａ）。
ａ）。
（１５ｂ）、（１５ｃ）、（１５ｄ）から入力され次１
６ビットデータを用いて単独で１６ビットデータの演算
処理を実行する。同様に、ＡＬＵ部（１４−２）も、制
御命令デコード回路（１８）からのデコード信号に応じ
て、データソース選択部（１３ｃ）、（１３ｄ）によシ
選択されるラッチ部（１２ａ）、（１２ｄ）の出力デー
タと外部入力データライン（１５ａ）、（１５ｂ）、（
１５ｃ）、（１５ｄ）から入力された１６ビットデータ
を用いて単独で１６ビットデータの演算処理を実行する
。ステータス信号禁止回路（２１）は信号を通す状態に
なっているので、ＡＬＵ部（１４−２）での１６ビット
データの演算によるステータス信号はステータス信号ラ
イン（２０ｂ）によって外部に出力され、ＡＬＵ部（１
４−１）での１６ビットデータの演算によるステータス
信号はステータス信号ライン（２０ａ ）によって外部
に出力される。
６ビットデータを用いて単独で１６ビットデータの演算
処理を実行する。同様に、ＡＬＵ部（１４−２）も、制
御命令デコード回路（１８）からのデコード信号に応じ
て、データソース選択部（１３ｃ）、（１３ｄ）によシ
選択されるラッチ部（１２ａ）、（１２ｄ）の出力デー
タと外部入力データライン（１５ａ）、（１５ｂ）、（
１５ｃ）、（１５ｄ）から入力された１６ビットデータ
を用いて単独で１６ビットデータの演算処理を実行する
。ステータス信号禁止回路（２１）は信号を通す状態に
なっているので、ＡＬＵ部（１４−２）での１６ビット
データの演算によるステータス信号はステータス信号ラ
イン（２０ｂ）によって外部に出力され、ＡＬＵ部（１
４−１）での１６ビットデータの演算によるステータス
信号はステータス信号ライン（２０ａ ）によって外部
に出力される。
なお、この発明ハ、１６ビットデータ処理ブロツクを２
系統設けて、２つの独立した１６ビットデータ演算と３
２ビットデータ演算を実行できる構成としたが、８ビッ
トデータ処理ブロツクを４系統設けて、４つの独立した
８ビットデータ演算と３２ビットデータ演算を行なえる
構成にしてもよく、更に、処理するデータのビット数が
増加した場合、種々の構成が考えられる。
系統設けて、２つの独立した１６ビットデータ演算と３
２ビットデータ演算を実行できる構成としたが、８ビッ
トデータ処理ブロツクを４系統設けて、４つの独立した
８ビットデータ演算と３２ビットデータ演算を行なえる
構成にしてもよく、更に、処理するデータのビット数が
増加した場合、種々の構成が考えられる。
以上のように、この発明によれば、２つの１６ビットの
ＡＬＵ部で３２とットデータの演算処理を実行できると
ともに、各ＡＬＵで独立して並列に１６ビットデータの
演算処理を実行させることができるので、１６ビットデ
ータの演算処理を実行するときも、能力をフルに活用す
ることができ、処理スピードが速くなるという効果があ
る。
ＡＬＵ部で３２とットデータの演算処理を実行できると
ともに、各ＡＬＵで独立して並列に１６ビットデータの
演算処理を実行させることができるので、１６ビットデ
ータの演算処理を実行するときも、能力をフルに活用す
ることができ、処理スピードが速くなるという効果があ
る。
第１図はこの発明の一実施例を示すブロック図、第２図
は従来の３２ビットデータの演算処理を実行するマイク
ロプロセッサの一例を示すブロック図である。 図において（ｌｌａ）、（ｌｌｂ）、（ｌｌｃ）、（ｌ
ｉｄ）は内部レジスタ部、（１２ａ）、（１２ｂ）、（
１２ｃ）、（１２ｄ）はラッチ部、（１３ａ）、（１３
ｂ）、（１３ｃ）、（１３ｄ）はデータソース選択部、
（１４−１）は第１のＡＬＵ部、（１４−２） ｆ′ｉ
第２の肛Ｕ部、（１５ａ）ｔ（１５ｂ）、（１５ｃ）、
（１５ｄ）は外部入力データライン、（１６ａ）、（１
６ｂ）は演算結果出力ライン、（１７）は制御命令ライ
ン、（１８）は制御命令デコード回路、（１９ａ）、（
１９ｂ） ｔｔｌデコード信号ライン、（２０ｍ）。 （２０ｂ）はステータス信号ライン、（２１）はステー
タス信号禁止回路、（２２）はキャリーフラグライン、
（２３）はキャリーフラグ切替回路である。
は従来の３２ビットデータの演算処理を実行するマイク
ロプロセッサの一例を示すブロック図である。 図において（ｌｌａ）、（ｌｌｂ）、（ｌｌｃ）、（ｌ
ｉｄ）は内部レジスタ部、（１２ａ）、（１２ｂ）、（
１２ｃ）、（１２ｄ）はラッチ部、（１３ａ）、（１３
ｂ）、（１３ｃ）、（１３ｄ）はデータソース選択部、
（１４−１）は第１のＡＬＵ部、（１４−２） ｆ′ｉ
第２の肛Ｕ部、（１５ａ）ｔ（１５ｂ）、（１５ｃ）、
（１５ｄ）は外部入力データライン、（１６ａ）、（１
６ｂ）は演算結果出力ライン、（１７）は制御命令ライ
ン、（１８）は制御命令デコード回路、（１９ａ）、（
１９ｂ） ｔｔｌデコード信号ライン、（２０ｍ）。 （２０ｂ）はステータス信号ライン、（２１）はステー
タス信号禁止回路、（２２）はキャリーフラグライン、
（２３）はキャリーフラグ切替回路である。
Claims (1)
- ３２ビットデータの演算処理を実行するマイクロプロセ
ッサにおいて、３２ビットデータの上位１６ビットデー
タの演算処理を実行する第１の演算論理回路部と、３２
ビットデータの下位１６ビットデータの演算処理を実行
する第２の演算論理回路部と、上記第１、第２の演算論
理回路部のそれぞれに対応する１６ビットの内部レジス
タ部と、これらの内部レジスタ部のそれぞれに対応する
１６ビットのラッチ部と、これらのラッチ部のそれぞれ
に対応する１６ビットデータの外部入力データラインか
らの外部入力データと該ラッチ部からの出力データとの
選択を行なうデータソース選択部と、上記第１、第２の
演算論理回路部に対する３２ビットデータの演算処理を
実行するか１６ビットデータの演算処理を実行するかの
制御命令をデコードする制御命令デコード回路と、３２
ビットデータの演算処理を実行する場合に上記第２の演
算論理回路部からのステータス信号の外部への出力を禁
止するステータス信号禁止回路と、上記第２の演算論理
回路部からのキャリーフラグを３２ビットデータの演算
処理を実行する場合に上記第１の演算論理回路部に与え
１６ビットデータの演算処理を実行する場合にロックす
るキャリーフラグ切替回路を備え、３２ビットデータの
演算処理を実行することができるとともに上記各演算論
理回路部で並列に独自に１６ビットデータの演算処理を
実行することができるように構成されたことを特徴とす
るマイクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60099921A JPS61256438A (ja) | 1985-05-09 | 1985-05-09 | マイクロプロセツサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60099921A JPS61256438A (ja) | 1985-05-09 | 1985-05-09 | マイクロプロセツサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61256438A true JPS61256438A (ja) | 1986-11-14 |
Family
ID=14260234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60099921A Pending JPS61256438A (ja) | 1985-05-09 | 1985-05-09 | マイクロプロセツサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61256438A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0683582A (ja) * | 1992-08-31 | 1994-03-25 | Nec Corp | データ演算装置 |
-
1985
- 1985-05-09 JP JP60099921A patent/JPS61256438A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0683582A (ja) * | 1992-08-31 | 1994-03-25 | Nec Corp | データ演算装置 |
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