JPS6028014B2 - マイクロプロセツサ - Google Patents

Description

【発明の詳細な説明】 この発明は、先行制御方式によって行なわれるマイクロ
プログラム制御のマイクロプロセッサに関するものであ
る。

マイクロプログラム制御のマイクロプロセッサにおいて
は、機械命令の実行を布線論理の回路で行うことなく、
マイクロプログラム化された制御ユニットを備え、マイ
クロ命令の実行により、各機械命令に対する処理を行っ
ている。

機械命令を実行するには、命令の読み出し、命令の解読
、オペランドの生成およびデータの処理などの各ステッ
プを順次、処理していくが、命令実行時間を短くするた
めに複数の命令をオーバー・ラップして処理する先行制
御が行なわれている。この方式を探る従来の装置の例を
第１図に示す。

第１図において、１はつぎのつぎに実行する機械命令を
記憶しているプログラムメモリ（図示せず）のアドレス
を示すプログラムカウンタ、２は処理データの入出力時
のアドレスレジスタ、３はこのプログラムカウンタ１ま
たはアドレスレジスタ２の内容を出力するアドレスバス
、４はこのアドレスバス３によりアクセスされる上記プ
ログラムメモリもしくはデータメモリ（図示せず）への
入力データもしくは出力データを転送するデータバスで
ある。

５は機械命令の読み出し時に、このデータバス４の内容
を記憶するィンストラクションレジスタ、６はこのイン
ストラクシヨンレジスタ５の内容を記憶する実行ィンス
トラクションレジスタ、７は前記ィンストラクションレ
ジスタ５の内容により、該機械命令のマイクロ命令が格
納されているアドレスを指定するマイクロ分岐アドレス
生成部、８はこのマイクロ分岐アドレス生成部７もしく
はマイクロ命令により制御され、つぎに実行するマイク
ロ命令のアドレスを指定するマイクロプログラム制御部
、９はマイクロ命令を格納しているマイクロプログラム
メモリ、１０はこのマイクロプログラムメモリ９の出力
データを記憶するマイクロインストラクシヨンレジスタ
、１１はデータ処理を行い、かつ演算時の一時記憶とし
て用いる汎用レジスター４を内蔵した演算部、１２はデ
ータの処理時にデータメモリからのデータを入力するデ
ータ入力レジスタ、１３はデータメモリへ書き込むデー
タを格納するデ−タ出力レジスタである。

つぎに上記構成の動作について説明する。

通常、１つの機械命令を実行するには、命令の読み出し
、命令の解読、データの処理の３ステップを連続して実
行する。

命令の読み出しおよび命令の解読の各ステップは、１マ
イクロサイクルで実行し、データの処理ステップは、処
理の内容により１〜数１０マイクロサイクルで実行され
る。さて、第２図に示すように、演算部１１に内蔵され
ている汎用レジスター４相互間のデータ処理を行う機械
命令のレジスタ間演算命令であるＡ命令、Ｂ命令、Ｃ命
令が、この順序で連続して実行されるとすると、Ａ命令
は、命令の読み出し、命令の解読、データの処理の各ス
テップが、１マイクロサイクルで各処理されて、合計３
マイクロサイクルで実行される。命令の読み出しステッ
プでは、プログラムカウン夕１の内容をアドレスバス３
に出力し、プログラムメモリは、それによってアクセス
され、デ−タバス４に機械命令を出力するので、その機
械命令をインストラクションレジスタ５に記憶する一連
の処理を行う。

ついで、命令の解読ステップでは、ィンストラクション
レジスタ５に記憶された機械命令をマイクロ分岐アドレ
ス生成部７により、該機械命令に対応するマイクロ命令
が格納されているマイクロプログラムメモリ９のアドレ
スを生成し、マイクロプログラム制御部８を通して、マ
イクロプログラムメモリ９をアクセスし、マイクロ命令
をマイクロィンストラクションレジスタ１０‘こ記憶す
る。

そして、同時に、機械命令を実行ィンストラクションレ
ジスタ６に記憶する一連の処理を行う。

つぎのデータの処理ステップでは、演算部１１が内蔵す
る汎用レジスタ１４のデータにより、データ処理を行い
、その結果を再度、上記汎用レジスター４に記憶する処
理を行う。しかし、その時、各命令のステップはオーバ
ラップして実行される。

たとえば、Ａ命令のデータの処理ステップの１マイクロ
サイクルでは、同時に、つぎに実行される命令であるＢ
命令の命令の解読ステップが実行され、つぎのつぎに実
行される命令であるＣ命令の命令の読み出しステップが
実行されている。この時、Ａ命令の機械命令に対応する
マイクロ命令が全ての処理を制御している。したがって
レジスタ間演算命令においては、実算的な命令実行時間
は、１マイクロサイクルとなつている。

つぎに、レジスタとデータメモリ間の演算を行う機械命
令であるレジスタ・メモリ間の演算命令の場合は、命令
の読み出しおよび命令の解読の各ステップは、前記レジ
スタ間演算命令と同一であり、１マイクロサイクルで実
行されるが、データの処理ステップは、レジスタ間演算
命令と異なっている。

第３図にレジスタ間演算命令Ａ、レジスタ・メモリ間演
算命令Ｂ、レジスタ間演算命令Ｃ、レジスタ演算命令Ｄ
の順序で命令を実行する場合の手順を示す。

ここで、Ｂ命令のデータの処理ステップの処理手順を第
１図および第３図により説明すると、まず始めのマイク
ロサイクルで実行インストラクションレジスタ６に記憶
されている機械命令のオペランドを演算部１ １を通し
て、データメモリから読み出すデータのアドレスとして
、アドレスレジスタ２に記憶させる。

つぎのマイクロサイクルで、アドレスレジスタ２の内容
をアドレスバス３に出力し、それによりアクセスされる
データメモリからの読み出しデータを、データバス４を
介して、データ入力レジスタ１２に記憶させ、そのつぎ
のマイクロサイクルで、前記データ入力レジスタ１２の
内容と、演算部１１内の汎用レジスタ１４の内容とを演
算部１１により演算し、その結果をデータ出力レジスタ
１３に記憶させる。

そしてつぎのマイクロサイクルで、アドレスレジスタ２
の内容をアドレスバス３に出力するとともに、データ出
力レジスタ１３の内容をデータバス４に出力し、演算結
果をデータメモリに書き込む。ここで、このマイクロサ
イクルは、Ｂ命令におけるデータの処理ステップの最終
の実行マイクロサイクルであるので、本来は、Ｃ命令の
命令の解読ステップおよび、Ｄ命令の命令の読み出しス
テップも同時に実行するべきである。しかし、このマイ
クロサイクルでは、データメモリへのデータの書き込み
のため、アドレスバス３およびデータバス４を使用して
いるので、Ｄ命令の命令の読み出しステップは、同時に
実行できない。したがって、つぎのマイクロサイクルで
、Ｃ命令の命令の解読ステップおよびＤ命令の命令の読
み出しの各ステップを実行する。この時、Ｂ命令のデー
タの処理ステップでは、実際のデータの処理は何も実行
されていない。従来のこの種の装置は、以上のように構
成されているので、レジスタ・メモリ間演算の場合のよ
うに、命令の実行ステップの実際の命令実行の最終マイ
クロサイクルが、メモリへのデータの書き込み処理であ
る場合、プログラムメモリと、データメモリが共通のバ
スを使用しているため、通常は、命令の実行ステップの
最終ステップに、同時に行なわれるところのつぎのつぎ
に実行する命令の読み出しステップが、実際の命令実行
と同時に行なうことができず、命令実行ステップの最後
に１マイク，ロサィクルを追加し、つぎのつぎに実行す
る命令の読み出しステップを行うことが必要であり、１
命令に対するマイクロサイクルの増加、すなわち命令実
行速度が低下するうえマイクロプログラム容量も増大す
るという欠点があった。

この発明は、これらの欠点を解消するためになされたも
ので、ハードウェア量の増加を極力抑えたうえで命令実
行速度の高速化およびマイクロプログラム容量の縮少化
を図り得るマイクロプロセッサを提供することを目的と
している。以下、この発明の一実施例を図面にしたがっ
て説明する。

第４図は、この発明の一実施例のブロック図であり、第
１図と同一部所には同一番号を付して説明を省略する。

同図において、１５は前もって機械命令を読み出し、一
時記憶しておくブリインストラクションレジスタ、１６
は機械命令の読み出し時に、インストラクションレジス
タ５に記憶する内容をデータバス４の内容か、前記プリ
ィンストラクションレジスタ１５の内容かを切り替える
マルチプレクサである。第５図に、レジス夕闇演算命令
、レジスタ・メモリ間演算命令Ｂ、レジスタ間演算命令
Ｃ、レジスタ間演算命令Ｄの順序で命令を実行する場合
の処理手順を示す。

ここでＢ命令のデータの処理ステップの処理手順を第４
図および第５図により説明すると、まず最初のマイクロ
サイクルで前記第３図と同様にデータメモリアドレスの
生成を行つｏそして、同じマイクロサイクルで、Ｄ命令
の命令を先読みしておく。

すなわち、プログラムカウンタ１の内容をアドレスバス
３に出力し、プログラムメモリは、それによってアクセ
スされ、データバス４にＤ命令の内容を出力するので、
その内容をプリィンストラクションレジスタ１５に記憶
させ、その時、インストラクションレジス夕５の内容は
、そのまま保持しておく。つぎのマイクロサイクルでは
、Ｂ命令は第３図と同じようにメモリからのデータ読み
出しを行い、そのつぎのマイクロサイクルでは演算を行
い、さらにそのつぎのマイクロサイクルにはメモリへの
データ書き込みを行う。このサイクルが、データ処理ス
テップの最終の実行マイクロサイクルであるので、同時
にＣ命令の命令の解読ステップを実行し、Ｄ命令の命令
の読み出しステップを実行するが、この実行は、通常の
命令の読み出しステップとは異なり、Ｂ命令の実行ステ
ップの最初のマイクロサイクルでプリィンストラクショ
ンレジス夕１５に記憶してあった内容をマルチプレクサ
１６により選択して、ィンストラクションレジスタ５に
記憶する。

以上のようにレジスタ・メモリ間演算命令においては、
命令の先読み出しを行って、プリィンストラクションレ
ジスタ１５に機械命令を記憶しておくので、データの処
理ステップの最終マイクロサイクルでは、インストラク
シヨンレジスタ５に記憶するデータをマルチプレクサ１
６により切り替えてプリィンストラクションレジスタ１
５からのデータとすることにより、命令の読み出しステ
ップの処理は、通常の命令の読み出しステップと同一の
制御を行うことができ、また、レジスタ間演算命令の場
合のように、メモリへのデータ書き込み処理を伴なわな
い命令の場合は、マルチプレクサ１６により、インスト
ラクシヨンレジスタ５に入力するデータバス４からのデ
ータとすることにより、従来と全く同一の処理が行なえ
るものである。

なお、上記実施例では、命令実行ステップの始めのマイ
クロサイクルで、つぎに読み出すべき機械命令を先読み
してし、たが、命令実行ステップ中のプログラムメモリ
もしくは、データメモリ等を使用していないマイクロサ
イクルであれば、どのマイクロサイクルで先読みしても
よく、また、上記実施例では、レジスタ・メモリ間演算
命令のみについて説明したが、この発明は、メモリへの
データの書き込みを伴うすべての機械命令に対して、広
く適用できるものである。

以上のように、この発明によれば、従来のものに読み出
しや書き込みを行なわないマイクロプログラムの１ステ
ップの間に、つぎに読み出すべき機械命令をプログラム
メモリから読み出して一時記憶しておくためのプリィン
ストラクションレジスタと、このブリインストラクシヨ
ンレジスタの出力とプログラムメモリの出力とを切り替
えるマルチプレクサとを付加するだけの簡単な構成によ
り、機械命令実行時の最後のマイクロサイクルで、メモ
リへのデータの書き込みと命令の読み出しを同時に実行
できるから、１つの機械命令のマイクロサイクル数が短
縮でき、それによって、命令実行の高速化とマイクロプ
ログラム容量の減少化を図ることができるという効果が
ある。

【図面の簡単な説明】

第１図は従来のマイクロプロセッサの一例を示すブロッ
ク図、第２図及び第３図は第１図のマイクロプロセッサ
の命令実行のフローチャート、第４図はこの発明の一実
施例におけるブ。 ック図、第５図は第４図の実施例の命令実行のフローチ
ャートである。１……プログラムカウンタ、２……アド
レスレジスタ、３……アドレスバス、４……データバス
、５……インストラクシヨンレジスタ、６……実行ィン
ストラクションレジスタ、７．．・．．・マイクロ分岐
アドレス生成部、８・・・・・・マイクロプログラム制
御部、９・・・・・・マイクロプログラムメモリ、１０
”””マイクロインストラクシヨンレジスタ、１１・・
・・・・演算部、１２・・・・・・データ入力レジスタ
、１３・・・…データ出力レジスタ、１４…・・・汎用
レジスタ、１５……プリインストラクシヨンレジスタ、
１６……マルチプレクサ。 なお、図中、同一符号は同一もしくは相当部分を示す。 第５図第１図 図 Ｎ 船 図 の 船 第４図

Claims (1)

【特許請求の範囲】
1. １ 機械命令をマイクロプログラムにより実行し、先行
   制御を行つているマイクロプロセツサにおいて、メモリ
   への読み出しもしくは書き込みを行なわないマイクロプ
   ログラムの１ステツプを利用して、つぎに読み出すべき
   機械命令を機械命令が格納されているプログラムメモリ
   から読み出して一時記憶しておくプリインストラクシヨ
   ンレジスタと、前記プリインストラクシヨンレジスタの
   出力とプログラムメモリの出力とを切り替えるマルチプ
   レクサと、前記マルチプレクサの出力をつぎに実行する
   機械命令として記憶するインストラクシヨンレジスタと
   を備えたマイクロプロセツサ。