JPH0561660B2

JPH0561660B2 -

Info

Publication number: JPH0561660B2
Application number: JP57168357A
Authority: JP
Inventors: Yoshiki Noguchi; Hideo Nakamura
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1982-09-29
Filing date: 1982-09-29
Publication date: 1993-09-06
Also published as: JPS5958549A

Description

【発明の詳細な説明】〔発明上の利用分野〕本発明はマイクロプログラム制御装置に係り、
特にマイクロプログラムサブルーチンの形成及び
マイクロプログラムのリトライ（再実行）に好適
なマイクロプログラム制御装置に関する。

〔従来技術〕

従来のマイクロプログラムのサブルーチンの構
成として、第１図，第２図に示すようなマイクロ
プログラム制御方式がある。

ある機械語命令を線１より命令レジスタ２に入
力し、複数の命令デコーダ３Ａ，３Ｂ〜３Ｎでデ
コードする。各機械語命令を実行するマイクロプ
ログラムは複数のサブルーチンから構成され、命
令デコーダ３Ａ〜３Ｎは、命令レジスタ２にセツ
トさた機械語命令の命令コードに応答して、その
命令が第１番目，第２番目，…に必要とするサブ
ルーチンの先頭アドレス4A，4B，…4Nを発生す
るものである。制御記憶装置（CS）２６から読
出さたマイクロ命令はコントロールレジスタ４０
にセツトされる。各機械語命令に対するマイクロ
プログラムの最後のマイクロ命令がこのレジスタ
４０にセツトされたときに、そのマイクロ命令の
フイールド４０Ｂにあらかじめセツトされている
命令デコーダ指示ビツトが線３８を介してアドレ
ス選択回路３７に入力さる。このアドレス選択回
路３７は、線３８の信号に応答して、第１の命令
デコーダ３Ａの出力４Ａを選択するように構成さ
れている。したがつて、レジスタ２に現にセツト
されている機械語命令の前に実行さた機械語命令
に対するマイクロプログラムが終了すると、この
新たな機械語命令を実行する最初のサブルーチン
の先頭アドレス４Ａが制御記憶装置２６に送られ
る。こうして、このマイクロサブルーチンの先頭
マイクロ命令７がレジスタ４０にセツトされ、そ
の後、このマイクロ命令の第１フイールドにある
次アドレス１０をアドレス選択回路３７が選択
し、次のマイクロ命令８が読出される。以下同様
にして、このサブルーチンの最終のマイクロ命令
９がレジスタ４０にセツトされる。このマイクロ
命令９の第２フイールドには、第２の命令デコー
ダ３Ｂの選択を指示するビツトが含まれており、
このビツトに応答して、アドレス選択回路３７
は、命令デコーダ３Ｂの出力を選択する。この結
果、第２のサブルーチンの先頭マイクロ命令１１
がレジスタ４０に読出され、以下同様にしてマイ
クロ命令１２〜１４が実行され、第２のサブルー
チンの実行が終了する。以下同様にして、第Ｎの
サブルーチンまで実行される。したがつて、命令
レジスタ２にセツトされた機械語命令の命令コー
ドに応じて、命令デコーダ３Ａ〜３Ｎが出力す
る、サブルーチン先頭マイクロ命令アドレスが変
わりうるので、各サブルーチンを複数の機械語命
令のために使用することができる。

なお、各マイクロ命令の第３フイールド４０は
演算器等を制御するコントロール回路（図示せ
ず）に送られる。

この方法により、最大、命令デコーダ３Ａ〜３
Ｎの数だけのマイクロ命令サブルーチンを使用で
きるので、サブルーチンの数を増やしたい場合に
は、さらに命令デコーダの数を増やす必要があ
る。

また、エラーが生じた等の理由によつて実行中
のマイクロ命令ルーチンを中断した後再度中断さ
れたマイクロ命令を実行したい場合には何らかの
新たな機能ブロツクが必要となる。

〔発明の目的〕

本発明の目的は、命令デコーダの数を増やすこ
となしにマイクロプログラムサブルーチンの数を
増やすことが可能で、かつ、マイクロプログラム
のリトライ（再実行）を行なうことを可能とした
マイクロプログラム制御装置を提供することにあ
る。

〔発明の概要〕

本発明は、マイクロ命令を記憶する制御記憶装
置と、上記制御記憶装置から読み出されたマイク
ロ命令に含まれている次アドレス情報に従い、上
記制御記憶装置に記憶されたマイクロ命令のアド
レスを順次出力するアドレス選択出力手段とを備
えたマイクロプログラム制御装置において、タイ
ミングを調整するための第１の遅延素子及び第２
の遅延素子を直列接続し、上記第１の遅延素子及
び上記第２の遅延素子のうち少なくとも１つを介
し、上記制御記憶装置から読み出されたマイクロ
命令のアドレスを遅延伝播させるアドレス遅延伝
播手段と、上記アドレス遅延伝播手段の上記第１
の遅延素子を介し遅延伝播されたアドレスを、上
記制御記憶装置から読み出されたマイクロ命令に
含まれているサブルーチン制御情報に基いて保持
し、保持したアドレスを用いてリターンアドレス
を生成して上記アドレス選択出力手段に供給する
手段と、エラー情報を検出し、エラー回復用に設
けられたエラー回復用マイクロプログラムの先頭
のマイクロ命令のアドレスを上記アドレス選択出
力手段に供給する制御手段と、上記アドレス遅延
伝播手段の上記第１の遅延素子及び上記第２の遅
延素子を介し遅延伝播されたアドレスを、上記制
御手段によつて検出されたリトライ要因となるエ
ラー情報に基いて保持し、保持したアドレスをリ
トライ処理の再開アドレスとして上記アドレス選
択出力手段に供給する手段とを備え、上記アドレ
ス選択出力手段は、上記制御記憶装置から読み出
されたマイクロ命令に含まれている次アドレス情
報に従つて次アドレスを出力する他に、少なくと
も、サブルーチン処理が終了した場合には上記リ
ターンアドレスを出力し、リトライ処理の場合に
は上記エラー回復用マイクロプログラムの先頭の
マイクロ命令のアドレスから最後のマイクロ命令
のアドレスを順次出力した後上記再開アドレスを
出力するように構成したことを特徴とするもので
ある。

〔実施例〕

以下、本発明を実施例を参照して詳細に説明す
る。

第３図に示すプロセサは、第４図で示すよう
に、１マシンサイクルをＴ１〜Ｔ４の４相クロツ
クで制御される。各マイクロ命令２マシンサイク
ルをかけてパイプラインモードで実行されてお
り、最初のマシンサイクルの期間Ｔ１〜Ｔ３で制
御記憶装置（CS）２６をアドレス選択回路３７
からのアドレスに基づきアクセスし、読出したマ
イクロ命令をクロツクＴ３により、コントロール
レジスタ４０に読出し、期間Ｔ４で、読出したマ
イクロ命令をコントロール部２７に於いて演算器
等（図示せず）を制御するコントロール信号に変
換する。次のマシンサイクルの期間Ｔ１〜Ｔ４
で、そのコントロール信号に従つて演算が実行さ
れる。この演算と並列して、次のマイクロ命令の
読出しが行なわれる。

各マイクロ命令は、次のマイクロ命アドレスを
指定する第１のフイールド４０Ａ、アドレス選択
回路３７に次に選択すべきアドレス入力を指定す
る第２のフイールド４０Ｂ、コントロール部２７
に対するコントロール情報を表わす第３のフイー
ルド４０Ｃ、サブルーチン制御情報（SC）のフ
イールド４０Ｄからなる。

アドレス選択情報（SEL）４０Ｂは、アドレス
選択回路３７の制御端子Ａに線３８を介して入力
され、後述するようにいくつかのアドレス入力の
内、どれを選択すべきかをこの回路３７に指定す
るのに用いられる。

機械語命令は命令レジスタ２に入力され、その
命令コードを命令デコーダ３でデコードして、そ
の機械語命令を実行するマイクロプログラムの先
頭アドレス４を出力する。先に実行された機械語
命令のためのマイクロプログラム内の最後のマイ
クロ命令ではアドレス選択情報（SEL）４０Ｂ
は、この先頭アドレス４を選択するべきことを示
す。

アドレス選択回路３７により選択さたアドレス
４はトランジスタ５３を通し、Ｔ１のタイミング
ごとにCS２６に入力される。

こうして、第５図に示す先頭マイクロ命令１５
が読出され、その後、線１０を介して入力される
このマイクロ命令１５内の次命令マイクロ
（NA）４０Ａをアドレス選択情報４０Ｂに応答
してアドレス選択回路３７が選択する。こうして
次のマイクロ命令１６が読出される。

本実施例では、マイクロ命令はＴ３のタイミン
グでレジスタ４０にセツトされ、コントロール部
２７における演算は、次のマシンサイクルのタイ
ミングＴ１から開始されると仮定しているが、こ
の仮定は本質的でない。

本発明では、マイクロサブルーチン１００の読
出しも全く同じように実行される。すなわち、
今、マイクロ命令１６がサブルーチン１００をコ
ールする命令のときには、マイクロ命令１６の次
マイクロ命令アドレスNAはサブルーチン１００
の先頭マイクロ命令１７のアドレスを示し、アド
レス選択情報SELは、このアドレスNAを選択す
べきことを示す。これにより、マイクロ命令１７
〜１９からなるサブルーチン１００が実行され
る。サブルーチン１００の最終命令１９から、サ
ブルーチンをコールした命令１６の次の命令２０
にリターンするのは次のようにして行なわれてい
る。

本発明では、戻り先の命令２０のアドレスはサ
ブルーチン１００をコールする命令１６のアドレ
スに対して特定の関係になるように定めておく。
トランジスタ５４，３４およびこれらの間に挿入
された二つのトライバ（それぞれインバータから
なる７０、レジスタ３２、ビツト反転回路４４
は、マイクロ命令２０のアドレスを生成するため
の回路で、ここでは、具体的には、命令２０のア
ドレスと命令１６のアドレスはそれらの定桁位の
ビツトのみが互いに異なる場合の回路である。
今、第３図のサイクルＣ１において、アドレス選
択回路３７がマイクロ命令１６のアドレスを出力
しているとする。サイクルＣ１のタイミングＴ１
〜Ｔ３の間にマイクロ命令１６が読出され、クロ
ツクＴ３によりコントロールレジスタ４０にセツ
トされる。一方、同じサイクルのＴ３で、線２８
上にあるマイクロ命令１６のアドレスはトランジ
スタ５４，ドライバ７０を介してライン２９上に
出力され、次のサイクルＣ２のＴ２まで保持され
る。マイクロ命令１６はサブルーチン１００を呼
出すのでサブルーチン制御情報（SC）４０Ｄは
１であり、この信号はクロツクＴ４が印加される
アンドゲート７２を介してトランジスタ３４のゲ
ートに入力される。

したがつて、レジスタ(A)３２にマイクロ命令１
６のアドレスがサイクルＣ１のタイミングＴ４に
格納される。このようにレジスタ(A)はサブルーチ
ン制御情報SCが１になるごとに書きかえられる
のみである。その後、前述したように、マイクロ
命令１７１９が順次読出される。マイクロ命令１
９のアドレス選択情報（SEL）４０Ｂは、アドレ
ス選択回路３７に次のアドレスとしてビツト反転
回路４０からの出力４５を用いるように指定す
る。ビツト反転回路４４は、レジスタ３２の出力
アドレスの特定のビツトを符号反転させるもので
ある。

ビツト反転回路４４の最も簡単な例は、レジス
タ(A)３２内のアドレスの最下位ビツトのみを反転
させる回路である。この場合、命令２０のアドレ
スはマイクロ命令１６の隣のアドレスとなる。ア
ドレス選択回路３７はタイミングＴ４でマイクロ
命令１９のアドレス指定情報４０Ｂに応答して、
マイクロ命令１９を読出したマシンサイクルの時
刻Ｔ４にビツト反転回路４４の出力アドレス４５
を選択する。このようにして、この次のマシンサ
イクルでは、この選択されたアドレスに基づきマ
イクロ命令２０へのサブルーチンリターンが可能
となる。

なお、レジスタ(A)３２が１データしか記憶でき
ない場合には、マイクロサブルーチン１００か
ら、さらに別のマイクロサブルーチン（図示せ
ず）を呼出すことはできない。この機能を実現す
るにはレジスタ(A)３２をスタツク、即ち複数の書
込み時の新しい情報から順に読出し可能な構成
（Last in First out）とすればよい。

このスタツクへの新たなアドレスの書込みはサ
ブルーチン制御情報SCが１となるごとに行ない、
このスタクからのアドレスの読出しは、アドレス
選択情報SELがビト反転回路４０の出力の選択を
指示するごとに行なうのは勿論である。

次に、マイクロ命令のトリライ（再実行）に関
する部分について説明する。今仮定として、マシ
ンサイクルＣ１のＴ１において、アドレス選択回
路３７がマイクロ命令２１のアドレスを出力して
おり、サイクルＣ１のＴ１〜Ｔ３でマイクロ命令
２１が読出され、Ｔ４が演算部等のコントロール
信号が生成され、サイクルＣ２のＴ１〜Ｔ４でマ
イクロ命令２１に従つた演算が実行されるとす
る。この演算実行時に何らかのエラー、例えばバ
スエラーあるいはアドレスエラーが発生したとし
よう。エラーは、外部デバイス（図示せず）との
やりとりをコントロールする制御回路４１によつ
てたとえばタイミングＴ３で検出され、その結果
としてこの回路４１により信号線４２を用いてタ
イミングＴ４でトランジスタ３５が開けられる。
エラーはサイクルのタイミングＴ３で制御回路４
１が検出するようタイミング設計する。マイクロ
命令２１のアドレスは、線２８、トランジスタ５
４を介してサイクルＣ１のタイミングＴ３で線２
９にラツチされており、ゲートにクロツクＴ１が
印加されるトランジスタ５５とドライバ７４を介
してサイクルＣ２のＴ１でライン３０に伝えら
れ、サイクルＣ２のＴ３ではクロツクＴ３がゲー
トに印加されるトランジスタ５３、ドライバ７６
を介して３１に入力され、次のサイクルＣ３のＴ
２まで保持される。したがつて、サイクルＣ２の
Ｔ３で開かれたときに、レジスタ(B)３３がマイク
ロ命令２１のアドレスをラツチする。サイクルＣ
２のＴ３でエラーを検出した制御回路４１は、次
のサイクルＣ３で行なわれる演算を無効とするよ
うコントロール部２７内の演算回路（図示せず）
の演算結果を格納するレジスタ（図示せず）等へ
の入力を禁止させる演算部制御信号（図示せず）
を出力すると同時に、エラー回復用にあらかじめ
設けられたマイクロプログラム２００の先頭マイ
クロ命令２２のアドレス４３をサイクルＣ２のＴ
４にアドレス選択回路３７に入力する。アドレス
４３はアドレス選択回路３７の制御端子Ｂにも入
力され、回路３７は端子Ｂに入力があるときに
は、端子Ａの入力に無関係にアドレス４３を選択
するように構成されている。この結果サイクルＣ
３でマイクロ命令２２が読出され、次のサイクル
Ｃ４で実行される。マイクロ命令２１に応答して
サイクルＣ３で演算された結果は、前述した演算
部制御信号によつて無視される。こうして、エラ
ー処理ルーチン２００の先頭マイクロ命令が実行
され、以下、マイクロ命令２３〜２５がそれぞれ
の次マイクロ命令アドレスNAに基づき順次実行
される。このルーチンの最後のマイクロ命令２５
内のアドレス選択情報４０Ｂにより、レジスタ(B)
３３から出力される値７８を用いるよう指定する
と、アドレス選択回路３７はレジスタ(B)３３の出
力、７８を選択する。こうして、マイクロ命令２
５の次に再びマイクロ命令２１を実行することに
なる。即ち、エラー回復用のルーチン２２０を実
行後、中断したマイクロ命令２１のリトライを行
なうことが可能となる。

前述の実施例では、マイクロプログラムを格納
しているCS２６に対するアクセスアドレスをラ
イン２８，２９，３０，３１を順次あるタイミン
グで伝達していき、そのライン上の値をレジスタ
Ａ，Ｂに格納する方式を採用した。それに対し、
ライン３０，３１上にレジスタＡ３２，Ｂ３３を
直接設置する方法も可能である。

また、本発明は、第６図に示すように各命令１
０により２つ先のマイクロ命令アドレスを指定す
る先読み方式にも適用可能である。

第７図はこのための実施例であり、以下第８
図，第９図を参照して説明する。なお、第７図に
於いて第５図と同じ参照番号のものは同じものを
さす。命令デコーダ３′は命令レジスタ（図示せ
ず）内の命令のオペコードに応答して、実行すべ
きマイクロルーチンの先頭及び２番目のマイクロ
命令のアドレスを出力する。マイクロアドレス選
択回路３７は、マイクロ命令内の情報３８及び外
部からのマイクロプログラムレベルでの割込みを
制御する信号４３，４３′に従つて次のサイクル
のＴ３からCS２６をアクセスするためのアドレ
スを各サイクルごとに出力する。出力されたアド
レスはラツチ９５，９６によつて１サイクルの間
保持され、トランジスタ８０を通しＴ３のタイミ
ングでCS２６をアクセスする。アクセスされた
マイクロ命令は次のサイクルのＴ２でコントロー
ルレジスタ４０にセツトされる。コントロールレ
ジスタ４０にセツトされた値は、コントロール部
２７により、期間Ｔ３〜Ｔ４でデコードされ、そ
の次のサイクルＴ１〜Ｔ４で行なわれる演算を制
御する。

まず、あるマイクロルーチン内の１つのマイク
ロ命令がサブルーチンコールする場合について説
明する。第８図において、マイクロ命令１６Ｂが
サブルーチンコールをしたとする。この時、サブ
ルーチンの先頭アドレス（１７Ａのアドレス）は
サブルーチンコールをしたマイクロ命令１６Ｂの
前に実行さた命令１６Ａが指定する。即ち、プロ
グラムシーケンスから見ると、命令１６Ｂがサブ
ルーチンコールをしているように見えるが、アド
レス指定に関しては実際には１６Ａ，１６Ｂの２
つのマイクロ命令でサブルーチンコールをしてい
るのである。このアドレス指定の方式は、それま
での指定法と同様である。

第９図のサイクルＣ１のＴ３のタイミングから
サブルーチンコールをするマイクロ命令１６Ｂの
読出しを行なうと仮定する。このマイクロ命令１
６Ｂは次のサイクルＣ２のタイミングＴ２でコン
トロールレジスタ４０にセトされ、さらにＴ３〜
Ｔ４でデコードされて、サイクルＣ３で演算を制
御する。一方、この命令１６Ｂを読出すために用
いたアクセスアドレスはライン８１及びそれぞれ
クロツクＴ１，Ｔ３でオンされるトランジスタ８
２，８３及びドライバ３００，３０２を通し、サ
イクルＣ２のＴ３にライン４６上に伝達される。
一方、このサブルーチンコールをするマイクロ命
令の前の命令１６Ａを読出すために用いたアクセ
スアドレスは、さらにクロクＴ１，Ｔ３でオンさ
れるトランジスタ８４，８５とドライバ３０４，
３０６を通してライン４８上に伝達されている。
コントロールレジスタ４０にセツトされたマイク
ロ命令１６Ｂは、制御情報SGが‘1'であり、そ
の情報はタイミングＴ４でアンドゲート３０８を
介してライン９５に伝達され、トランジスタ８
６，８８をオンする。この制御により、ライン４
６，４８上の値、即ち、マイクロ命令１６Ａ及び
１６Ｂのアドレスがレジスタ（Ａ１），（Ａ２），
４９，５０に格納さる。即ちサブルーチンコール
があつた場合には、そのサブルーチンコールをし
たマイクロ命令及びその直前に実行したマイクロ
命令の有する次アドレス（NA）がレジスタＡ
１，Ａ２にそれぞれ格納され、その値の一部を前
例と同様にしてビツト反転させ、リターンアドレ
スとして用いる。つまり前例の場合と異なるの
は、格納するアドレスがサブルーチンコールをし
たマイクロプログラムだけでなく、その直前に実
行したプログラムのアドレスも格納するという点
である。サブルーチンからのリターンは、サブル
ーチンの最後から２番目、及び最後のプログラム
内でレジスタＡ１，Ａ２に格納された値９０，９
１を用いるよう指示することを行なう（前例と同
様）。そのため、マイクロプログラム内のSELビ
ツト（４０Ｂ）はそのビツト数を増やす必要があ
る。

一方、リトライの場合にも２つのマイクロアド
レスをレジスタＢに格納する。Ｃ１のＴ３から
CSをアクセスをしたプログラムを、Ｃ２のＴ３
〜Ｔ４でデコードし、Ｃ３のサイクルで実行した
と仮定する。そして、このＣ３のサイクル内で制
御回路４１によりエラーが検出されたとする。こ
の時、制御回路は前例と同様、次の２プログラム
の実行を無効にするのと同時に、マイクロアドレ
ス選択回路にエラー回復用マイクロルーチンの２
つの先頭アドレスを指定する。また、そのＣ３の
Ｔ４のタイミング４６，４８上に伝達されたCS
アクセスアドレスをレジスタＢ１，Ｂ２に格納す
る。この格納されるアドレスは、第８図にも示す
ようにエラーを起したプログラム及びその次に実
行するプログラムのアドレスである。そのため、
エラー回復用ルーチンの最後から２番目及び最後
のプログラムでこのアドレスを次のCSアクセス
アドレスに指定すれば、エラー回復ルーチンから
のリターンができる。

〔発明の効果〕

本発明によれば、命令デコーダの数を増やすこ
となしに、複数のレジスタ及び小規模のコントロ
ール回路を付加するだけで、マイクロサブルーチ
ン構成が可能となり、またマイクロ命令の再実行
（リトライ）も可能となる。

【図面の簡単な説明】

第１図は従来方式のマイクロプログラム制御回
路ブロツク図、第２図は、従来方式によるマイク
ロプログラム実行シーケンス、第３図は本発明に
よるマイクロ命令制御回路のブロツク図例、第４
図は第３図回路のタイミングチヤート、第５図は
第３図におけるマイクロ命令シーケンス図、第６
図はマイクロ命令の先読みを説明する図、第７図
は本発明の他の実施例、第８図は第７図の回路に
おけるマイクロ命令シーケンス図、第９図はその
タイムチヤートである。４，５，６……マイクロルーチンのエントリア
ドレス、５３……マイクロメインルーチンの戻り
アドレス、３２，３３，４９〜５２……レジスタ
群、４２……外部からのエラー情報を検出した時
の信号線、３９……マイクロプログラム内のサブ
ルーチン呼出しを知らせるビツト。

Claims

【特許請求の範囲】１マイクロ命令を記憶する制御記憶装置と、上記制御記憶装置から読み出されたマイクロ命
令に含まれている次アドレス情報に従い、上記制
御記憶装置に記憶されたマイクロ命令のアドレス
を順次出力するアドレス選択出力手段とを備えた
マイクロプログラム制御装置において、タイミングを調整するための第１の遅延素子及
び第２の遅延素子を直列接続し、上記第１の遅延
素子及び上記第２の遅延素子のうち少なくとも１
つを介し、上記制御記憶装置から読み出されたマ
イクロ命令のアドレスを遅延伝播させるアドレス
遅延伝播手段と、上記アドレス遅延伝播手段の上記第１の遅延素
子を介し遅延伝播されたアドレスを、上記制御記
憶装置から読み出されたマイクロ命令に含まれて
いるサブルーチン制御情報に基いて保持し、保持
したアドレスを用いてリターンアドレスを生成し
て上記アドレス選択出力手段に供給する手段と、エラー情報を検出し、エラー回復用に設けられ
たエラー回復用マイクロプログラムの先頭のマイ
クロ命令のアドレスを上記アドレス選択出力手段
に供給する制御手段と、上記アドレス遅延伝播手段の上記第１の遅延素
子及び上記第２の遅延素子を介し遅延伝播された
アドレスを、上記制御手段によつて検出されたリ
トライ要因となるエラー情報に基いて保持し、保
持したアドレスをトリライ処理の再開アドレスと
して上記アドレス選択出力手段に供給する手段と
を備え、上記アドレス選択出力手段は、上記制御記憶装
置から読み出さたマイクロ命令に含まれている次
アドレス情報に従つて次アドレスを出力する他
に、少なくとも、サブルーチン処理が終了した場
合には上記リターンアドレスを出力し、リトライ
処理の場合には上記エラー回復用マイクロプログ
ラムの先頭のマイクロ命令のアドレスから最後の
マイクロ命令のアドレスを順次出力した後上記再
開アドレスを出力するように構成したことを特徴
とするマイクロプログラム制御装置。２特許請求の範囲第１項において、上記第１の
特定アドレス供給手段は、上記第１の遅延素子を介し遅延伝播されたアド
レスを保持する第１のアドレス記憶手段と、保持したアドレスの特定ビツトのみを反転して
上記リターンアドレスを生成するビツト反転手段
とを備えたことを特徴とするマイクロプログラム
制御装置。