JPH0243626A - コンピュータ・プロセッサの実行速度を制御する装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、コンピュータのプロセッサに関し、特にコン
ピュータのプロセッサの処理能力を制御する装置に関す
る。

〔従来の技術および解決しようとする課題〕コンピュー
タ技術が進化するに伴い、特定のコンピュータ・システ
ムが最初に構築された時に存在したプログラムよりも更
に早くソフトウェア命令を実行する改善されたコンピュ
ータのプロセッサを作ることが実際に即したものとなっ
た。次いで、現在あるシステムのコンピュータ・プロセ
ッサの改善されたプログラムが最も効率的に動作し得る
コンピュータ・プロセッサで置換することにより、現在
あるシステムを更新することが望ましくなる。

しかし、同時に、どのコンピュータ・プロセッサでも、
このようなソフトウェアの費用および労力を回避できる
ように最初に開発されたソフトウェアを・イ吏用するよ
うにすることも望ましい。

改善されたプロセッサに対する１つの要件は、このよう
なプロセッサが置換されるコンピュータ・プロセッサと
同じソフトウェア命令を実行することができることであ
る。改善されたプロセッサに対するこのような要件は、
−群の命令の実行速度が重要である時に起生ずる。例え
ば、誘導ミサイルの如き複雑な軍事装備においては、あ
る特定の状態の検出とこのようなミサイルの軌道を変更
する制御信号の生成との間に規定された時間間隔が要求
されよう。この間隔は、長さが実行に要する時間がこの
規定の時間間隔と等しいようなプログラムの実行によっ
て満たすことができよう。もし類似のプログラムが改善
されたプロセッサにおいて実行されたとすれば、命令の
実行に必要な遅延時間は減少し、規定の時間間隔は満た
されないことが判る。

〔課題を解決するための手段〕

上記の背景を念頭に置いて、本発明の目的は、コンピュ
ータ・ソフトウェア命令が少なくともある第１の速度お
よび第２の速度で実行できる改善されたコンピュータ・
プロセッサの提供にある。

本発明の別の目的は、現在あるソフトウェア命令が現存
するコンピュータ・プロセッサにおける同じ速度で実行
することができるが、ソフトウェア命令を更に早い速度
で実行するようにできる改善されたコンピュータ・プロ
セッサの提供にある。

本発明の上記および他の目的は、マイクロシーケンサを
備えたコンピュータ・プロセッサによって達成される。

このマイクロシーケンサは、２組のマイクロ命令、即ち
、第１の速度でソフトウェア命令を実行するための第１
の組のマイクロ命令と、第２の速度でソフトウェア命令
を実行するための第２の組のマイクロ命令を有する。本
マイクロシーケンサは、ある速度が保持されるビット・
ラッチからの制御信号（第１および第２の組のマイクロ
命令のいずれが実行されるかを示す）に応答する。

この速度ビットは、第１の速度で動作させるよう意図さ
れたソフトウェアのブロック内に含まれたソフトウェア
命令によって第１の状態にセットすることができる。各
サブルーチン呼出しおよび割込みと同時に、速度ビット
の状態がサブルーチン・スタックに記憶され、この記憶
されたビットは、このビットを第１の状態にセットする
命令がサブルーチン即ち割込みハンドラーに含まれてい
なければ、サブルーチン即ち割込みハンドラが第２の速
度で実行するような第２の状態にセットされる。サブル
ーチン即ち割込みから戻ると同時に、第１のビットの状
態はこのサブルーチン・スタックから復元される。

本発明をより完全に理解するため、図面の以降の記述を
参照されたい。

（実施例） 図面は、実行されるべき特定のプログラムに従って第１
の速度あるいは第２の速度でソフトウェア命令を実行す
ることができるコンピュータ・プロセッサ（参照番号は
付さない）を示している。当業者は、図示された多くの
要素がコンピュータ・プロセッサ技術において周知のも
のであることが判るであろうので、このような要素につ
いては詳細に記述しない。当業者はまた、コンピュータ
・プロセッサの電源、タイミングおよび制御ワイヤの如
きいくつかの標準的な要素は示されていないことに気が
つくであろうが、本発明に従って構成されたコンピュー
タ・プロセッサがこのような要素を含むことは理解され
よう。また、蜘奔暗−−コンピュータ・プロセッサは１
つの集積回路チップあるいはまた集積回路チップの集合
として構成することができるが、本文に述べる発明は、
コンピュータ・プロセッサの構成のどんな仕方にも適用
し得ることも認識されよう。

コンピュータ・プロセッサは、プログラム・メモリーｌ
Ｏに記憶されたソフトウェア命令によって制御される。

プログラム・カウンタ１２は、次に実行されるべきソフ
トウェア命令を選択するため１つのアドレス・バス上の
プログラム・メモリー１０に対し１つのアドレスを与え
る。

この選択された命令は、バスｌｓ上のマイクロシーケン
サ１６に対して与えられる。次いでマイクロシーケンサ
１６は、訟士丑益；コンピュータ・プロセッサの全ての
図示された要素に対して作動する制御回線２０上に既知
の制御信号を生成する。明瞭にするため、図示された各
要素に対する接続は示されない。周知のように、バス１
８上の命令は通常、マイクロシーケンサ１６内のマイク
ロコード・メモリー（図示せず）に対する１つのアドレ
スとして働く。コンピュータ・プロセッサをして選択さ
れた命令を実行させるため制御回線２０上になければな
らない制御信号を表わすマイクロ命令は、マイクロコー
ド・メモリーに記憶される。ここで、更に、マイクロシ
ーケンサ１６に対して与えられるアドレスは、回線４２
上に与えられる２ビットのラッチ４０からの制御信号と
共に、バス１８上の命令からなる。そのビットの目的に
ついては、以下において更に詳細に述べることにする０
周知のように、制御回線２０上の値は、１つのソフトウ
ェア命令を実行するため数回変更しなければならない（
即ち、いくつかのマイクロ命令が１つのスイッチ命令の
実行のため実行される）。各マイクロ命令は、１つのク
ロック（図示せず）が１つのタイミング・パルスを生じ
る毎に順次装置回線２０に対して印加される。

制御回線２０は、コンピュータ・プロセッサの他の要素
に接続されている。例えば、制御回線２０のいくつかは
、データ・メモリー・アドレス・ゼネレータ２２および
データ・メモリー２４まで伸びて、データ・ワードの読
出しあるいは書込みのためデータ・メモリー２４におけ
る記憶場所を選択する。データ・メモリー２４は、最も
あり得る形態のランダム・アクセス・メモリー（ＲＡＭ
）である。

データ・ワードは、データ・バス２６を介してデータ・
メモリー２４から読出されあるいはこれに書込まれる。

データ・バス２６は、コンピュータ・プロセッサ全体に
わたり作動し、コンピュータ・プロセッサの構成要素間
にデータをバスすることを許容する。特に、データ・バ
ス２６は、演算論理装置（ＡＬＬＩ）２８に伸び、この
装置がデータについて算術演算および論理演算を行なう
。データ・バス２６はまた入出力装置１００にも伸びて
いる。

入出力装置＋００はどんな公知の装置でもよく、この装
置の正確な特性は、コンピュータ・プロセッサが使用さ
れるシステムによって決定存される。例えば、コンピュ
ータ・プロセッサがミサイルにおいて用いられる場合は
、入出力装置１００は、誘導指令を送るための公知の装
置でよい。

周知の通り、コンピュータ・ソフトウェア命令は、これ
らがプログラム・メモリー１０に記憶される順序で実行
することができる。このような場合、プログラム・カウ
ンタ１２は、新しいソフトウェア命令が実行される毎に
、アドレス・バス１４上のプログラム・メモリーｌＯに
対して与えられるアドレスの値を増分（インクリメント
）する。

しかし、もしソフトウェア命令が実行される順序がこの
ような命令がメモリーに記憶される順序とは関連してい
なければ、より多くの利用度が得られる。このような目
的を達成するための２つの公知の技術がサブプログラム
呼出しと割込みである。このような手法は、サブルーチ
ン呼出しが特定のソフトウェア命令の実行により生じ、
また割込みが割込みロジック３０により検出されるある
外部の事象によって生じる点を除いて類似している。マ
イクロシーケンサ１６はいずれの事象にも応答するが、
これは制御回線３２が割込みの信号を送り、またサブル
ーチンを呼出すソフトウェア命令がバス１８上のマイク
ロシーケンサに送られる故である。

サブルーチン呼出しまたは割込みのいずれかに応答して
マイクロシーケンサ１６は新しいアドレスをプログラム
・カウンタ１２に対してロードさせる。このアドレスは
、（サブプログラム呼出しに応答して）実行されるサブ
プログラム、あるいは（ある割込みに応答して）実行さ
れる割込みハンドラーにおける最初の命令のプログラム
・メモリーｌＯにおけるアドレスである。ここでは、サ
ブプログラムおよび割込みハンドラは共にソフトウェア
命令の「ブロック」と呼ぶことにする。

サブプログラムおよび割込みの利用度は、サブプログラ
ム呼出しまたは割込みが生じる時実行される命令のシー
ケンスにコンピュータ・プロセッサが「戻る」ようにな
っていなければ、完全に実現されない。このような戻り
をできるようにするため、新しいアドレスがプログラム
・カウンタ１２にロードされる前に、プログラム・カウ
ンタ１２におけるアドレスがサブルーチン・スタック３
４に記憶される。

ある命令がサブルーチン呼出しまたは割込みに応答して
実行されるコードのブロックが終ることを示す時、この
戻りはサブルーチン・スタック３４からアドレスを取フ
てこれをバス３８を介してプログラム・カウンタ１２に
置くことにより行なわれる。プログラム・カウンタ１２
からのアドレスを記憶するためスタックを使用すること
により、別のブロックにより１つのブロックが割込まれ
またこのブロックが後で更に別のブロックによって割込
みされることを可能にし、一般にブロックの「ネスティ
ング」と呼ばれるところのものを許容する。

ここで、このコンピュータ・プロセッサとは、公知の技
術的な改善の応用により、同じクロック周波数を有する
既存のプロセッサよりも早くソフトウェア命令を実行す
るための改善されたプロセッサである。この改善は、既
存のコンピュータ・プロセッサよりも少ないクロック・
サイクルで各ソフトウェア命令が実行されることを可能
にする。換言すれば、この改善されたコンピユータ・プ
ロセッサは、既存のコンピュータ・プロセッサがソフト
ウェアを実行するある第２の速度よりも早い第１の速度
でソフトウェアを実行する。

先に述べた理由により、１つのソフトウェアを第２の速
度で実行する必要がある場合、以下「速度ビット」と呼
ばれるラッチ４０の１ビットを第２の状態にセットする
ことができる。先に述べたように、回線４２はこの速度
ビットに接続され、マイクロシーケンサ１６により使用
されるアドレスの１ビットを提供しであるソフトウェア
命令を実行するため必要なマイクロ命令の位置を指定す
る。このアドレスのビットの残りは、バス１８を介して
プログラム・メモリーｌＯにおける命令によって与えら
れる。少し考えると、速度ビット４０が第１の状態にあ
るときには、マイクロシーケンサ１６に与えられる各命
令が前記速度ビットが第２の状態にある時とは異なるマ
イクロ命令の実行を生じることが判るであろう。

ここで、この速度ビットが第１の状態にある時実行され
るマイクロ命令とは、第１の速度で実行するようコンピ
ュータ・プロセッサを制御するマイクロ命令である。こ
の速度ビットが第２の状態にある時実行されるマイクロ
命令は、命令を第２の遅い速度で実行するようコンピュ
ータ・プロセッサを制御するマイクロ命令である。

例えば、特定の命令が８つのクロック・パルスで既存の
プロセッサにおいて実行され、また２進コード１１００
１１００で表わすされるものとしよう。更に、同じ命令
が改善されたプロセッサにおいて４つのマイクロ命令（
即ち、４クロツク・パルス）で実行することができるも
のとしよう。また、速度ビットにおける「１」の数値が
コンピュータ・プロセッサを第１の早い速度で実行させ
、「０」の値がコンピュータ・プロセッサを第２の比較
的遅い速度で実行させるものとしよう。マイクロシーケ
ンサ１６のマイクロコード、・メモリー（図示せず）の
アドレス１１００１１００１に、４つのマイクロ命令が
記憶されることになろう。これらの同じ４つの命令は、
マイクロコード・メモリーのアドレス１１００１１００
０に記憶されることになろう。

更に、これらの命令と関連しているのは、コンピュータ
・プロセッサに動作を生じさせない更に４つのマイクロ
命令であろう。このような命令は、ｒＮＯＰＪ命令なる
単語で一般に周知である。このため、速度ビットが「１
」の値を持つ時、４つのマイクロコード命令が４クロツ
ク・サイクルで、即ち既存のコンピュータ・プロセッサ
におけるよりも早く実行されることが判る。しかし、速
度ビットが「０」の値を持つ時は、４マイクロコード命
令プラス４つのＮＯＰは８クロツク・サイクル、即ち既
存のコンピュータ・プロセッサにおけると同じ時間量で
実行されることになる。このように、この速度ビットの
状態はソフトウェア命令の実行速度を制御する。

ラッチ４０は、マルチプレクサ（ＭＵＸ）４４を介して
データ・バス２６と接続されている。この接続は、速度
ビットが「０」または「１」にセットされることを許容
する。ここで、マイクロシーケンサ１６は、ソフトウェ
ア命令に応答して適当な制御信号２０を生成してラッチ
４０の速度ビットを「０」または「１」にセットする。

このように、より早い速度で実行されるべき１ブロツク
のソフトウェア命令は、その第１の命令として、速度ビ
ットを「１」にセットする命令を含むことになる。

既存のソフトウェアは時により遅い速度で作動されねば
ならないがビットを「０」にセットする命令は含まない
ため、１ブロツクのコードが実行される毎に速度ビット
は「０」にセットされなければならない。マイクロシー
ケンサ１６が割込みかあるいはサブルーチン呼出しのい
ずれかに応答する時、新しいブロックのソフトウェアが
実行を開始することを思い出すべきである。これらの事
象に応答してマイクロシーケンサ１６により実行される
マイクロ命令は、ラッチ４０の速度ビットに「０」をロ
ードさせる。

このように、新しいブロックのコードが入る時は常に、
速度ビットは常に「０」にセットされ、このブロックに
おける命令が「１」へのセットを要求しなければ「０」
にセットされた状態を維持することになる。換言すれば
、各ブロックのソフトウェアは、速度ビットを「１」に
セット命令を含まなければより遅い速度で実行する。既
存のソフトウェアのブロックはこのような命令を含まな
いため、既存のソフトウェアはより遅い速度で実行し、
これにより既存のコンピュータ・プロセッサにおいて特
定の間隔で実行するよう設計された全てのソフトウェア
が改善されたプロセッサにおける同じ時間間隔で実行す
ること保証する。

ここで、各ブロックのソフトウェアの初めにおいて、速
度ビットは「省略時ビット」と呼ばれるラッチ４０に対
するその数値を第２のビットから得る。あるサブルーチ
ン呼出または割込みに応答する時実行されるマイクロ命
令（即ち、新しいバッファのソフトウェアが入る時実行
されるマイクロ命令）は、回線５２を介してＭＵＸ４４
に送られる省略時ビットの値を速度ビットに記憶させる
。この省略時ビットが「０」の値を与えられる場合、新
しい各ブロックは必要に応じて速度ビットを「０」にセ
ットした状態で実行を開始する。ここで、省略時ビット
はラッチ４０の一部であり、その値は速度ビットが変更
できると丁度同じ方法でソフトウェア命令によって「０
」にセットすることができる。

各ブロックのソフトウェアが適正な速度で実行すること
を保証するため、速度ビットは各ブロックの初めにセッ
トされる。しかし、この速度ビットを単に各ブロックの
初めにセットすることは充分ではない。速度ビットはま
た、あるサブルーチンまたは割込みの後実行が１つのブ
ロックに戻る時にもセットされなければならない。戻り
と同時に速度ビットをセットすることは、サブルーチン
または割込みハンドラーの一部として実行されたコード
のブロックが速度ビットのセットを変更するかも知れな
い故に必要である。しかし、あるブロックのソフトウェ
ア命令に戻ると同時に、省略時ビットの値に速度ビット
をセットするだけでは不充分である。速度ビットは、サ
ブルーチン呼出しの割込み前に戻りつつあるブロックが
実行されつつあった時の値にセットされねばならない。

このように、新しいブロックのソフトウェアが入る前に
、速度ビットの値は保管されねばならない。

速度ビットの値は、プログラム・カウンタ１２の値と同
じ方法でサブルーチン・スタック３４に保管される。こ
のように、サブルーチン・スタック３４における各記憶
場所は、プログラム・カウンタ１２におけるワードより
も少なくとも１つ多いビットを持つディジタル・ワード
を記憶しなければならない。省略時ビットの値はまた、
同じようにサブルーチン・スタック３４にも記憶するこ
とができる。新しいブロックのソフトウェアが入る時（
即ち、サブルーチン呼出しまたは割込み時に）、速度ビ
ットの値は回線４６を介してサブルーチン・スタブ）；
！３４へ送られる。この速度ビットは、プログラム・カ
ウンタ１２の値と同時に記憶される。戻りと同時に、サ
ブルーチン・スタック３４に記憶された速度ビットの値
は、回線４８およびマルチプレクサ４４を介してラッチ
４０へ送られる。このように、１つのブロックのソフト
ウェアの初めに速度ビットを１にセットすることは、こ
のブロックがより早い速度で実行されることを意味する
。反対に、速度ビットをブロックの初めにセットしない
ことは、このブロック全体が既存のプロセッサに比較し
得る遅い速度で実行されることを意味する。

本発明の１つの実施態様について記述したが、当業者に
は多くの変更が明らかであろう。例えば、ラッチ４０は
、コンピュータ・プロセッサが２つの速度より多くの速
度で命令を実行することを可能にする複数の速度ビット
を持ち得る。更に、省略時ビットに「１」の値を与え、
各ブロックのソフトウェア命令が速度ビットを「０」に
セットするソフトウェア命令を含まなければより早い速
度で実行されるようにすることもできよう。他の変更例
においては、ソフトウェアのブロックは、単にサブルー
チン呼出しおよび割込みにのみ限定される代りにファン
クション・コールあるいは他のソフトウェア命令に応答
して実行することもできる。

従って、本発明は、頭書の特許請求の範囲および主旨に
よってのみ限定されることを理解すべきである。

【図面の簡単な説明】

図面は、本発明により構成されたコンピュータプロセッ
サのごく概略なブロック図で ある。 １０−・・プログラム・メモリー、１２−・・プログラ
ム・カウンタ、１４・・・アドレス・バス、１６−・・
マイクロシーケンサ、１８．３８−・・バス、２０−・
・制御回線、２４・・・データ・メモリー　２６−・・
データ・バス、２８−・・演算論理装置（ＡＬＵ）、３
０−・・割込みロジック、３２・・・制御回線、３４−
・・サブルーチン・スタック、４０−２ビット・ラッチ
、４２．４６．４８・−回線、４４・・・マルチプレク
サ（ＭＵＸ）。

Claims (1)

1. 【特許請求の範囲】 １、第１の速度でソフトウェア命令を実行し得るコンピ
   ュータ・プロセッサであって、 ソフトウェア命令のブロックを順次実行し、かつ第２の
   ブロックにおけるコンピュータ・ソフトウェア命令を実
   行することにより第１のブロックにおけるソフトウェア
   命令の順次の実行を中断するようになっており、また 前記第２のブロックにおける命令の実行後 に前記第１のブロックにおけるコンピュータ・ソフトウ
   ェア命令の順次の実行に戻るよう なっているコンピュータ・プロセッサにおいて、 （ａ）第１の値と第２の値とを有する制御信号に応答し
   て、前記制御信号が第１の値を有する時はソフトウェア
   命令を第１の速度で実行し、また前記制御信号が第２の
   値を有する時は ソフトウェア命令を第２の速度で実行する手段と、 （ｂ）第１のブロックのソフトウェア命令の順次の実行
   が第２のブロックのソフトウェア命令におけるソフトウ
   ェア命令の実行により中断 される時、前記制御信号の値を記憶し、かつ該制御信号
   を前記第２の値にセットする手段と、 （ｃ）前記第２のブロックにおける命令の 実行の後、前記コンピュータ・プロセッサが前記第１の
   ブロックにおけるコンピュータ・ソフトウェア命令の順
   次の実行に戻る時、前記制御信号を前記の記憶された値
   にセットする手段と、 を設けてなるコンピュータ・プロセッサ。 ２、コンピュータ・ソフトウェア命令の実行により前記
   制御信号が前記第１の値を有する請求項１記載のコンピ
   ュータ・プロセッサ。 ３、コンピュータ・ソフトウェア命令を記憶し、プログ
   ラム・カウンタにおける値に応答してマイクロシーケン
   サにコンピュータ・ソフトウェア命令を与えるプログラ
   ム・メモリーを備え、該マイクロシーケンサが与えられ
   たコンピュータ・ソフトウェア命令に応答して、第１の
   グループのマイクロ命令を第１の時間間隔において実行
   するコンピュータ・プロセッサにおいて、 （ａ）１ビットを記憶するラッチを備え、 該ラッチは前記マイクロシーケンサと接続 され、 （ｂ）前記ビットが第２の値を有する時、 前記コンピュータ・ソフトウェア命令に応答して、前記
   マイクロシーケンサにより第２の時間間隔で実行される
   第２のグループのマイクロ命令、 を備えるコンピュータ・プロセッサ。